JP5846194B2 - 信号変調回路 - Google Patents
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Description
本発明の1つの実施形態では、前記第1量子化器及び前記第2量子化器は、リセット端子を備えるフリップフロップであり、前記リセット端子に前記クロック信号を供給することで前記クロック信号に同期したタイミングでゼロレベルが挿入され、前記制御部は、前記積分器で積分された信号のレベル及び前記位相反転した信号のレベルが前記所定値以内の場合に前記クロック信号を前記リセット端子に供給し、前記所定値を超える場合に前記クロック信号を前記リセット端子に供給しないことを特徴とする。
まず、本実施形態において前提となる回路構成について説明する。図1に、前提となる回路構成を示す。図1の信号変調回路は、入力信号をデルタシグマ変調するものであり、減算器20と、積分器22と、量子化器としてのゼロリセット型DFF(遅延型フリップフロップ)24を備える。クロック信号源26からのクロック信号は遅延回路28で遅延されてゼロリセット型DFF24のクロック端子に供給され、かつ、クロック信号はゼロリセット型DFF24のリセット端子にも供給される。
図2に、本実施形態の信号変調回路を示す。図1の回路構成に加え、さらに、ゼロリセット型DFF24におけるゼロレベルの挿入を制御する制御部として、切替部30及びゼロリセット信号生成部32が設けられる。
スイッチングFET42c1→スピーカ44→スイッチングFET42c4
と流れる(+ON状態)。
NORゲート33b、33aの出力がそれぞれ「0」、「1」である場合、G11及びG12の出力は「0」を反転した「1」となり、G13及びG14の出力は「1」を反転した「0」となる。すると、スイッチングFET42c1はオフ、スイッチングFET42c2はオン、スイッチングFET42c3はオン、スイッチングFET42c4はオフとなり、電流は
スイッチングFET42c3→スピーカ44→スイッチングFET42c2
と流れる(−ON状態)。
Claims (4)
- クロック信号に同期して入力信号をデルタシグマ変調して出力する信号変調回路であって、
入力信号と帰還信号との差分を算出する減算器と、
前記減算器からの出力を積分する積分器と、
前記積分器で積分された信号に対し、前記クロック信号に同期したタイミングでゼロレベルを挿入しつつ遅延して量子化する量子化器と、
前記量子化器で量子化された信号を前記入力信号に帰還させる帰還回路と、
前記積分器で積分された信号のレベルを所定値と大小比較し、所定値以内の場合に前記量子化器における前記ゼロレベルの挿入を許可することでパルス幅を固定とし、前記所定値を超える場合に前記量子化器における前記ゼロレベルの挿入を禁止することでパルス幅を変化させる制御部と、
を備えることを特徴とする信号変調回路。 - 請求項1記載の信号変調回路において、
前記量子化器は、リセット端子を備えるフリップフロップであり、
前記リセット端子に前記クロック信号を供給することで前記クロック信号に同期したタイミングでゼロレベルが挿入され、
前記制御部は、前記積分器で積分された信号のレベルが前記所定値以内の場合に前記クロック信号を前記リセット端子に供給し、前記所定値を超える場合に前記クロック信号を前記リセット端子に供給しない
ことを特徴とする信号変調回路。 - クロック信号に同期して入力信号をデルタシグマ変調して出力する信号変調回路であって、
入力信号と帰還信号との差分を算出する減算器と、
前記減算器からの出力を積分する積分器と、
前記積分器で積分された信号の位相を反転する位相反転回路と、
前記積分器で積分された信号に対し、前記クロック信号に同期したタイミングでゼロレベルを挿入しつつ遅延して量子化する第1量子化器と、
前記位相反転回路で位相反転された信号に対し、前記クロック信号に同期したタイミングでゼロレベルを挿入しつつ遅延して量子化する第2量子化器と、
前記第1量子化器で量子化された信号と前記第2量子化器で量子化された信号を合成するパルス合成回路と、
前記パルス合成回路で合成された信号を入力信号に帰還させる帰還回路と、
前記積分器で積分された信号のレベル及び前記位相反転された信号のレベルを所定値と大小比較し、所定値以内の場合に前記第1量子化器及び前記第2量子化器における前記ゼロレベルの挿入を許可することでパルス幅を固定とし、前記所定値を超える場合に前記第1量子化器及び前記第2量子化器における前記ゼロレベルの挿入を禁止することでパルス幅を変化させる制御部と、
を備えることを特徴とする信号変調回路。 - 請求項3記載の信号変調回路において、
前記第1量子化器及び前記第2量子化器は、リセット端子を備えるフリップフロップであり、
前記リセット端子に前記クロック信号を供給することで前記クロック信号に同期したタイミングでゼロレベルが挿入され、
前記制御部は、前記積分器で積分された信号のレベル及び前記位相反転した信号のレベルが前記所定値以内の場合に前記クロック信号を前記リセット端子に供給し、前記所定値を超える場合に前記クロック信号を前記リセット端子に供給しない
ことを特徴とする信号変調回路。
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