JP2016134713A - 信号変調回路 - Google Patents

Abstract

【課題】発振リスクを低減させるとともにスピーカのボツ音を低減し、かつ、ドライバ回路の歪みも低減する。【解決手段】信号変調回路は、入力信号と帰還信号との差分を算出する減算器１０と、積分器１２と、位相反転回路１４と、１価３値波形生成回路１６と、ドライバ回路１８と、ドライバ回路１８への供給信号を入力信号に帰還させる帰還信号を生成するパルス合成回路２２を備える。また、ドライバ回路１８への供給信号とドライバ回路１８から出力される駆動信号の誤差を検出し、誤差帰還信号として入力信号に帰還させる誤差検出回路２６、２８及びパルス合成回路３０を備える。【選択図】図１

Description

本発明は信号変調回路に関し、特にデルタシグマ変調を行う回路に関する。

従来から、スイッチングアンプ等においてデルタシグマ変調（ΔΣ変調）が用いられている。デルタシグマ変調器では、減算器と積分器と量子化器と量子化誤差帰還回路を備える。減算器は、入力信号と量子化された帰還信号との差分を算出する。積分器は、差分信号を積分する。積分信号は量子化器で量子化され、例えば１ビット＝２値の信号として出力される。

下記の特許文献１には、積分器群、加算器群、量子化器、及びパルス幅切り上げ回路から構成されるデルタシグマ変調回路が開示され、サンプリングクロックに同期した１ビット信号に変換して出力することが開示されている。また、量子化器として、Ｄ型フリップフロップを用いることが開示されている。また、特許文献２にも、デルタシグマ変調回路が開示されている。

特許文献３には、量子化出力信号をパルス増幅したスイッチング信号をデルタシグマ変調部へ帰還する帰還ループ上に、スイッチング信号を抵抗分割により減圧して帰還信号を生成することが記載されている。

特開２００７−３１２２５８号公報 特表２０１２−５２７１８７号公報 特許第３３６９５０３号

ところで、スイッチング信号をデルタシグマ変調部へ帰還させる方法として、ドライバ回路に入力される信号を帰還させる方式と、ドライバ回路から出力される信号を帰還させる方式があり得る。

前者の場合、局部帰還となるため発振リスクを低減できる、ドライバ回路までの前段回路を安定的に動作させてからドライバ回路のミュートを解除することでいわゆるスピーカの「ボツ音」を低減できる利点がある。しかしながら、ドライバ回路の歪みがそのままスピーカに供給される欠点がある。

後者の場合、ドライバ回路から出力される信号を含めて帰還させるため、ドライバ回路の歪みを低減できる利点がある。しかしながら、発振リスクやボツ音が生じやすい欠点がある。

本発明の目的は、両方式の利点を兼ね備え、発振リスクを低減させるとともにスピーカのボツ音を低減し、かつ、ドライバ回路の歪みも低減できる信号変調回路を提供することにある。

本発明は、入力信号をデルタシグマ変調して出力する信号変調回路であって、入力信号と帰還信号との差分を算出する減算器と、前記減算器からの出力を積分する積分器と、前記積分器で積分された信号を量子化する量子化器と、前記量子化器からの信号に基づき負荷を駆動するための駆動信号を生成するドライバ回路と、前記ドライバ回路に供給される信号を前記入力信号に帰還させる帰還信号を生成する帰還回路と、前記ドライバ回路に供給される信号と前記ドライバ回路から出力される前記駆動信号との誤差を前記入力信号に帰還させる誤差帰還回路とを備えることを特徴とする。

本発明の１つの実施形態では、前記ドライバ回路は、正相及び逆相の駆動信号で負荷を駆動するブリッジ接続型（ＢＴＬ）であり、前記誤差帰還回路は、正相側の誤差を検出する第１誤差検出回路と、逆相側の誤差を検出する第２誤差検出回路と、前記第１誤差検出回路で検出された誤差信号及び前記第２誤差検出回路で検出された誤差信号を合成する合成回路とを備える。

本発明の他の実施形態では、前記ドライバ回路は、単相の駆動信号で負荷を駆動するシングルエンド型（ＳＥ）であり、前記誤差帰還回路は、前記ドライバ回路に供給される信号を合成する合成回路と、前記合成回路からの信号と前記ドライバ回路から出力される前記駆動信号の誤差を検出する誤差検出回路とを備える。

本発明によれば、ドライバ回路に供給される信号を入力信号に帰還させるとともに、ドライバ回路に供給される信号とドライバ回路から出力される駆動信号との誤差を入力信号に帰還させることで、発振リスクを低減させるとともにスピーカのボツ音を低減し、かつ、ドライバ回路の歪みも低減できる。

実施形態の回路構成図である。 図１の１価３値波形生成回路及びドライバ回路の回路構成図である。 誤差フィードバック信号波形図である。 誤差フィードバック信号波形図である。 誤差フィードバック信号波形図である。 誤差フィードバック信号波形図である。 真理値表図である。 真理値表図である。 誤差フィードバック回路図である。 誤差フィードバック回路図である。 実施形態の高調波歪説明図である。 他の実施形態の回路構成図である。 誤差フィードバック信号波形図である。 誤差フィードバック信号波形図である。 誤差フィードバック信号波形図である。 誤差フィードバック信号波形図である。 真理値表図である。 真理値表図である。 他の実施形態の周波数スペクトル説明図である。

以下、図面に基づき本発明の実施形態について説明する。

＜基本原理＞
まず、本実施形態の基本原理について説明する。

上記したように、スイッチング信号をデルタシグマ変調部へ帰還させる方法として、ドライバ回路に入力される信号を帰還させる方式と、ドライバ回路から出力される信号を帰還させる方式があり得る。

本実施形態の信号変調回路は、これら２つの帰還方式を巧みに組み合わせたものである。すなわち、基本的にはドライバ回路に入力される信号を帰還させる方式を採用して発振リストの低減と「ボツ音」の発生を低減するとともに、ドライバ回路に入力される信号とドライバ回路から出力される信号を比較してその誤差を検出し、その誤差を帰還させることでドライバ回路の歪みも低減するものである。

次に、具体的な実施形態について、スピーカ接続方式としてブリッジ接続型（ＢＴＬ）を用いた場合を第１実施形態で説明し、シングルエンド型（ＳＥ）を用いた場合を第２実施形態で説明する。

＜第１実施形態＞
図１は、本実施形態の信号変調回路の回路構成図である。信号変調回路は、減算器１０と、積分器１２と、位相反転回路１４と、１価３値波形生成回路１６と、ドライバ回路１８と、パルス合成回路２２と、減衰回路２４と、誤差検出回路２６，２８と、パルス合成回路３０を備える。信号変調回路は、負荷としてのスピーカ２０に接続され、スピーカ２０を駆動する。

減算器１０は、入力信号と帰還信号の差分を算出して積分器１２に出力する。帰還信号は、パルス合成回路２２からの信号と、パルス合成回路３０からの信号の２系統がある。前者の信号は、ドライバ回路１８に入力される信号の帰還信号であり、後者の信号は、ドライバ回路１８に入力される信号とドライバ回路１８から出力される信号の誤差の帰還信号である。減算器１０は、帰還信号を位相反転して加算器に入力する構成としてもよい。

積分器１２は、差分信号を積分して位相反転回路１４及び１価３値波形生成回路１６に出力する。１価３値波形生成回路１６に出力する際に、ＤＦＦにより１ビットデジタル信号に変換して出力する。量子化機能は、このＤＦＦにより実現されるが、ＤＦＦではリセット端子に信号を供給することでその出力をゼロとすることが可能であり、従ってリセット端子にクロック信号を供給することでクロック信号に同期したタイミングでゼロレベルを挿入することができる。

位相反転回路１４は、積分器１２の出力の位相を反転して１価３値波形生成回路１６に出力する。１価３値波形生成回路１６に出力する際に、ＤＦＦにより１ビットデジタル信号に変換して出力する。上記と同様に、量子化機能は、このＤＦＦにより実現され、リセット端子にクロック信号を供給することでクロック信号に同期したタイミングでゼロレベルを挿入することができる。

クロック信号に同期したタイミングで常にゼロレベルを挿入することで、ＤＦＦの出力は１ビットデジタル信号であるとともに、そのパルス幅が常に固定のデジタル信号となる。すなわち、ＤＦＦでは入力されたクロック信号の立ち上がりエッジで信号を出力するところ、例えば遅延回路で遅延反転させてクロック信号を供給するとクロック信号の立ち下がりエッジで信号を出力し、次のクロック信号の立ち上がりエッジでその出力がゼロレベルにリセットされ、この処理が繰り返されることで、１ビットデジタル信号のパルス幅は、クロック信号のパルス幅に等しくなる。従って、パルス幅が固定のパルスの数により入力信号の大小を表現することができる。

１価３値波形生成回路１６は、積分器１２及びＤＦＦからの１ビットデジタル信号、すなわち＋１、０の２値信号と、位相反転回路１４及びＤＦＦからの１ビットデジタル信号、すなわち−１、０（−１により位相反転していることを示す）の２値信号から、１価３値波形信号を生成する。ここで、「１価３値」とは、単電源で駆動されるスピーカ等の負荷に対し、正電流で駆動する状態、負電流で駆動する状態、オフ状態の３つの駆動状態を実現することを意味する。また、正電流及び負電流は、負荷を流れる電流の向きが互いに逆であることを意味する。１価３値波形生成回路１６からの信号は、ドライバ回路１８に供給されるとともに、パルス合成回路２２にも供給される。

ドライバ回路１８は、１価３値波形生成回路１６からの１価３値波形信号を用いて負荷としてのスピーカ２０を駆動する。ドライバ回路１８からの駆動信号は、スピーカ２０に供給されるとともに、減衰回路２４にも供給される。

パルス合成回路２２は、帰還回路として機能し、ドライバ回路１８に入力される信号を合成して帰還信号を生成して減算器１０に帰還させる。

減衰回路２４は、ドライバ回路１８から出力された駆動信号を所定量だけ減衰させて誤差検出回路２６、２８に供給する。

誤差検出回路２６、誤差検出回路２８、及びパルス合成回路３０は、誤差帰還回路として機能し、ドライバ回路１８で生じた歪みを誤差として減算器１０に帰還させる。誤差検出回路２６は、正相側におけるドライバ回路１８への入力信号とドライバ回路１８からの出力信号の誤差を検出する。誤差検出回路２８は、逆相側におけるドライバ回路１８への入力信号とドライバ回路１８からの出力信号の誤差を検出する。パルス合成回路３０は、パルス合成回路２２と同様に２つの信号を合成して誤差帰還信号ｖｅｒを生成して減算器１０に帰還させる。

図２は、１価３値波形生成回路１６及びドライバ回路１８の回路構成図である。１価３値波形生成回路１６は、ＮＯＲゲート３３ａ，３３ｂ、及び４つのＮＯＴゲート４０ａ〜４０ｄから構成される。これらのＮＯＴゲート４０ａ〜４０ｄを図中上から順にＧ１１，Ｇ１２，Ｇ１３，Ｇ１４と称する、つまりＮＯＴゲート４０ａをＧ１１、ＮＯＴゲート４０ｂをＧ１２、ＮＯＴゲート４０ｃをＧ１３、ＮＯＴゲート４０ｄをＧ１４と称すると、Ｇ１１及びＧ１２にはＮＯＲゲート３３ａの出力信号が供給され、Ｇ１３及びＧ１４にはＮＯＲゲート３３ｂの出力信号が供給される。Ｇ１１〜Ｇ１４はそれぞれの入力信号を反転し、出力信号をそれぞれドライバ回路１８に供給する。

ＮＯＲゲート３３ａは、積分器１２の出力を１ビットデジタル信号に変換するＤＦＦ３２の反転出力端子（Ｑバー）からの信号と、位相反転回路１４からの出力を１ビットデジタル信号に変換するＤＦＦ３３の出力端子（Ｑ）からの信号を論理演算する。ＮＯＲゲート３３ｂは、ＤＦＦ３２の出力端子（Ｑ）からの信号と、ＤＦＦ３３の反転出力端子（Ｑバー）からの信号を論理演算して出力する。

ドライバ回路１８は、レベルシフト回路４２ａ１，４２ａ２、ゲート駆動回路４２ｂ１〜４２ｂ４及びスイッチングＦＥＴ４２ｃ１〜４２ｃ４から構成される。スイッチングＦＥＴ４２ｃ１及び４２ｃ３はＰチャンネルＦＥＴ，スイッチングＦＥＴ４２ｃ２及び４２ｃ４はＮチャンネルＦＥＴである。

負荷としてのスピーカ２０は、互いに直列接続されたスイッチングＦＥＴ４２ｃ１及びスイッチングＦＥＴ４２ｃ２の接続節点にその一端が接続されるとともに、互いに直列接続されたスイッチングＦＥＴ４２ｃ３及びスイッチングＦＥＴ４２ｃ４の接続節点にその他端が接続される。

スイッチングＦＥＴ４２ｃ１及びスイッチングＦＥＴ４２ｃ３は単電源の正極側に接続され、スイッチングＦＥＴ４２ｃ２及びスイッチングＦＥＴ４２ｃ４は単電源の負極側に接続される。従って、スイッチングＦＥＴ４２ｃ１がオンしスイッチングＦＥＴ４２ｃ２がオフし、かつ、スイッチングＦＥＴ４２ｃ３がオフし、スイッチングＦＥＴ４２ｃ４がオンすると、
スイッチングＦＥＴ４２ｃ１→スピーカ２０→スイッチングＦＥＴ４２ｃ４
の如く電流が流れ、正電流オン状態となる。
また、スイッチングＦＥＴ４２ｃ１がオフしスイッチングＦＥＴ４２ｃ２がオンし、かつ、スイッチングＦＥＴ４２ｃ３がオンしスイッチングＦＥＴ４２ｃ４がオフすると、
スイッチングＦＥＴ４２ｃ３→スピーカ→スイッチングＦＥＴ４２ｃ２
の如く電流が流れ、負電流オン状態となる。

さらに、スイッチングＦＥＴ４２ｃ１，４２ｃ３がオフし、スイッチングＦＥＴ４２ｃ２，４２ｃ４がオンすると、スピーカ２０には電流は流れずオフ状態（ショートによるオフ状態）となる。

１価３値波形生成回路１６の４つの論理ゲートＧ１１〜Ｇ１４の出力信号は、４つのスイッチングＦＥＴ４２ｃ１〜４２ｃ４を駆動するためのそれぞれのゲート駆動回路４２ｂ１〜４２ｂ４に供給される。すなわち、Ｇ１１の出力信号は、レベルシフト回路４２ａ１を介してゲート駆動回路４２ｂ１に供給され、スイッチングＦＥＴ４２ｃ１を駆動する。Ｇ１２の出力信号は、ゲート駆動回路４２ｂ２に供給され、スイッチングＦＥＴ４２ｃ２を駆動する。Ｇ１４の出力信号は、レベルシフト回路４２ａ２を介してゲート駆動回路４２ｂ３に供給され、スイッチングＦＥＴ４２ｃ３を駆動する。Ｇ１３の出力信号は、ゲート駆動回路４２ｂ４に供給され、スイッチングＦＥＴ４２ｃ４を駆動する。

ＮＯＲゲート３３ａ，３３ｂの出力がそれぞれ「１」、「０」である場合、Ｇ１１及びＧ１２の出力は「１」を反転した「０」となり、Ｇ１３及びＧ１４の出力は「０」を反転した「１」となる。すると、スイッチングＦＥＴ４２ｃ１はオン、スイッチングＦＥＴ４２ｃ２はオフ、スイッチングＦＥＴ４２ｃ３はオフ、スイッチングＦＥＴ４２ｃ４はオンとなり、電流は、
スイッチングＦＥＴ４２ｃ１→スピーカ２０→スイッチングＦＥＴ４２ｃ４
と流れる（＋ＯＮ状態）。

ＮＯＲゲート３３ａ、３３ｂの出力がそれぞれ「０」、「１」である場合、Ｇ１１及びＧ１２の出力は「０」を反転した「１」となり、Ｇ１３及びＧ１４の出力は「１」を反転した「０」となる。すると、スイッチングＦＥＴ４２ｃ１はオフ、スイッチングＦＥＴ４２ｃ２はオン、スイッチングＦＥＴ４２ｃ３はオン、スイッチングＦＥＴ４２ｃ４はオフとなり、電流は
スイッチングＦＥＴ４２ｃ３→スピーカ２０→スイッチングＦＥＴ４２ｃ２
と流れる（−ＯＮ状態）。

ＮＯＲゲート３３ｂ，３３ａの出力がそれぞれ「１」である場合、Ｇ１１〜Ｇ１４の出力は「１」を反転した「０」となる。すると、スイッチングＦＥＴ４２ｃ１はオン、スイッチングＦＥＴ４２ｃ２はオフ、スイッチングＦＥＴ４２ｃ３はオン、スイッチングＦＥＴ４２ｃ４はオフとなり、スピーカ２０に電流は流れない（オフ状態）。

さらに、ＮＯＲゲート３３ｂ，３３ａの出力が「０」である場合、Ｇ１１〜Ｇ１４の出力は「０」を反転した「１」となる。すると、スイッチングＦＥＴ４２ｃ１はオフ、スイッチングＦＥＴ４２ｃ２はオン、スイッチングＦＥＴ４２ｃ３はオフ、スイッチングＦＥＴ４２ｃ４はオンとなり、スピーカ４４に電流は流れない（オフ状態）。

以上のように、１価３値波形生成回路１６により、３値パルス密度変調信号から単電源３状態スピーカを駆動するための信号を生成することで、回路規模を増大させることなくスピーカ２０を駆動することができる。

パルス合成回路２２は、ドライバ回路１８の駆動信号を合成して帰還信号を生成するが、例えば、図２の回路構成において、スイッチングＦＥＴ４２ｃ２に並列に複数の抵抗を接続してそれらの接続点から信号を出力するとともに、スイッチングＦＥＴ４２ｃ４に並列に複数の抵抗を接続してそれらの接続点から信号を出力し、両信号を合成して帰還信号を生成する。

次に、本実施形態の特徴の一つである、誤差検出回路２６、２８及びパルス合成回路３０からなる誤差帰還回路について詳細に説明する。

＜誤差帰還回路の信号波形＞
誤差帰還回路は、ドライバ回路１８に入力される信号と、ドライバ回路１８から出力される信号の誤差分を検出し、これを減算器１０に帰還させる回路である。１価３値波形生成回路１６からドライバ回路１８へは正相信号及び逆相信号が供給されるので、その誤差も正相信号の誤差と逆相信号の誤差からなる。パルス合成回路３０は、これら正相誤差信号と逆相誤差信号を合成して誤差帰還信号を生成する。

図３Ａ〜図３Ｄは、誤差帰還回路における信号波形である。

図３Ａは、正相の誤差信号波形である。ｖｐ１は正相のドライバ回路１８への入力信号（入力電圧信号）であり、ｖｐ２は正相のドライバ回路１８からの出力信号（出力電圧信号）であり、ｖｅｒはこれらの誤差から生成される誤差帰還信号である。ｖｐ２において、破線はｖｐ１をそのまま投影したものであり、従って破線と実線の相違がｖｐ１とｖｐ２の変化分（歪み分）を示す。ｖｐ２のパルスの立ち下がりタイミングが遅れるためパルス幅がｖｐ１よりも増大している場合、図示するような正相の誤差帰還信号ｖｅｒが生成されて減算器１２を経て帰還されるので、その分だけ減少させて誤差を減少させるように帰還が動作する。

図３Ｂは、正相の他の誤差信号波形である。ｖｐ２のパルスの立ち上がりタイミングが遅れるためパルス幅がｖｐ１よりも減少している場合、減算器１２を経て帰還される結果、その分だけ増大させて誤差を減少させるような誤差帰還信号ｖｅｒが生成される。

図３Ｃは、逆相の誤差信号波形である。ｖｎ１は逆相のドライバ回路１８への入力信号（入力電圧信号）であり、ｖｎ２は逆相のドライバ回路１８からの出力信号（出力電圧信号）である。ｖｎ２のパルスの立ち下がりタイミングが遅れるためパルス幅がｖｎ１よりも増大している場合、減算器１２を経て帰還される結果、その分だけ減少させて誤差を減少させるような誤差帰還信号ｖｅｒが生成される。但し、逆相であるため、正相の誤差帰還信号と比べて反転した信号波形（正相側にとって増大させる方向の信号波形）となる。

図３Ｄは、逆相の他の誤差信号波形である。ｖｎ２のパルスの立ち上がりタイミングが遅れるためパルス幅がｖｎ１よりも減少している場合、減算器１２を経て帰還される結果、その分だけ増大させて誤差を減少させるような誤差帰還信号ｖｅｒが生成される。但し、逆相であるため、正相の誤差帰還信号と比べて反転した信号波形となる。

＜誤差帰還回路の真理値表＞
図４Ａ及び図４Ｂは、誤差帰還回路の真理値表である。図４Ａは正相側の真理値表、図４Ｂは逆相側の真理値表である。

図４Ａにおいて、ｖｐ１及びｖｐ２がともに論理値「０」であれば、両者は一致しており歪みがないから誤差帰還信号ｖｅｒの論理値を「０」とする。ｖｐ１が論理値「０」、ｖｐ２が論理値「１」であれば、その分だけ減少させる必要があることから誤差帰還信号の論理値を「１」とする。ｖｐ１が論理値「１」、ｖｐ２が論理値「０」であれば、その分だけ増大させる必要があることから誤差帰還信号の論理値を「-１」とする。ｖｐ１、ｖｐ２の論理値がともに「１」である場合、両者は一致しており歪みがないから誤差帰還信号ｖｅｒの論理値も「０」とする。

図４Ｂにおいて、ｖｎ１及びｖｎ２がともに論理値「０」あるいは「１」であれば、両者は一致しており歪みがないから誤差帰還信号ｖｅｒの論理値を「０」とする。ｖｎ１が論理値「０」、ｖｎ２が論理値「１」であれば、その分だけ減少させる必要があることから逆相であることを考慮して誤差帰還信号の論理値を「-１」とする。ｖｎ１が論理値「１」、ｖｎ２が論理値「０」であれば、その分だけ増大させる必要があることから逆相であることから誤差帰還信号の論理値を「１」とする。図４Ａと図４Ｂとで、論理値が反転していることに留意されたい。

＜誤差帰還回路の回路構成＞
誤差帰還回路は、図４Ａ及び図４Ｂの真理値表を実現する任意の回路構成とすることができる。

図５Ａは、その回路構成の一例を示す。複数のＮＯＲゲート、ＮＡＮＤゲート、スリーステート・バッファ、及びスイッチから構成される。但しこの場合、デルタシグマ変調器内の減算器を加算器として用いることを想定したもので、Ｖerは図４Ａと図４Ｂの真理値表とは逆相(１が−1となり、−１が１となり、０は０)の信号となる。

ＮＯＲゲートｇ１は、ｖｎ１及びｖｐ２を入力し、演算結果をＮＡＮＤゲートｇ３に出力するとともにＮＯＲゲートｇ６に出力する。

ＮＯＲゲートｇ２は、ｖｐ１及びｖｎ２を入力し、演算結果をＮＡＮＤゲートｇ４に出力するとともにＮＯＲゲートｇ３に出力する。

ＮＡＮＤゲートｇ３は、ＮＯＲゲートｇ１の演算結果とＶｄｄ（ミュート）信号を入力し、演算結果をＮＯＲゲートｇ５に出力する。

ＮＡＮＤゲートｇ４は、ＮＯＲゲートの演算結果とＶｄｄ（ミュート）信号を入力し、演算結果をＮＯＲゲートｇ６に出力する。

ＮＯＲゲートｇ５は、ＮＡＮＤゲートｇ３の演算結果とＮＯＲゲートｇ２の演算結果を入力し、演算結果をＮＯＲゲートｇ７及びバッファｂ１に出力する。

ＮＯＲゲートｇ６は、ＮＡＮＤゲートｇ４の演算結果とＮＯＲゲートｇ１の演算結果を入力し、演算結果をＮＯＲゲートｇ７及びバッファｂ２に出力する。

ＮＯＲゲートｇ７は、ＮＯＲゲートｇ５、ｇ６の演算結果を入力し、演算結果をスイッチｓ１に出力してそのオン／オフを制御する。

スイッチｓ１は、オンしたときに基準電圧ｖｒｅｆを誤差帰還信号ｖｅｒとして出力し、オフしたときにバッファｂ１、ｂ２の合成信号を誤差帰還信号ｖｅｒとして出力する。

（ｖｐ１、ｖｐ２、ｖｎ１、ｖｎ２）の論理値が（０、０、１、１）の場合、ミュートをしないものとすると、
ＮＯＲゲートｇ１の出力＝０
ＮＯＲゲートｇ２の出力＝０
ＮＡＮＤゲートｇ３の出力＝１
ＮＡＮＧゲートｇ４の出力＝１
ＮＯＲゲートｇ５の出力＝０
ＮＯＲゲートｇ６の出力＝０
ＮＯＲゲートｇ７の出力＝１
となり、スイッチｓ１がオンして誤差帰還信号ｖｅｒは基準電圧ｖｒｅｆ、すなわち論理値「０」となる。（ｖｐ１、ｖｐ２、ｖｎ１、ｖｎ２）の論理値が（１、１、０、０）の場合も同様である。

（ｖｐ１、ｖｐ２、ｖｎ１、ｖｎ２）＝（０、１、０、０）の場合、ミュートをしないものとすると、
ＮＯＲゲートｇ１の出力＝０
ＮＯＲゲートｇ２の出力＝１
ＮＡＮＤゲートｇ３の出力＝１
ＮＡＮＤゲートｇ４の出力＝０
ＮＯＲゲートｇ５の出力＝０
ＮＯＲゲートｇ６の出力＝１
ＮＯＲゲートｇ７の出力＝０
となり、スイッチｓ１がオフして誤差帰還信号ｖｅｒはバッファｂ２の出力、すなわち論理値「−１」となる。（逆相信号は１）

（ｖｐ１、ｖｐ２、ｖｎ１、ｖｎ２）＝（１、０、０、０）の場合、ミュートをしないものとすると、
ＮＯＲゲートｇ１の出力＝１
ＮＯＲゲートｇ２の出力＝０
ＮＡＮＤゲートｇ３の出力＝０
ＮＡＮＤゲートｇ４の出力＝１
ＮＯＲゲートｇ５の出力＝１
ＮＯＲゲートｇ６の出力＝０
ＮＯＲゲートｇ７の出力＝０
となり、スイッチｓ１がオフして誤差帰還信号ｖｅｒはバッファｂ１の出力、すなわち論理値「１」となる。（逆相信号は-１）

なお、本来的にあり得ないが、仮に、何らかの異常が生じて（ｖｐ１、ｖｐ２、ｖｎ１、ｖｎ２）＝（１、１、１、１）となった場合、ミュートをしないものとすると、
ＮＯＲゲートｇ１の出力＝０
ＮＯＲゲートｇ２の出力＝０
ＮＡＮＤゲートｇ３の出力＝１
ＮＡＮＤゲートｇ４の出力＝１
ＮＯＲゲートｇ５の出力＝０
ＮＯＲゲートｇ６の出力＝０
ＮＯＲゲートｇ７の出力＝１
となり、スイッチｓ１がオンして誤差帰還信号ｖｅｒは基準電圧ｖｒｅｆ、すなわち論理値「０」となるため問題とならない。

ＮＯＲゲート及びＮＡＮＤゲートｇ１〜ｇ７が誤差検出回路２６、２８として機能し、バッファｂ１、ｂ２及びスイッチｓ１がパルス合成回路３０として機能する。

図５Ｂは、誤差帰還回路の他の例である。図５Ａの回路に対し、ドライバ回路１８による伝搬遅延時間による影響を低減するために各信号線に遅延用抵抗を付加したものである。

図６は、本実施形態における全高調波歪特性である。図において、横軸はパワーであり、縦軸は歪率＋ノイズ（％）である。比較のため、誤差帰還回路が存在しない従来回路の場合も併せて示す。符号１００は従来回路、符号２００は実施形態である。本実施形態では、全てのパワー領域において高調波歪が抑制されており、性能が向上していることがわかる。

＜第２実施形態＞
図７は、本実施形態の信号変調回路の構成図である。信号変調回路は、減算器１０と、積分器１２と、位相反転回路１４と、１価３値波形生成回路１６と、ドライバ回路１８と、パルス合成回路２２と、減衰回路２４と、誤差検出回路２７を備える。信号変調回路は、負荷としてのスピーカ２０に接続され、スピーカ２０を駆動する。

ドライバ回路１８に入力される信号は、第１実施形態と同様にパルス合成回路２２で合成されて減算器１０に帰還される。

また、ドライバ回路１８から出力される信号（スピーカ２０の接続方式はシングルエンド型であるため、正相、逆相の区別がなく１相のみの３値信号）が減衰回路２４で減衰されて誤差検出回路２７に供給される。

誤差検出回路２７は、パルス合成回路２２からの信号（ドライバ回路１８への入力信号）と減衰回路２４からの信号（ドライバ回路１８からの出力信号）を比較し、その誤差分を検出して誤差帰還信号ｖｅｒを生成して減算器１０に帰還する。

＜誤差帰還回路の信号波形＞
図８Ａ〜図８Ｄは、誤差帰還回路の信号波形である。図において、ｖ１はパルス合成回路２２からの信号（ドライバ回路１８への入力信号）、ｖ２は減衰回路２４からの信号（ドライバ回路１８からの出力信号）、ｖｅｒは誤差帰還信号である。

図８Ａ及び図８Ｄにおいて、ｖ２において、破線はｖ１をそのまま投影したものであり、従って破線と実線の相違がｖ１とｖ２の変化分（歪み分）を示す。ｖ２のパルスの立ち下がりタイミングが遅れるためパルス幅がｖ１よりも増大している場合、その分だけ減少させるような誤差帰還信号ｖｅｒが生成される。

図８Ｂ及び図８Ｃにおいて、ｖ２の立ち上がりタイミングが遅れるためパルス幅がｖ１よりも減少している場合、その分だけ増大させるような誤差帰還信号ｖｅｒが生成される。

＜誤差帰還回路の真理値表＞
図９Ａ及び図９Ｂは、誤差帰還回路の真理値表である。

図９Ａにおいて、ｖ１の論理値及びｖ２の論理値が一致する場合、誤差帰還信号ｖｅｒの論理値は全て「０」である。

ｖ１の論理値が「−１」、ｖ２の論理値が「０」の場合、誤差帰還信号ｖｅｒの論理値は「１」（減算器１０で減算されることを考慮した論理値）であり、誤差分だけ減少させるように帰還する。

ｖ１の論理値が「−１」、ｖ２の論理値が「１」の場合も、誤差帰還信号ｖｅｒの論理値を「１」として誤差分だけ減少させるように帰還する。なお、デルタシグマ変調器が発振しない場合は、図９Ｂに示すように、誤差帰還信号ｖｅｒの論理値を「２」として減少分を増大させればよい。

ｖ１の論理値が「０」、ｖ２の論理値が「−１」の場合、誤差帰還信号ｖｅｒの論理値を「−１」として誤差分だけ増大させるように帰還する。

ｖ１の論理値が「０」、ｖ２の論理値が「１」の場合、誤差帰還信号ｖｅｒの論理値は「１」であり、誤差分だけ減少させるように帰還する。

ｖ１の論理値が「１」、ｖ２の論理値が「−１」の場合、誤差帰還信号ｖｅｒの論理値を「−１」として誤差分だけ増大させるように帰還する。なお、発振を確実に防止するためには、図９Ｂに示すように、この場合に誤差帰還信号ｖｅｒの論理値を「−２」として増大分を増大させればよい。

ｖ１の論理値が「１」、ｖ２の論理値が「０」の場合、誤差帰還信号ｖｅｒの論理値を「−１」として誤差分だけ増大させるように帰還する。

本実施形態の誤差検出回路２７も、第１実施形態の誤差帰還回路と同様に、上記の真理値表に沿った論理となるように複数の論理ゲート及びスイッチを組み合わせて実現できる。但し、第１実施形態と同様に、本実施形態の誤差検出回路２７も、特定の論理回路構成に限定されると解釈されるべきではなく、図９Ａあるいは図９Ｂの真理値表を実現し得る任意の回路が含まれると解釈されるべきである。

図１０は、本実施形態の周波数スペクトルである。図１０（ａ）は本実施形態、図１０（ｂ）は従来回路である。従来回路ではノイズや歪みが生じているところ、本実施形態ではこれらが低減されている。

以上、本発明の実施形態について説明したが、本発明はこれに限定されるものではなく、種々の変形が可能である。

例えば、本実施形態では、量子化器としてＤＦＦを設けているが、これに代えて、チョッパ回路とＤＦＦから量子化器を構成してもよい。チョッパ回路のスイッチングのオンオフをクロック信号で制御することで、クロック信号に同期したタイミングでゼロレベルを挿入しつつ１ビットデジタル信号を生成することができる。

１０ 減算器、１２ 積分器、１４ 位相反転回路、１６ １価３値波形生成回路、１８ ドライバ回路、２０ スピーカ、２２ パルス合成回路、２６、２７、２８ 誤差検出回路、３０ パルス合成回路。

Claims (3)

1. 入力信号をデルタシグマ変調して出力する信号変調回路であって、
   入力信号と帰還信号との差分を算出する減算器と、
   前記減算器からの出力を積分する積分器と、
   前記積分器で積分された信号を量子化する量子化器と、
   前記量子化器からの信号に基づき負荷を駆動するための駆動信号を生成するドライバ回路と、
   前記ドライバ回路に供給される信号を前記入力信号に帰還させる帰還信号を生成する帰還回路と、
   前記ドライバ回路に供給される信号と前記ドライバ回路から出力される前記駆動信号との誤差を前記入力信号に帰還させる誤差帰還回路と、
   を備えることを特徴とする信号変調回路。
2. 請求項１記載の信号変調回路において、
   前記ドライバ回路は、正相及び逆相の駆動信号で負荷を駆動するブリッジ接続型であり、
   前記誤差帰還回路は、
   正相側の誤差を検出する第１誤差検出回路と、
   逆相側の誤差を検出する第２誤差検出回路と、
   前記第１誤差検出回路で検出された誤差信号及び前記第２誤差検出回路で検出された誤差信号を合成する合成回路と、
   を備えることを特徴とする信号変調回路。
3. 請求項１記載の信号変調回路において、
   前記ドライバ回路は、単相の駆動信号で負荷を駆動するシングルエンド型であり、
   前記誤差帰還回路は、
   前記ドライバ回路に供給される信号を合成する合成回路と、
   前記合成回路からの信号と前記ドライバ回路から出力される前記駆動信号の誤差を検出する誤差検出回路と、
   を備えることを特徴とする信号変調回路。