JP2007312258A - パルス信号生成装置 - Google Patents

Abstract

【課題】マルチプレクサやＤ型フリップフロップ回路等による伝送遅延を回避しつつ、パルス幅が所定幅を下回らないようにすることができるパルス信号生成装置を提供する。
【解決手段】所定のクロック信号が伝達され、該クロックに応じてパルスレベルと非パルスレベルを切り替えることによりパルス信号を生成するパルス信号生成部を備えたパルス信号生成装置において、前記パルス信号がパルスレベルとなっている間であって、該信号のパルス幅が所定幅に達するまでは、前記伝達を遮断して前記切り替えが生じないようにしたパルス信号生成装置とする。
【選択図】図２

Description

本発明は、パルス信号を生成するパルス信号生成装置に関するものであり、特に、パルス幅が所定値以上となるように制御するものに関する。

従来、例えばスイッチングアンプでの量子化器のように、パルス信号を生成する装置が広く用いられている。このような装置を含む機器の一例としてスイッチングアンプを挙げ、以下に説明する。当該スイッチングアンプの構成は図４の通りである。

入力信号は、積分器群６１、加算器群６２、量子化器６３、パルス幅切り上げ回路６４から構成されるデルタシグマ変調回路５２によって、サンプリングクロックに同期した１ビット信号に変換して出力する。

パルス幅切り上げ回路６４では、量子化器６３からの出力信号が所定のパルス幅未満の出力信号であれば所定のパルス幅の信号として、所定のパルス幅以上の出力信号であれば、そのまま出力信号として出力する。このパルス幅切り上げ回路６４の仕組については改めて説明する。

なおこのように、パルス幅を所定の幅以上に規定するのは、後段のスイッチング増幅回路５３のスイッチング素子の動作負担を軽くするためである。すなわち特許文献１にも示されている通り、量子化器等の装置においては動作速度を高速化することが望ましいが、スイッチング素子については動作負担を軽減させる必要があるため、このようなパルス幅切り上げ回路５３が設けられている。

出力された１ビット信号はスイッチング増幅回路５３に入力される。スイッチング増幅回路５３では、ＦＥＴ［Field Effect Transistor：電界効果トランジスタ］等のスイッチング素子を用いて１ビット信号を電力増幅し、ローパスフィルタ５４で高域の不要な信号成分を除去した後、スピーカへと出力されることとなる。

また、スイッチング増幅回路５３の出力側には帰還ループが設けられている。これにより、電力増幅された１ビット信号は減衰器５５によって減衰された後、デルタシグマ変調回路５２の入力側に帰還され、入力信号から減算されることとなる。以上に述べた構成により、入力信号はデルタシグマ変換され、増幅・出力がなされる。なおデルタシグマ変換の手法自体は公知であるため、その詳細な説明は省略する。

ここで量子化器６３並びにパルス幅切り上げ回路６４の具体的な構成を図５に示す。量子化器６３は、具体的にはＤ型フリップフロップ回路で構成され、加算器群６２からの入力信号はＤ入力端子に入力される。またＣＫ端子には発振器７０からのサンプリングクロック信号が入力される。

量子化器６３の出力信号は、まずマルチプレクサ７１の入力Ｂに入力される。また入力Ａには、後段のＤ型フリップフロップ回路の出力信号Ｑが入力されている。

そしてマルチプレクサ７１の出力信号はＤ型フリップフロップ回路７２、７３に通され、ＥＸ−ＯＲ回路７４によって信号の論理の変化の検出を行う。信号の論理の変化をトリガとして、パルス幅カウント部７５では、パルス幅が所定のパルス幅に到達するまでのカウントが始まる。カウントがなされている間、マルチプレクサ７１の出力として入力Ａが選択され、カウントが終わるまで入力Ａが選択される。

カウントされている時間以外は、常に入力Ｂが選択される。これにより、パルス幅切り上げ回路６４より出力される１ビット信号は、必ず所定のパルス幅以上のパルス幅を持つ１ビット信号となる。

以上により、この１ビット信号のパルス幅は所定パルス幅以上に制限されることになるが、パルス幅の分解能は１クロック分の精度を保つ事が出来る為、ダイナミックレンジや発振限界値等の性能を維持することができる。

特開平１１−２６６１５７

上述したスイッチングアンプ５１の構成では、パルス幅を適切に（所定幅を下回らないように）制御するため、パルス幅切り上げ回路６４にマルチプレクサ７１やＤ型フリップフロップ回路７２が用いられている。そのため、マルチプレクサの伝送遅延やＤ型フリップフロップによる１サンプリングクロック分の伝送遅延が生じることになる。これらの伝送遅延の影響により、スイッチングアンプのダイナミックレンジや発振限界値等の性能が劣化するおそれがある。

そこで本発明は上記の問題点に鑑み、マルチプレクサやＤ型フリップフロップ回路等による伝送遅延を回避しつつ、パルス幅が所定幅を下回らないようにすることができるパルス信号生成装置の提供を目的とする。

上記目的を達成するために、本発明に係るパルス信号生成装置は、所定のクロック信号が伝達され、該クロックに応じてパルスレベルと非パルスレベルを切り替えることによりパルス信号を生成するパルス信号生成部を備えたパルス信号生成装置において、前記パルス信号がパルスレベルとなっている間であって、該信号のパルス幅が所定幅に達するまでは、前記伝達を遮断して前記切り替えが生じないようにした構成（第１の構成）とする。

本構成によれば、パルス信号がパルスレベルとなっている間であって、該信号のパルス幅が所定幅に達するまでは、パルスレベルと非パルスレベルの切り替えが生じない。そのため、パルス信号のパルス幅がこの所定幅を下回ることを回避することができる。

また本構成では、所定期間、パルス信号生成装置へのクロック信号の伝達自体を遮断することによって、パルスレベルと非パルスレベルの切り替えが生じないようにしている。そのため、パルス信号のパルス幅に応じて上記伝達を遮断する機構を設けるだけで、パルス幅が所定幅を下回ることを回避することが可能となる。その結果、上記したようなマルチプレクサやＤ型フリップフロップ回路等による伝送遅延を回避することが可能となる。

また本発明に係るパルス信号生成装置は、所定のクロック信号を生成するクロック生成部と、前記クロック信号を伝達するための伝達経路と、前記伝達経路を通じて前記クロック信号が伝達され、該クロック信号のクロックに応じて、パルスレベルと非パルスレベルを切り替えることによりパルス信号を生成するパルス信号生成部と、前記パルス信号がパルスレベルとなっている間、該信号のパルス幅が所定幅に達しているか否かを検出するパルス幅検出部と、前記パルス幅検出部が、前記パルス信号のパルス幅が所定幅に達していないことを検出しているときは、前記伝達経路を遮断するスイッチ部と、
を備えた構成（第２の構成）とする。

本構成によれば、上記した第１の構成におけるパルス信号生成装置を容易に実現することが可能となる。

また上記第２の構成において、前記スイッチ部は、前記伝達経路上に備えられたトランジスタである構成（第３の構成）としてもよい。本構成によれば、当該トランジスタのゲート（もしくはベース）にパルス幅検出部の検出信号を入力させ、ソース−ドレイン間（もしくはコレクタ−エミッタ間）の導通／非導通を制御させることで、高速なスイッチングが可能なスイッチ部が実現できる。なおトランジスタは、バイポーラ型やＦＥＴの何れであってもよい。

また上記第１から第３の何れかの構成において、前記パルス信号生成部は、前段回路の信号を受け取る入力端子と、前記クロック信号を受け取るクロック端子と、後段回路に前記パルス信号を出力する出力端子と、を備えたＤ型フリップフロップ回路である構成（第４の構成）としてもよい。

本構成によれば、クロック入力が遮断されていなければ、入力信号およびクロックに応じたパルス信号を出力できるとともに、クロック入力が遮断されているときには出力レベルは変動しない。そのため、上記第１から第３の何れかの構成にかかるパルス信号生成部を、容易に実現することができる。

また上記第１から第４の何れかに係るパルス信号生成装置を、量子化器として用いたデルタシグマ変調回路（第５の構成）とすれば、デルタシグマ変調された結果としてのパルス信号が所定幅を下回らないようにしたデルタシグマ変調装置が実現される。また、上記したようなマルチプレクサやＤ型フリップフロップ回路等による伝送遅延を回避し得るデルタシグマ変調回路が実現される。

さらに上記第５の構成に係るデルタシグマ変調回路と、前記デルタシグマ変調回路の出力信号を、トランジスタのスイッチングにより電力増幅して出力する増幅回路と、を備えたスイッチングアンプ（第６の構成）であれば、上記第５の構成における利点を享受し、信号の伝送遅延による悪影響を極力排除したスイッチングアンプが実現される。

上記したように本発明に係るパルス信号生成装置によれば、パルス信号がパルスレベルとなっている間であって、該信号のパルス幅が所定幅に達するまでは、パルスレベルと非パルスレベルの切り替えが生じない。そのため、パルス信号のパルス幅がこの所定幅を下回ることを回避することができる。

また本発明に係るパルス信号生成装置では、所定期間、パルス信号生成装置へのクロック信号の伝達自体を遮断することによって、パルスレベルと非パルスレベルの切り替えが生じないようにしている。そのため、パルス信号のパルス幅に応じて上記伝達を遮断する機構を設けるだけで、パルス幅が所定幅を下回ることを回避することが可能となる。その結果、上記したようなマルチプレクサやＤ型フリップフロップ回路等による伝送遅延を回避することが可能となる。

本発明の一実施形態として、デルタシグマ変調回路を備えたスイッチングアンプを挙げて以下に説明する。当該スイッチングアンプの構成概略を図１に示す。本スイッチングアンプ１は、デルタシグマ変調回路２、スイッチング増幅回路３、ローパスフィルタ４、減衰器５などから構成される。

デルタシグマ変調回路２は、積分器群１１、加算器群１２、量子化器１３、パルス幅切り上げ回路１４等を備えている。積分器群１１には、外部からの入力信号と減衰器５からの出力信号との差分信号が入力され、該差分信号に対して積分処理を行う。加算器群１２はこの積分処理された信号を受けて加算処理を行い、量子化器１３へと出力する。そして量子化器１３では、この加算処理された信号を量子化する。

以上の構成によりデルタシグマ変調回路２は、入力信号に対してデルタシグマ変調を行う。すなわち、サンプリングクロックに同期した１ビットの変調信号を生成して、後段のスイッチング増幅回路３に出力する。

なおパルス幅切り上げ回路１４は、量子化器１３の出力信号を受け、該信号のパルス幅が少なくとも所定値以上となるように調整して該信号を出力する。この量子化器１３およびパルス幅切り上げ回路１４の構成については改めて詳述する。

スイッチング増幅回路３は、パルス幅切り上げ回路１４の出力信号を受け、これをＦＥＴ等のスイッチング素子を用いて電力増幅する。電力増幅された信号は、後段のローパスフィルタ４で高域の不要な信号成分が除去された後、スピーカへと出力される。

またスイッチング増幅回路３の出力側からは、デルタシグマ変調回路の入力側に向けて帰還経路が設けられている。これにより、スイッチング増幅回路の出力電力の一部は、当該帰還経路に設けられた減衰器５によって電力減衰された後、デルタシグマ変調回路の入力側に帰還され、入力信号より減算される。

以上に説明した構成により、本実施形態のスイッチングアンプは、入力信号をデルタシグマ変調するとともに、変調後の信号を電力増幅して外部（スピーカ）に出力する。

次に上述した量子化器１３およびパルス幅切り上げ回路１４（以下、これらを纏めて「パルス信号生成装置」と称す）について、その構成を詳細に説明する。パルス信号生成装置１０の構成を、図２に示す。

量子化器１３は、Ｄ型ＦＦ［フリップフロップ］回路により構成されている。そして量子化器１３における入力（Ｄ）端子には、加算器群１２からの出力信号が、クロック（ＣＫ）端子には、発振器１５により生成されるサンプリングクロック信号が、各々入力される。

パルス幅切り上げ回路１４は、第２のＤ型ＦＦ回路２１、ＥＸ−ＯＲ［Exclusive OR］論理回路２２、パルス幅カウント部２３、スイッチ部２４から構成されている。第２のＤ型フリップフロップ回路２１におけるＤ端子には、量子化器１３の出力信号が入力され、ＣＫ端子には、発振器１５からのサンプリングクロック信号が入力される。ＥＸ−ＯＲ回路２２には、第２のＤ型ＦＦ回路２１の出力と、量子化器１３の出力とが入力され、これら入力信号の論理変化を検知して、その結果を出力する。

パルス幅カウント部２３は、ＥＸ−ＯＲ論理回路２２の後段に接続されており、ＥＸ−ＯＲ回路２２で検出された信号の論理の変化をトリガとして、予め定められた最小パルス幅に相当する時間のカウントを行う。そしてパルス幅カウント部２３は、現在カウント中である場合はＯＦＦ信号（スイッチ部２４を非導通状態とする信号）を、逆にカウント中でない場合はＯＮ信号（スイッチ部２４を導通状態とする信号）を出力する。すなわちパルス幅カウント部２３によって、現在出力中のパルス信号に係るパルス幅が、所定の最小パルス幅に達しているか否かが検出される。

スイッチ部２４は、発振器１５と量子化器１３におけるＣＫ端子との間の遮断／非遮断を、パルス幅カウント部２３の出力に応じて切替える。具体的には、パルス幅カウント部２３からＯＮ信号を受けているときは非遮断状態とし、逆にＯＦＦ信号を受けているときは遮断状態とする。

またスイッチ部２４は、発振器１５と量子化器１３をソース−ドレインで接続し、パルス幅カウント部２３の出力端子をゲートに接続したＦＥＴにより構成されている。なおスイッチ部２４としては、他種の半導体スイッチ（半導体の物理的性質を応用してスイッチング機能を持たせたもの）であってもよい。

次にパルス信号生成装置１０の作用について説明する。

量子化器１３は、発振器１５から伝達されるサンプリングクロック信号のクロックに対応し、Ｄ端子の入力がＨ［High］レベルであればＨレベル（パルスレベル）信号を、逆にＬ［Low］レベルであればＬレベル（非パルスレベル）信号を出力する。すなわち、クロック（ＣＫ端子の入力）およびＤ端子の入力に応じて、パルスレベルと非パルスレベルを切り替えることによりパルス信号を発生させて出力する。

量子化器１３の出力信号は、後段のスイッチング増幅回路４に出力されるとともに、第２のＤ型ＦＦ回路２１およびＥＸ−ＯＲ回路２２にも入力される。これによりＥＸ−ＯＲ回路２２では、量子化器１３の出力信号における論理変化の検知がなされる。論理の変化がない場合はＨレベル、論理の変化がある場合はＨレベルからＬレベルとなる。

このように検知された論理変化をトリガとして、パルス幅カウント部２３では最小パルス幅のカウントが始まる。カウント中はスイッチ部２４がＯＦＦ状態となり、量子化器１３へのサンプリングクロックの伝達が遮断され、ひいては強制的に量子化器１３の出力信号における論理が保持される。そしてカウントが終了すると、スイッチ部２４がＯＮ状態となり、量子化器１３へのサンプリングクロックの伝達が再開され、量子化器１３の出力信号における論理の制限は解除される。

そして、再びＥＸ−ＯＲ回路２２によって信号の論理変化が検知されてカウントが始まるまでは、スイッチ部２４はＯＮ状態、つまり量子化器１３へサンプリングクロックが伝達されることとなる。

以上に説明した動作により、量子化器１３の出力（パルス信号）におけるパルス幅は、少なくとも所定パルス幅以上となる。また、パルス幅がもともと所定パルス幅以上であるときは、パルス信号はそのまま出力信号として量子化器１３から出力されることになる。

ここで量子化器の入出力信号ならびにサンプリングクロックに関するタイミングチャートを図３に例示して説明する。なおここでは、上記した最小パルス幅は、サンプリングクロック１．８周期分（１周期分と２周期分の間）であるとする。

図３のように第１クロック（左から１番目のサンプリングクロック）の立下り直後に第１入力パルスの立上りが到来した場合、第２クロックの立上りに合わせて、出力信号はＨレベルとなる。その後、第１入力パルスの立下りが第３クロックの立上り前に量子化器１３に到来すれば、第３クロックの立上りに合わせて、出力信号はＬレベルとなるはずである。

しかし、出力信号がＨレベルとなった第２クロックの立上りから１．８クロック分（第４クロックの立上りの直前まで）は、パルス幅カウント部２３によるカウントが実行されており、ひいてはスイッチ部２４により信号伝達が遮断されている。すなわち量子化器１３には、発振器１５からのサンプリングクロック信号は伝達されない。そのため、量子化器１３は第３クロックの立上りの到来を認識することはできず、引き続きＨレベルの出力信号を出力し続ける。

そして第４クロックの立上り直前では、量子化器１３へのサンプリングクロック信号の伝達が再開される。そのため第４クロックの立上りでは、入力信号のＬレベル状態に対応して、出力信号もＬレベルとなる。このように、パルス幅カウント部２３のカウント中はスイッチ部が遮断状態となることによって、入力信号の状態に関わらず、出力信号のパルス幅は必ず２クロック分以上となる。

また量子化器１３に、図３に示す第２入力パルスが入力された場合も、第６クロックの立上り時に半導体スイッチが遮断状態となっているので、第１入力パルスのときと同様に出力信号はＨレベルを維持する。なお量子化器１３に、第３入力パルスのような比較的長いパルスが入力された場合は、通常のＤ型ＦＦ回路と同様に出力信号を出力する。

以上のように、本実施形態のパルス信号生成装置１０では、発振器１５からのクロック信号が伝達され、該クロックに応じてパルスレベル（Ｈレベル）と非パルスレベル（Ｌレベル）を切り替えることにより、パルス信号（スイッチング増幅回路３への出力信号）を生成するものである。そして、このパルス信号がパルスレベルとなっている間であって、該信号のパルス幅が所定幅に達するまで、すなわちパルス幅カウント部２３がカウント中である期間は、上記の伝達がスイッチ部２４により遮断される結果、パルスレベルと非パルスレベルの切り替えは生じない。

そのため、パルス信号のパルス幅がこの所定幅を下回ることを回避することができ、ひいては、後段に接続されるスイッチング素子の動作負担を軽くすることができる。さらに、先述した従来技術におけるマルチプレクサ７１やＤ型フリップフロップ回路７２等に相当する回路を設けなくても良いので、信号の伝送遅延を極力回避することが可能となっている。

また本実施形態のスイッチングアンプ１では、上述のようなパルス信号生成装置を量子化手段としたデルタシグマ変調回路２を備えていることにより、後段のスイッチング増幅回路３への信号の伝送遅延を極力回避できる。そのためスイッチングアンプ１における、Ｓ／Ｎ比や発振限界値等といった性能の低下を防止することができる。

また本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。

本発明の実施形態に係るスイッチングアンプの構成図である。 本発明の実施形態に係るパルス信号生成装置の構成図である。 本発明における量子化器の入出力信号に関するタイミングチャートである。 従来のスイッチングアンプに係る構成図である。 図４における量子化器およびパルス幅切り上げ回路の構成図である。

符号の説明

１、５１ スイッチングアンプ
２、５２ デルタシグマ変調回路
３、５３ スイッチング増幅回路
４、５４ ローパスフィルタ
５、５５ 減衰器
１０ パルス信号生成装置（量子化手段）
１１、６１ 積分器群
１２、６２ 加算器群
１３、 量子化器（第１のＤ型ＦＦ回路）
１４、６４ パルス幅切り上げ回路
１５ 発振器（クロック生成部）
２１ 第２のＤ型ＦＦ回路
２２ ＥＸ−ＯＲ回路
２３ パルス幅カウント部（パルス幅検出部）
２４ スイッチ部

Claims (6)

1. 所定のクロック信号が伝達され、該クロックに応じてパルスレベルと非パルスレベルを切り替えることによりパルス信号を生成するパルス信号生成部
   を備えたパルス信号生成装置において、
   前記パルス信号がパルスレベルとなっている間であって、該信号のパルス幅が所定幅に達するまでは、前記伝達を遮断して前記切り替えが生じないようにしたことを特徴とするパルス信号生成装置。
2. 所定のクロック信号を生成するクロック生成部と、
   前記クロック信号を伝達するための伝達経路と、
   前記伝達経路を通じて前記クロック信号が伝達され、該クロック信号のクロックに応じて、パルスレベルと非パルスレベルを切り替えることによりパルス信号を生成するパルス信号生成部と、
   前記パルス信号がパルスレベルとなっている間、該信号のパルス幅が所定幅に達しているか否かを検出するパルス幅検出部と、
   前記パルス幅検出部が、前記パルス信号のパルス幅が所定幅に達していないことを検出しているときは、前記伝達経路を遮断するスイッチ部と、
   を備えたことを特徴とするパルス信号生成装置。
3. 前記スイッチ部は、前記伝達経路上に備えられたトランジスタであることを特徴とする請求項２に記載のパルス信号生成装置。
4. 前記パルス信号生成部は、
   前段回路の信号を受け取る入力端子と、
   前記クロック信号を受け取るクロック端子と、
   後段回路に前記パルス信号を出力する出力端子と、
   を備えたＤ型フリップフロップ回路であることを特徴とする請求項１から請求項３の何れかに記載のパルス信号生成装置。
5. 請求項１から請求項４の何れかに記載のパルス信号生成装置を、量子化手段として用いたことを特徴とするデルタシグマ変調回路。
6. 請求項５に記載のデルタシグマ変調回路と、
   前記デルタシグマ変調回路の出力信号を、トランジスタのスイッチングにより電力増幅して出力する増幅回路と、を備えたことを特徴とするスイッチングアンプ。

Images