JP2015019349A - 信号変調回路 - Google Patents

Abstract

【課題】出力の状態をリアルタイムで補正することができるとともに、確実に入力信号を変調して出力することができる変調回路を提供する。【解決手段】信号変調回路は、減算器１６と、積分器２０と、チョッパ回路２２と、分周器２４と、Ｄ型フリップフロップ２６を備える。シグマデルタ変調回路の遅延回路を帰還回路に設けず、Ｄ型フリップフロップ２６で遅延させて量子化する。チョッパ回路２２によりクロック信号に同期したタイミングでゼロレベルを挿入して、パルス密度変調を行う。【選択図】図２

Description

本発明は信号変調回路に関し、特にデルタシグマ変調を行う回路に関する。

従来から、スイッチングアンプ等においてデルタシグマ変調（ΔΣ変調）が用いられている。デルタシグマ変調器では、減算器と積分器と量子化器と量子化誤差帰還回路を備える。

図１７に、デルタシグマ変調回路の基本構成を示す。減算器１６は、入力信号と帰還信号との差分を算出し、積分器１０は、差分信号を積分する。積分信号は量子化器１４で量子化され、例えば１ビット＝２値の信号として出力される。量子化誤差は遅延器１２を介して帰還される。

下記の特許文献１には、積分器群、加算器群、量子化器、及びパルス幅切り上げ回路から構成されるデルタシグマ変調回路が開示され、サンプリングクロックに同期した１ビット信号に変換して出力することが開示されている。また、量子化器として、Ｄ型フリップフロップを用いることが開示されている。また、特許文献２にも、デジタシグマ変調回路が開示されている。

特開２００７−３１２２５８号公報 特表２０１２−５２７１８７号公報

図１７に示す構成において、帰還経路に遅延器１２を設けてノイズシェーピングを行っているが、同時に、帰還経路内の遅延器１２により出力の状態をリアルタイムで補正することができない問題、または、遅延器内で発生する歪・ノイズ成分に対してはノイズシェーピングされずそのまま出力されてしまうという問題がある。

また、デルタシグマ変調回路は１ビットオーディオアンプ等に用いる場合、入力信号を１ビットデジタル信号に変換するための方式としてパルス幅変調（ＰＷＭ）及びパルス密度変調（ＰＤＭ）があり、パルスの密度や頻度により入力信号を表現する場合に適したＰＤＭを用いる場合には、ゼロレベルを所定のタイミングで挿入してパルス幅を維持し確実に入力信号のレベルをパルスの頻度に変調する必要がある。

本発明の目的は、出力の状態をリアルタイムで補正し、且つ遅延器による歪・ノイズ成分による影響を低減することができるとともに、確実に入力信号を変調して出力することができる回路を提供することにある。

本発明は、クロック信号に同期して入力信号をデルタシグマ変調して出力する信号変調回路であって、入力信号と帰還信号との差分を算出する減算器と、前記減算器からの出力信号を積分する積分器と、前記積分器で積分された信号に対し、前記クロック信号に同期したタイミングでゼロレベルを挿入するゼロレベル挿入回路と、前記ゼロレベル挿入回路から出力された信号を遅延して量子化する量子化器と、前記量子化器で量子化された信号を前記入力信号に負帰還させる帰還回路とを備えることを特徴とする。

本発明では、従来デルタシグマ変調回路のように量子化器の出力信号を負帰還させる帰還回路に遅延回路を設けるのではなく、積分器と量子化器の間に遅延機能を設けるので、出力の状態をリアルタイムで補正することができる。そして、積分器で積分された信号に対してクロック信号に同期したタイミングでゼロレベル（ゼロ電圧）を挿入することで、入力信号を確実にパルス密度変調（ＰＤＭ）することも可能となる。

また、本発明は、クロック信号に同期して入力信号をデルタシグマ変調して出力する信号変調回路であって、入力信号と帰還信号との差分を算出する減算器と、前記減算器からの出力信号を積分する積分器と、前記積分器で積分された信号の位相を反転する位相反転回路と、前記積分器で積分された信号にバイアス電圧を印加する第１バイアス電圧印加回路と、前記位相反転回路で位相反転された信号にバイアス電圧を印加する第２バイアス電圧印加回路と、前記第１バイアス電圧印加回路から出力された信号に対し、前記クロック信号に同期したタイミングでゼロレベルを挿入する第１ゼロレベル挿入回路と、前記第２バイアス電圧印加回路から出力された信号に対し、前記クロック信号に同期したタイミングでゼロレベルを挿入する第２ゼロレベル挿入回路と、前記第１ゼロレベル挿入回路から出力された信号を遅延して量子化する第１量子化器と、前記第２ゼロレベル挿入回路から出力された信号を遅延して量子化する第２量子化器と、前記第１量子化器から出力された信号と前記第２量子化器から出力された信号を合成するパルス合成回路と、前記パルス合成回路で合成された信号を入力信号に負帰還させる帰還回路とを備えることを特徴とする。

本発明では、積分器、第１バイアス電圧印加回路、第１ゼロレベル挿入回路、第１量子化器で１つの処理系統を構成して＋１、０の２値信号を生成し、積分器、位相反転回路、第２バイアス電圧印加回路、第２ゼロレベル挿入回路、第２量子化器でもう一つの処理系統を構成して−１、０の２値信号を生成し、これらをパルス合成回路で合成して＋１、０、−１の３値信号を生成する。なお、減算器は、帰還される信号が入力信号に対して正相の信号である場合に用いられる。減算器は、帰還される信号が入力信号に対して逆相の信号である場合には、加算器で代用することができる。

本発明では、さらに、入力信号を検出する信号検出器を備え、前記第１バイアス電圧印加回路及び前記第２バイアス電圧印加回路は、前記信号検出器で入力信号が検出された場合に相対的に小さな前記バイアス電圧を印加し、前記信号検出器で入力信号が検出されない場合に相対的に大きな前記バイアス電圧を印加することを特徴とする。

本発明のさらに他の実施形態では、単電源に接続されたスピーカを正電流オン、負電流オン、及びオフの３値の通電状態で選択的に駆動するための信号を生成する生成回路を備えることを特徴とする。

本発明のさらに他の実施形態では、前記スピーカは、互いに直列接続された第１スイッチ及び第２スイッチの接続節点にその一端が接続されるとともに、互いに直列接続された第３スイッチ及び第４スイッチの接続節点にその他端が接続され、前記第１スイッチ及び前記第３スイッチは前記単電源の正極側に接続され、前記第２スイッチ及び前記第４スイッチは前記単電源の負極側に接続され、前記生成回路は、前記第１量子化器から出力された信号及び前記第２量子化器から出力された信号に基づき、前記第１スイッチをオンし前記第２スイッチをオフするためのスイッチング信号と、前記第３スイッチをオフし前記第４スイッチをオンするためのスイッチング信号を生成することで前記正電流オン状態で前記スピーカを駆動し、前記第１スイッチをオフし前記第２スイッチをオンするためのスイッチング信号と、前記第３スイッチをオンし前記第４スイッチをオフするためのスイッチング信号を生成することで前記負電流オン状態で前記スピーカを駆動し、前記第１スイッチ及び前記第３スイッチをオフし前記第２スイッチ及び前記第４スイッチをオンするためのスイッチング信号を生成する、または、前記第２スイッチ及び前記第４スイッチをオフし前記第１スイッチ及び前記第３スイッチをオンするためのスイッチング信号を生成することで前記スピーカをオフ状態とすることを特徴とする。

本発明のさらに他の実施形態では、前記ゼロレベル挿入回路は、前記クロック信号を分周する分周器と、前記分周器で分周されたクロック信号に応じて動作するチョッパ回路と を備えることを特徴とする。

本発明のさらに他の実施形態では、前記量子化器は、Ｄ型フリップフロップで構成されることを特徴とする。

本発明によれば、出力の状態をリアルタイムで補正し、且つ遅延器による歪・ノイズ成分による影響を低減することができるとともに、確実に入力信号を変調して出力することができる。また、本発明によれば、＋１、０、−１の３値信号を生成することができる。さらに、本発明によれば、単電源に接続されたスピーカを３値の状態で駆動することができる。

第１実施形態の構成ブロック図である。 第１実施形態の回路構成図である。 第１実施形態のタイミングチャートである。 第１実施形態のタイミングチャートである。 従来の場合ならびに第１実施形態の場合において、発生する歪を模式的に示す図である。 第２実施形態の構成ブロック図である。 第２実施形態のタイミングチャートである。 第２実施形態の波形説明図である。 第２実施形態のバイアス生成回路構成図である。 第３実施形態の構成ブロック図である。 第３実施形態の回路構成図である。 第３実施形態のタイミングチャートである。 第４実施形態の構成ブロック図である。 ３値波形説明図である。 第４実施形態のスピーカ駆動状態説明図である。 第４実施形態の回路構成図である。 従来技術の構成ブロック図である。 さらに他の実施形態の回路構成図である。

以下、図面に基づき本発明の実施形態について説明する。

＜第１実施形態＞
図１に、本実施形態における信号変調回路の基本構成を示す。本実施形態の信号変調回路は、入力信号をデルタシグマ変調するものであり、減算器１６と積分器１０と遅延器１２と量子化器１４を備える。

図１に示す回路と図１７に示す回路を比較すると、本実施形態における回路では、帰還経路に遅延器１２が存在せず、量子化器１４の前段、すなわち積分器１０と量子化器１４の間に遅延器１２が設けられている。従って、本実施形態の回路では、出力の状態をリアルタイムで補正することが可能である。

また、本実施形態における遅延器１２は、単に入力信号を遅延するだけでなく、入力信号にゼロレベルを挿入する機能を有しており、これにより確実なパルス密度変調を実現している。入力信号にゼロレベルを挿入する回路は任意であるが、例えば一端が接地されたチョッパ回路で構成され得る。また、遅延機能及び量子化機能は、Ｄ型フリップフロップで構成され得る。また、減算器１６は、帰還される信号が入力信号に対して正相の信号である場合に用いられ、帰還される信号が入力信号に対して逆相の信号である場合には、加算器で代用することができる。

図２に、本実施形態の具体的な回路構成を示す。回路は、積分器を構成するアンプ２０と、チョッパ回路２２と、１／２分周器２４と、Ｄ型フリップフロップ２６と、反転器２８を備える。

チョッパ回路２２は、アンプ２０の出力端にその一端が接続され、他端が接地されたスイッチから構成される。スイッチの開閉は、１／２分周器２４からの出力信号により制御される。チョッパ回路２２の出力信号は、Ｄ型フリップフロップ２６のＤ端子に供給される。

１／２分周器２４は、クロック信号が供給され、クロック信号の周波数を１／２に分周する回路である。１／２分周器２４は、クロック信号を分周してチョッパ回路２２のスイッチを制御する。従って、チョッパ回路２２のスイッチは、クロック信号の２倍の周期でオン／オフする。スイッチがオンするタイミングにおいて、アンプ２０の出力端はスイッチを介して接地されるためゼロレベルとなる。従って、チョッパ回路２２は、Ｄ型フリップフロップ２６の入力信号にゼロレベルを挿入する回路として機能する。

Ｄ型フリップフロップ２６のＤ端子には、上記のようにアンプ２０の出力信号であって、チョッパ回路２２でクロック信号に同期してゼロレベルが挿入される信号が供給される。また、Ｄ型フリップフロップ２６のクロック端子には、反転器２８で反転されたクロック信号が供給される。Ｄ型フリップフロップ２６は、入力されたクロック信号の立ち上がりエッジで信号を出力する。従って、本実施形態では、反転されたクロック信号の立ち上がりエッジで信号を出力する。

図３に、図２の回路のタイミングチャートを示す。正信号が入力された場合のタイミングチャートである。図において、上から順に、（ａ）クロック信号（ＣＬＫ）、（ｂ）クロック信号の１／２分周信号、（ｃ）クロック信号の反転信号、（ｄ）Ｄ型フリップフロップ２６のＤ端子に供給される信号、（ｅ）Ｄ型フリップフロップ２６のＱ出力端子から出力される信号の波形を示す。

チョッパ回路２２は、クロック信号の１／２分周信号のタイミングでスイッチがオンされるので、Ｄ型フリップフロップ２６のＤ端子に供給される信号は、クロック信号の１／２分周信号に同期してゼロレベルとなる信号である。そして、この信号がクロック信号の反転信号に同期して、クロック信号の反転信号の立ち上がりエッジのタイミングまで遅延されて出力される。以上のようにして、図２の回路により、入力信号の積分、ゼロレベル挿入、遅延、及び量子化が実行される。すなわち、チョッパ回路２２とＤ型フリップフロップ２６でゼロレベル、遅延及び量子化を実現し、フィードバック経路で遅延器を挿入することなくノイズシェープが実現される。さらに、チョッパ回路２２によりクロック信号のタイミングでは常に一度はゼロレベルが出力されることになる。

図４に、図２の回路の別のタイミングチャートを示す。負信号が入力された場合のタイミングチャートである。図において、上から順に、（ａ）クロック信号（ＣＬＫ）、（ｂ）クロック信号の１／２分周信号、（ｃ）クロック信号の反転信号、（ｄ）Ｄ型フリップフロップ２６のＤ端子に供給される信号、（ｅ）Ｄ型フリップフロップ２６のＱ出力端子から出力される信号の波形を示す。Ｄ型フリップフロップ２６のＤ端子に供給される信号はゼロレベルのままであり、出力信号もゼロレベルのままである。

なお、本実施形態では、チョッパ回路２２によりゼロレベルを挿入しているため、積分回路を構成するアンプ２０から出力され、Ｄ型フリップフロップ２６に供給される信号に関し、１が連続して出力されることがないので、３状態信号出力の場合の信号の歪が抑制される。

図５は、信号レベルが異なる場合の、従来のように信号幅が連なっている場合と、本実施形態のようにゼロレベルを挿入することで信号幅が一定の場合とにおいて、それぞれ発生する歪を模式的に示す図である。

積分器を構成するアンプ２０での積分は、入力信号Ｖと時間ｔの乗算であり、Ｖ・ｔの面積が信号品質を決定する。信号レベル１のときのエッジ以外の面積をＶｔ、エッジ部面積をＶｔ／１０００とすると、信号が連なっている場合には、その積分値は図５（ａ）、（ｂ）、（ｃ）にそれぞれ示すように、
信号レベル１：Ｖｔ＋０．００２Ｖｔ＝１．００２Ｖｔ
信号レベル１０：１０Ｖｔ＋０．００２Ｖｔ＝１０．００２Ｖｔ
信号レベル１００：１００Ｖｔ＋０．００２Ｖｔ＝１００．００２Ｖｔ
となる。

他方、本実施形態のように信号幅が一定の場合には、その積分値は図５（ｄ）、（ｅ）、（ｆ）にそれぞれ示すように、
信号レベル１：Ｖｔ＋０．００２Ｖｔ＝１．００２Ｖｔ
信号レベル１０：（Ｖｔ＋０．００２Ｖｔ）×１０＝１０．０２Ｖｔ
信号レベル１００：（Ｖｔ＋０．００２Ｖｔ）×１００＝１００．２０Ｖｔ
となる。このように、信号が連なっている場合には、信号レベルに対するエッジ面積の割合が変動し非線形となるが、振幅幅が一定の場合には信号レベルに対するエッジ面積の割合が変動しないため線形性が保たれる。

＜第２実施形態＞
近年のポータブル機器の普及、省エネ需要等により、Ｄ級アンプの更なる効率化が求められており、一般的なＤ級アンプでは正電圧、負電圧の２信号平均値でレベル表現するため、ゼロ電圧である無信号状態は正電圧と負電圧をデューテイ５０％で表現している。すなわち、２値信号で実現しているＤ級アンプでは、無信号時においてもスイッチングロスが発生しており、この改善が求められているところ、２値信号では無信号時にスイッチングしない状態を生成することが困難である。

そこで、本実施形態では、第１実施形態の構成を利用しつつ、＋１、０、−１の３値ＰＤＭ信号を生成することで、無信号時においてスイッチングしない状態を生成する構成について説明する。

図６に、本実施形態の回路構成を示す。本実施形態の回路は、減算器１６、積分器２０、バイアス生成回路３０、チョッパ回路２２、Ｄ型フリップフロップ（ＤＦＦ）２６を備え、さらに、位相反転回路２１、バイアス生成回路３１、チョッパ回路２３、Ｄ型フリップフロップ（ＤＦＦ）２７、及びパルス合成回路３２を備える。

減算器１６、積分器２０、チョッパ回路２２、及びＤ型フリップフロップ２６は第１実施形態と同様の回路構成であり、積分器２０で積分し、チョッパ回路２２でクロック信号に同期してゼロレベル（ゼロ電圧）を挿入し、遅延させて量子化し、１ビットデジタル信号を生成して出力する。

バイアス生成回路３０は、積分器２０とチョッパ回路２２の間に設けられ、積分器２０から出力された信号のレベルを増大調整する。

位相反転回路２１は、積分器２０から出力された信号の位相を反転させる回路であり、反転信号をバイアス生成回路３１に出力する。

バイアス生成回路３１は、バイアス生成回路３０と同様に、反転信号のレベルを増大調整してチョッパ回路２３に出力する。バイアス生成回路３１におけるバイアス量は、バイアス生成回路３０におけるバイアス量と同一である。

チョッパ回路２３、Ｄ型フリップフロップ２７は、それぞれチョッパ回路２２、Ｄ型フリップフロップ２６と同様に、入力信号にクロックに同期してゼロレベル（ゼロ電圧）を挿入し、遅延して１ビットデジタル信号を生成し出力する。

パルス合成回路３２は、Ｄ型フリップフロップ２６からの１ビットデジタル信号と、Ｄ型フリップフロップ２７からの１ビットデジタル信号を合成して出力する。Ｄ型フリップフロップ２６は、入力信号を１ビットデジタル信号に変換して出力するので、＋１、０の２値信号である。他方、Ｄ型フリップフロップ２７は、入力信号を位相反転回路２１で反転して得られる反転信号を１ビットデジタル信号に変換して出力するので、−１、０の２値信号である。パルス合成回路３２は、これら２つの２値信号を合成して、＋１、０、−１の３値ＰＤＭ信号を生成して出力する。パルス合成回路３２の出力信号は、減算器１６に帰還される。

図７に、パルス合成回路３２におけるパルス合成を示す。図７（ａ）は、Ｄ型フリップフロップ２６の出力信号波形であり、図７（ｂ）は、Ｄ型フリップフロップ２７の出力信号波形である。図７（ｃ）は、パルス合成回路３２で合成して得られる出力信号波形である。２つの１ビットデジタル信号が合成され、＋１、０、−１の３値信号が出力される。なお、パルス合成回路３２としては、２つの１ビットデジタル信号を合成できる任意の回路構成を用いることができる。一例を挙げると、第１の電位と第２の電位、及び第１の電位と第２の電位の中点であって基準電圧となる第３の電位を備え、出力を第１の電位、第２の電位、第３の電位に固定するスイッチ群を設け、Ｄ型フリップフロップ２６の出力信号とＤ型フリップフロップ２７の出力信号とでこれらのスイッチ群をオンオフ制御して第１の電位、第２の電位、第３の電位のいずれかを選択的に出力するような回路構成とすればよい。

図８に、入力信号波形とパルス合成回路３２の出力信号波形を示す。図８（ａ）は入力信号波形であり、図８（ｂ）は出力信号波形である。＋信号波形、−信号波形の信号発生時は、それぞれ＋１、−１のパルスに変換され、かつ、それぞれのレベルはパルス密度で表現される。無信号時には、図８（ｂ）に示すように＋１、−１のいずれのパルスも発生せず、スイッチングが生じない。ここで、バイアス生成回路３０及びバイアス生成回路３１が設けられていない場合には、無信号状態のレベルが必ずしもゼロレベル（ゼロ電圧）でないためスイッチングが発生してしまう場合があるが、バイアス生成回路３０及びバイアス生成回路３１でバイアス電圧を印加して無信号状態のレベルをゼロレベルに調整することで、無信号状態において確実にゼロレベル（ゼロ電圧）としてスイッチングしない状態を実現できる。

図９に、本実施形態におけるバイアス生成回路３０の回路構成例を示す。図９（ａ）は、積分器２０とチョッパ回路２２との間に抵抗Ｒ１，Ｒ２から構成されるバイアス生成回路３０を設けた例であり、図９（ｂ）は、積分器２０とチョッパ回路２２との間に抵抗Ｒ１及びコンデンサＣ１から構成されるバイアス生成回路３０を設けた例である。図９（ａ）では、無信号時に抵抗Ｒ１及び抵抗Ｒ２で決定される電圧レベルがＤ型フリップフロップ２６に供給され、図９（ｂ）では、無信号時に抵抗Ｒ１及びコンデンサＣ１で決定される電圧レベルがＤ型フリップフロップ２６に供給される。もちろん、これらの回路構成は例示であり、他の構成を用いてもよい。バイアス生成回路３１についても、バイアス生成回路３０と同様の回路構成とすればよい。

なお、本実施形態において、バイアス生成回路３０，３１でバイアス電圧を印加することで、３値ＰＤＭ信号のゼロレベルにおいてスイッチングを発生させないように調整しているが、スイッチングしないことによりゼロレベル近傍において信号歪が生じてしまう場合には、印加すべきバイアスレベルを調整し、ゼロレベル近傍に多少のスイッチングを許容しつつ、信号歪を抑制するように構成することも可能である。信号歪を抑制するために信号にバイアス電圧を印加する構成は、例えば特許第５０３３２４４号等に記載されているように公知であるが、本実施形態では３値ＰＤＭ信号を生成することを前提としてチョッパ回路２２，２３の前段にバイアス生成回路３０，３１を設けており、この点において公知のバイアス印加と本質的に異なる点に留意すべきである。

さらに、デルタシグマ変調してＰＤＭ信号を生成する際に、＋１，０、−１の３値の信号を生成してスイッチング信号とするデジタルスイッチングアンプは、例えば特開平１０−２３３６３４号公報等に記載されており公知であるが、クロックタイミングに同期してゼロレベルを挿入する回路構成が開示されていないだけでなく、量子化器自体で＋１，０、−１の３値信号を生成することが前提となっており、本実施形態のようにＤ型フリップフロップ２６，２７で遅延させつつ量子化することで３値ＰＤＭ信号を生成するものではない点にも留意すべきである。

＜第３実施形態＞
第２実施形態では、＋１、０、−１の３値ＰＤＭＭ信号を生成して出力するとともに、バイアス生成回路３０及びバイアス生成回路３１によりバイアス電圧を印加して無信号時におけるスイッチングを抑制しているが、無信号時のみならず信号発生時にもバイアス電圧が印加されることになるため歪が生じる場合がある。

そこで、本実施形態では、無信号時のスイッチングを抑制するとともに、信号発生時の歪も低減できる回路構成について説明する。

図１０に、本実施形態の回路構成を示す。図６に示す回路構成に加え、信号検出器３４がさらに設けられる。なお、図１０では、バイアス生成回路３０及びバイアス生成回路３１の構成が同一であることに鑑みて、これらをまとめて示している。

信号検出器３４は、入力信号の有無を検出し、検出信号をバイアス生成回路３０、３１に出力する。バイアス生成回路３０，３１は、信号検出器３４からの検出信号に基づいてバイアス電圧を制御する。すなわち、入力信号を検出しない無信号時には相対的に大きなバイアス電圧を印加し、パルスを検出した信号発生時には相対的に小さなバイアス電圧を印加するように制御する。

図１１に、本実施形態におけるバイアス生成回路３０の回路構成例を示す。バイアス生成回路３０は、抵抗Ｒ１，Ｒ２，Ｒ３及びスイッチＳ１から構成される。積分器２０の出力端に抵抗Ｒ１が接続され、抵抗Ｒ１とチョッパ回路２２の間に抵抗Ｒ２，Ｒ３のそれぞれ一端が接続される。抵抗Ｒ２の他端はスイッチＳ１を介して接地され、抵抗Ｒ３の他端は接地される。スイッチＳ１は、信号検出器３４からの検出信号に基づいてオン／オフ制御され、入力信号が検出された場合にオフ、入力信号が検出されない場合にオン制御される。従って、入力信号が検出されない無信号時には、抵抗Ｒ１、Ｒ２及びＲ３で分圧される相対的に大きなバイアス電圧が印加され、入力信号が検出される信号発生時には、抵抗Ｒ１，Ｒ３で分圧される相対的に小さなバイアス電圧が印加される。

図１２に、本実施形態のタイミングチャートを示す。図１２（ａ）は積分器２０の出力信号波形であり、図１２（ｂ）はバイアス生成回路３０の出力信号波形である。また、図１２（ｃ）は入力信号波形であり、図１２（ｄ）は入力信号検出器３４の出力信号波形である。

入力信号が有る場合、入力信号検出器３４の検出信号は「０」（検出）であり、小さなバイアス電圧が印加される。他方、入力信号が無く、その時間ｔが所定時間継続する場合、入力信号検出器３４の検出信号は「１」（検出せず）となり、大きなバイアス電圧が印加される。図１２（ｂ）において、入力信号が存在しない時間が継続した場合に、入力信号検出器３４の検出信号が「０」から「１」に遷移したタイミングでバイアス電圧の大きさが矢印で示すように変化している。

このように、信号の有無に応じてバイアス電圧を可変することで、無信号時におけるスイッチングを抑制するとともに、信号発生時における信号歪を効果的に抑制できる。

＜第４実施形態＞
上記の実施形態では、＋１、０、−１の３値信号（３値パルス密度変調信号）を生成して出力しているが、３値パルス密度変調信号を用いて高出力を得るためには、変調器電源Ｖｄｄより高い電圧ＶＢでスピーカを駆動する必要がある。但し、３値パルス密度変調信号のままスピーカを駆動すると、高電圧ＶＢだけでなく、これとは別に中点電圧源（ＶＢ／２）と中点電圧保持回路を設ける必要があり、回路規模が増大してしまう。

そこで、本実施形態では、３値パルス密度変調信号から単電源３状態スピーカ駆動回路に最適な信号を生成する回路構成について説明する。

図１３に、本実施形態の回路構成を示す。基本構成は図６に示す回路構成と同様であり、さらに、Ｄ型フリップフロップ２６，２７並びにパルス合成回路３２の後段に、１価３値波形生成回路４０、ドライバ回路４２、及びスピーカ４４を設けた構成である。

１価３値波形生成回路４０は、単電源３状態スピーカ駆動回路であるドライバ４２に対し、Ｄ型フリップフロップ２６，２７並びにパルス合成回路３２で生成された３値パルス密度変調信号を供給するために、３値パルス密度変調信号を１価３値波形信号に変換する回路である。ここで、「１価３値」とは、単電源で駆動されるスピーカに対し、正電流で駆動する状態（正オン）、負電流で駆動する状態（負オン）、及びオフ状態の３つの駆動状態を実現することを意味する。正電流及び負電流は、スピーカ４４を流れる電流の向きが互いに逆であることを意味する。

図１４及び図１５に、単電源でのスピーカ駆動の原理を示す。図１４は、３値波形であり、＋１、０、−１の３値それぞれに、正オン、オフ、負オンの３つの状態を対応させたものである。図１５は、これら３つの状態におけるスピーカ４４の通電状態を示すものであり、図１５（ａ）、（ｂ）、（ｃ）、（ｄ）はそれぞれ正オン、負オン、オフ、オフに対応するものである。

図１５（ａ）において、正オンでは４つのスイッチＳ１１〜Ｓ１４のうち、Ｓ１１及びＳ１４がオン、Ｓ１２及びＳ１３がオフし、
電源→Ｓ１１→スピーカ４４→スイッチＳ１４
と電流が流れてスピーカ４４を駆動する。また、図１５（ｂ）において、負オンでは４つのスイッチＳ１１〜Ｓ１４のうち、Ｓ１３及びＳ１２がオン、Ｓ１１及びＳ１４がオフし、
電源→Ｓ１３→スピーカ４４→Ｓ１２
と電流が流れてスピーカ４４を駆動する。さらに、図１５（ｃ）において、オフでは４つのスイッチＳ１１〜Ｓ１４のうち、Ｓ１１及びＳ１３がオフし、Ｓ１２及びＳ１４がオンしてスピーカ４４の両端が同電位となるため電流が流れずスピーカ４４は駆動されない。図１５（ｄ）においても、オフでは４つのスイッチＳ１１〜Ｓ１４のうち、Ｓ１２及びＳ１４がオフし、Ｓ１１及びＳ１３がオンしてスピーカ４４の両端が同電位となるため電流が流れずスピーカ４４は駆動されない。なお、図１５（ｃ）、（ｄ）はスピーカ４４の両端が同電位となるため電流が流れずスピーカ４４が駆動されないため、これをショートによるオフということができる。勿論、これ以外にも、４つのスイッチＳ１１〜Ｓ１４を全てオフすることでスピーカ４４を駆動しない状態とすることもできる。

図１６に、１価３値波形生成回路４０の回路構成を示す。なお、同図には、ドライバ４２の回路構成も併せて示す。

１価３値波形生成回路４０は、４つのＮＯＴゲート４０ａ〜４０ｄから構成される。これらのＮＯＴゲート４０ａ〜４０ｄを図中上から順にＧ１１，Ｇ１２，Ｇ１３，Ｇ１４と称する、つまりＮＯＴゲート４０ａをＧ１１、ＮＯＴゲート４０ｂをＧ１２、ＮＯＴゲート４０ｃをＧ１３、ＮＯＴゲート４０ｄをＧ１４と称すると、Ｇ１１及びＧ１２にはパルス合成回路３２を構成するＮＯＲゲート３３ａの出力信号が供給され、Ｇ１３及びＧ１４にはパルス合成回路３２を構成するＮＯＲゲート３３ｂの出力信号が供給される。Ｇ１１〜Ｇ１４はそれぞれの入力信号を反転し、出力信号をそれぞれドライバ４２に供給する。
なお、ＮＯＲゲート３３ａはＤ型フリップフロップ２６の反転出力端子（Ｑバー）からの信号とＤ型フリップフロップ２７の出力端子（Ｑ）からの信号を論理演算し、ＮＯＲゲート３３ｂはＤ型フリップフロップ２６の出力端子（Ｑ）からの信号とＤ型フリップフロップ２７の反転出力端子（Ｑバー）からの信号を論理演算して出力する。

ドライバ４２は、レベルシフト回路４２ａ１，４２ａ２、ゲート駆動回路４２ｂ１〜４２ｂ４及びスイッチングＦＥＴ４２ｃ１〜４２ｃ４から構成される。４つのスイッチングＦＥＴ４２ｃ１〜４２ｃ４は、図１５における４つのスイッチＳ１１〜Ｓ１４にそれぞれ対応する。スイッチングＦＥＴ４２ｃ１及び４２ｃ３はＰチャンネルＦＥＴ，スイッチングＦＥＴ４２ｃ２及び４２ｃ４はＮチャンネルＦＥＴである。

スピーカ４４は、互いに直列接続されたスイッチングＦＥＴ４２ｃ１及びスイッチングＦＥＴ４２ｃ２の接続節点にその一端が接続されるとともに、互いに直列接続されたスイッチングＦＥＴ４２ｃ３及びスイッチングＦＥＴ４２ｃ４の接続節点にその他端が接続される。スイッチングＦＥＴ４２ｃ１及びスイッチングＦＥＴ４２ｃ３は単電源の正極側に接続され、スイッチングＦＥＴ４２ｃ２及びスイッチングＦＥＴ４２ｃ４は単電源の負極側に接続される。従って、スイッチングＦＥＴ４２ｃ１がオンしスイッチングＦＥＴ４２ｃ２がオフし、かつ、スイッチングＦＥＴ４２ｃ３がオフし、スイッチングＦＥＴ４２ｃ４がオンすると、スイッチングＦＥＴ４２ｃ１→スピーカ４４→スイッチング４２ｃ４
の如く電流が流れ、正電流オン状態となる。また、スイッチングＦＥＴ４２ｃ１がオフしスイッチングＦＥＴ４２ｃ２がオンし、かつ、スイッチングＦＥＴ４２ｃ３がオンしスイッチングＦＥＴ４２ｃ４がオフすると、スイッチングＦＥＴ４２ｃ３→スピーカ→スイッチングＦＥＴ４２ｃ２の如く電流が流れ、負電流オン状態となる。さらに、スイッチングＦＥＴ４２ｃ１，４２ｃ３がオフし、スイッチングＦＥＴ４２ｃ２，４２ｃ４がオンすると、スピーカ４４には電流は流れずオフ状態となる。

１価３値波形生成回路４０の４つの論理ゲートＧ１１〜Ｇ１４の出力信号は、４つのスイッチングＦＥＴ４２ｃ１〜４２ｃ４を駆動するためのそれぞれのゲート駆動回路４２ｂ１〜４２ｂ４に供給される。すなわち、Ｇ１１の出力信号は、レベルシフト回路４２ａ１を介してゲート駆動回路４２ｂ１に供給され、スイッチングＦＥＴ４２ｃ１を駆動する。Ｇ１２の出力信号は、ゲート駆動回路４２ｂ２に供給され、スイッチングＦＥＴ４２ｃ２を駆動する。Ｇ１４の出力信号は、レベルシフト回路４２ａ２を介してゲート駆動回路４２ｂ３に供給され、スイッチングＦＥＴ４２ｃ３を駆動する。Ｇ１３の出力信号は、ゲート駆動回路４２ｂ４に供給され、スイッチングＦＥＴ４２ｃ４を駆動する。

ＮＯＲゲート３３ｂ，３３ａの出力がそれぞれ「１」、「０」である場合、Ｇ１１及びＧ１２の出力は「１」を反転した「０」となり、Ｇ１３及びＧ１４の出力は「０」を反転した「１」となる。すると、スイッチングＦＥＴ４２ｃ１はオン、スイッチングＦＥＴ４２ｃ２はオフ、スイッチングＦＥＴ４２ｃ３はオフ、スイッチングＦＥＴｃ４はオンとなり、電流は、
スイッチングＦＥＴ４２ｃ１→スピーカ４４→スイッチングＦＥＴ４２ｃ４
と流れる（＋ＯＮ状態）。

ＮＯＲゲート３３ｂ、３３ａの出力がそれぞれ「０」、「１」である場合、Ｇ１１及びＧ１２の出力は「０」を反転した「１」となり、Ｇ１３及びＧ１４の出力は「１」を反転した「０」となる。すると、スイッチングＦＥＴ４２ｃ１はオフ、スイッチングＦＥＴ４２ｃ２はオン、スイッチングＦＥＴ４２ｃ３はオン、スイッチングＦＥＴ４２ｃ４はオフとなり、電流は
スイッチングＦＥＴ４２ｃ３→スピーカ４４→スイッチングＦＥＴ４２ｃ２
と流れる（−ＯＮ状態）。

ＮＯＲゲート３３ｂ，３３ａの出力がそれぞれ「１」である場合、Ｇ１１〜Ｇ１４の出力は「１」を反転した「０」となる。すると、スイッチングＦＥＴ４２ｃ１はオン、スイッチングＦＥＴ４２ｃ２はオフ、スイッチングＦＥＴ４２ｃ３はオン、スイッチングＦＥＴｃ４はオフとなり、スピーカ４４に電流は流れない（ＯＦＦ状態）。

さらに、ＮＯＲゲート３３ｂ，３３ａの出力が「０」である場合、Ｇ１１〜Ｇ１４の出力は「０」を反転した「１」となる。すると、スイッチングＦＥＴ４２ｃ１はオフ、スイッチングＦＥＴ４２ｃ２はオン、スイッチングＦＥＴ４２ｃ３はオフ、スイッチングＦＥＴｃ４はオンとなり、スピーカ４４に電流は流れない（ＯＦＦ状態）。

以上のように、１価３値波形生成回路４０により、３値パルス密度変調信号から単電源３状態スピーカを駆動するための信号を生成することで、回路規模を増大させることなくスピーカ４４を駆動することができる。

なお、単電源に接続されたスピーカを正状態、負状態、オフ状態の３状態で駆動する構成自体は、例えば特表平６−５０４６５８号公報等に記載されており公知であるが、これはＰＷＭ信号を前提とした構成であって本実施形態におけるようなＰＤＭ信号を前提とした構成ではなく、従って、Ｄ型フリップフロップ２６，２７からのＰＤＭ信号を用いて１価３値信号を生成する生成回路４０は開示されておらず、当然ながらＤ型フリップフロップ２６，２７からの４つの出力信号を論理演算する４つの論理ゲートの組み合わせについても開示されていない点に留意すべきである。

本実施形態において、チョッパ回路２２，２３によりクロック信号に同期したタイミングでゼロレベルを挿入しているが、チョッパ回路２２，２３を用いることなく、Ｄ型フリップフロップ（ＤＦＦ）２６，２７においてゼロレベルを挿入するとともに、遅延及び量子化することも可能である。

図１８に、この場合の回路構成を示す。基本的には図６に示す回路構成と同様であるが、チョッパ回路２２，２３を備えておらず、ＤＦＦ２６，２７の代わりにＤＦＦ２６Ａ，２７Ａを備えている。ＤＦＦ２６Ａ，２７Ａは、ＤＦＦ２６，２７にさらにリセット端子を備え、このリセット端子に信号が供給されるとリセット、つまりゼロレベルを出力する。図２に示すように、本実施形態では、ＤＦＦ２６（及びＤＦＦ２７）には、反転器２８を介してクロック信号ＣＬＫがクロック端子に供給されるが、このクロック信号は同時にＤＦＦ２６Ａ，２７Ａのリセット端子にも供給される。従って、ＤＦＦ２６Ａ，２７Ａは、クロック信号に同期してゼロレベルを挿入しつつ、バイアス生成回路３０，３１からの信号を遅延させて１ビットデジタル信号として出力する。なお、パルス合成回路３２は、図６の回路構成の場合と同様に、ＤＦＦ２６Ａからの１ビットデジタル信号と、ＤＦＦ２７Ａからの１ビットデジタル信号を合成して出力する。

１０ 積分器、１２ 遅延器、１４ 量子化器、１６ 減算器、２０ アンプ（積分器）、２１ 位相反転回路、２２，２３ チョッパ回路、２４ １／２分周器、２６，２７ Ｄ型フリップフロップ、２８ 反転器、３２ パルス合成回路、３４ 信号検出器、４０ １価３値波形生成回路、４２ ドライバ、４４ スピーカ。

下記の特許文献１には、積分器群、加算器群、量子化器、及びパルス幅切り上げ回路から構成されるデルタシグマ変調回路が開示され、サンプリングクロックに同期した１ビット信号に変換して出力することが開示されている。また、量子化器として、Ｄ型フリップフロップを用いることが開示されている。また、特許文献２にも、デルタシグマ変調回路が開示されている。

＜第３実施形態＞
第２実施形態では、＋１、０、−１の３値ＰＤＭ信号を生成して出力するとともに、バイアス生成回路３０及びバイアス生成回路３１によりバイアス電圧を印加して無信号時におけるスイッチングを抑制しているが、無信号時のみならず信号発生時にもバイアス電圧が印加されることになるため歪が生じる場合がある。

ＮＯＲゲート３３ｂ，３３ａの出力がそれぞれ「１」、「０」である場合、Ｇ１１及びＧ１２の出力は「１」を反転した「０」となり、Ｇ１３及びＧ１４の出力は「０」を反転した「１」となる。すると、スイッチングＦＥＴ４２ｃ１はオン、スイッチングＦＥＴ４２ｃ２はオフ、スイッチングＦＥＴ４２ｃ３はオフ、スイッチングＦＥＴ４２ｃ４はオンとなり、電流は、
スイッチングＦＥＴ４２ｃ１→スピーカ４４→スイッチングＦＥＴ４２ｃ４
と流れる（＋ＯＮ状態）。

ＮＯＲゲート３３ｂ，３３ａの出力がそれぞれ「１」である場合、Ｇ１１〜Ｇ１４の出力は「１」を反転した「０」となる。すると、スイッチングＦＥＴ４２ｃ１はオン、スイッチングＦＥＴ４２ｃ２はオフ、スイッチングＦＥＴ４２ｃ３はオン、スイッチングＦＥＴ４２ｃ４はオフとなり、スピーカ４４に電流は流れない（ＯＦＦ状態）。

Claims (8)

1. クロック信号に同期して入力信号をデルタシグマ変調して出力する信号変調回路であって、
   入力信号と帰還信号との差分を算出する減算器と、
   前記減算器からの出力信号を積分する積分器と、
   前記積分器で積分された信号に対し、前記クロック信号に同期したタイミングでゼロレベルを挿入するゼロレベル挿入回路と、
   前記ゼロレベル挿入回路から出力された信号を遅延して量子化する量子化器と、
   前記量子化器で量子化された信号を前記入力信号に帰還させる帰還回路と、
   を備えることを特徴とする信号変調回路。
2. クロック信号に同期して入力信号をデルタシグマ変調して出力する信号変調回路であって、
   入力信号と帰還信号との差分を算出する減算器と、
   前記減算器からの出力信号を積分する積分器と、
   前記積分器で積分された信号の位相を反転する位相反転回路と、
   前記積分器で積分された信号にバイアス電圧を印加する第１バイアス電圧印加回路と、
   前記位相反転回路で位相反転された信号にバイアス電圧を印加する第２バイアス電圧印加回路と、
   前記第１バイアス電圧印加回路から出力された信号に対し、前記クロック信号に同期したタイミングでゼロレベルを挿入する第１ゼロレベル挿入回路と、
   前記第２バイアス電圧印加回路から出力された信号に対し、前記クロック信号に同期したタイミングでゼロレベルを挿入する第２ゼロレベル挿入回路と、
   前記第１ゼロレベル挿入回路から出力された信号を遅延して量子化する第１量子化器と、
   前記第２ゼロレベル挿入回路から出力された信号を遅延して量子化する第２量子化器と、
   前記第１量子化器から出力された信号と前記第２量子化器から出力された信号を合成するパルス合成回路と、
   前記パルス合成回路で合成された信号を入力信号に帰還させる帰還回路と、
   を備えることを特徴とする信号変調回路。
3. 請求項２記載の信号変調回路において、さらに、
   入力信号を検出する信号検出器を備え、前記第１バイアス電圧印加回路及び前記第２バイアス電圧印加回路は、前記信号検出器で入力信号が検出された場合に相対的に小さな前記バイアス電圧を印加し、前記信号検出器で入力信号が検出されない場合に相対的に大きな前記バイアス電圧を印加する
   ことを特徴とする信号変調回路。
4. 請求項２，３のいずれかに記載の信号変調回路において、さらに、
   単電源に接続されたスピーカを正電流オン、負電流オン、及びオフの３値の通電状態で選択的に駆動するための信号を生成する生成回路
   を備えることを特徴とする信号変調回路。
5. 請求項４記載の信号変調回路において、
   前記スピーカは、互いに直列接続された第１スイッチ及び第２スイッチの接続節点にその一端が接続されるとともに、互いに直列接続された第３スイッチ及び第４スイッチの接続節点にその他端が接続され、前記第１スイッチ及び前記第３スイッチは前記単電源の正極側に接続され、前記第２スイッチ及び前記第４スイッチは前記単電源の負極側に接続され、
   前記生成回路は、前記第１量子化器から出力された信号及び前記第２量子化器から出力された信号に基づき、前記第１スイッチをオンし前記第２スイッチをオフするためのスイッチング信号と、前記第３スイッチをオフし前記第４スイッチをオンするためのスイッチング信号を生成することで前記正電流オン状態で前記スピーカを駆動し、前記第１スイッチをオフし前記第２スイッチをオンするためのスイッチング信号と、前記第３スイッチをオンし前記第４スイッチをオフするためのスイッチング信号を生成することで前記負電流オン状態で前記スピーカを駆動し、前記第１スイッチ及び前記第３スイッチをオフし前記第２スイッチ及び前記第４スイッチをオンするためのスイッチング信号を生成する、または、前記第２スイッチ及び前記第４スイッチをオフし前記第１スイッチ及び前記第３スイッチをオンするためのスイッチング信号を生成することで前記スピーカをオフ状態とする
   ことを特徴とする信号変調回路。
6. 請求項１〜５のいずれかに記載の信号変調回路において、
   前記ゼロレベル挿入回路は、
   前記クロック信号を分周する分周器と、
   前記分周器で分周されたクロック信号に応じて動作するチョッパ回路と、
   を備えることを特徴とする信号変調回路。
7. 請求項１〜６のいずれかに記載の信号変調回路において、
   前記量子化器は、Ｄ型フリップフロップで構成される
   ことを特徴とする信号変調回路。
8. 請求項１〜５のいずれかに記載の信号変調回路において、
   前記ゼロレベル挿入回路及び前記量子化器は、Ｄ型フリップフロップで構成され、前記Ｄ型フリップフロップのリセット端子に前記クロック信号が供給される
   ことを特徴とする信号変調回路。