JP4456432B2 - 基準信号を用いて同期伝送を行う装置および方法 - Google Patents
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Description
(1)チップ間を等長配線しなければならない。
(2)1つのクロック信号でストローブするデータの数Nを少なくしなければならない。
(3)上記(1)および(2)の両方の条件を満足したとしても、プロセスや伝送劣化に依存するばらつきを考慮すると、伝送不可能となる場合がある。
本発明のもう1つの課題は、送信装置と受信装置の間で複数ビットのパラレルデータを伝送する際に、受信装置においてデータ信号のセットアップタイムおよびホールドタイムを確保することである。
本発明の第1の局面において、データ送信装置101は、同期信号作成手段111、パタン発生手段112、および出力手段113を備え、複数ビットのパラレルデータをデータ受信装置102へ送信する。また、データ受信装置102は、同期信号作成手段121、パタン検出手段122、クロック調整手段123、データバッファ手段124、およびリード手段125を備え、データ送信装置101から送信されたパラレルデータを受信する。
本実施形態の送信側チップおよび受信側チップの主な特徴は、以下の通りである。
(1)受信側チップにおいて、ビット毎にデータの変化点から最適なサンプリングポイント(クロックの立ち上がり)を作成する。データの送受信を行う全チップに基準信号を分配し、基準信号によりnサイクルに1回ハイレベル‘H’となる同期信号を作成し、その同期信号を基準として作成したトレーニングパタンを用いて送信側チップと受信側チップの論理的同期を保障し、同期伝送を実現する。これにより、チップ間を等長で配線する必要がなくなり、ビット間のスキューを吸収することができる。
(2)送信側チップのクロック信号を受信側チップへ伝送し、受信側チップでは送信側チップから伝送されたクロック信号を調整する。これにより、送信側チップのPLLと受信側チップのPLLの間のロングタームジッタによる影響が削減される。
(3)チップ間伝送のチューニング(トレーニング)時に用いるトレーニングパタンにパリティを付加して送信し、受信側チップでパリティをチェックする機構を設ける。これにより、トレーニングパタンを正常に伝送し、トレーニングパタンの誤検出を回避することができる。
(4)送信側チップの最終段にマルチプレクサを設け、受信側チップにクロック信号を分周する機能を設ける。これにより、チップの内部クロック信号の2倍の速度で伝送することが可能となる。2倍速伝送を適用した箇所については、チップ間の配線数を半分に削減できるため、1チップあたりの端子数を削減することができる。また、端子数不足を解消して1チップに実装可能な機能を拡大することができ、多機能チップ実現によるコスト削減効果が得られる。
(5)受信側チップのクロック調整をチューニング期間中のみ実行した場合、チューニング終了後の電源電圧・温度変動によりタイミングが変動することが考えられる。そこで、チューニング期間中だけでなく、システム運用時においても、受信側チップのクロック調整機能を有効にする。これにより、システム運用期間の電源電圧・温度変動によるタイミング変動に追従することができる。
(6)複数チップ間の伝送におけるチューニング起動設定をシステムに存在するチップ毎に実行した場合、初期設定シーケンスが長くなる、初期設定シーケンスが複雑になる、という問題が生じる。そこで、システム構成毎に1つの親となるチップを決定し、親チップに対して起動をかけることにより、親チップに属するすべてのチップ間インタフェースのチューニングを実行するシーケンサを、各チップに内蔵する。これにより、初期設定シーケンスが長くなる、初期設定シーケンスが複雑になる、という問題を解決することができる。
(7)個々のチップに試験用のトレーニングパタン生成回路を実装し、トレーニングパタン生成回路の出力を受信側チップのクロック調整回路のテスト信号として用いる。これにより、チップ間伝送の診断を実施する際、送信側機能と受信側機能とが正常に動作することをチップ単体で試験できるようになる。
(1)送信側チップ701の同期信号を基準にトレーニングパタンを生成する。
(2)受信側チップ702では、入力回路721による位相調整後に、パタン検出器722でトレーニングパタンを検出し、クリア信号により、ライトポインタ回路723のライトポインタを初期化するタイミングを決定する。トレーニングパタンの検出後、クリア信号はマスクされる。
(3)受信側チップ702の同期信号により、リードポインタを初期化するタイミングを決定する。
(4)ライトポインタとリードポインタに従って、リングバッファ724のライト/リードを行う。ライトポインタおよびリードポインタの初期値は、設定によって可変とする。
図7の送信側チップ701の出力回路714は、マルチプレクサ901およびFF回路902を含み、チップ内部の隣接する2ビットのデータ信号を、チップ内部のクロック信号(内部クロック信号)の2倍速のクロック信号(2倍クロック信号)で多重化して、伝送路に出力する。受信側チップ702の入力回路721は、受信側チップ702の内部クロック信号の2倍速のクロック信号の位相を調整して出力する。これにより、出力回路714からリングバッファ724の書き込みまでは2倍速で動作する。
・電源投入直後の電圧・温度変動による位相ばらつきが削減される。
・PLLのロングタームジッタの影響が削減される。
2倍速伝送モードでは、2:1選択信号生成回路1401から出力される2:1選択信号がそのまま入力データラッチ制御信号およびパス選択信号として使用される。この場合、図17に示すように、2:1選択信号生成回路1401内のFF回路1501により同期信号が1サイクルシフトされ、シフトされた同期信号の立ち下がりにより2:1選択信号が‘L’にクリアされる(1701)。その後、2:1選択信号は、2倍クロック信号の周期で反転(トグル)する。最初の同期信号が入力されるまでは、2:1選択信号の状態(‘H’または‘L’)は不明である(1702)。
(付記1) 複数ビットのパラレルデータを受信先へ送信するデータ送信装置であって、
基準信号を用いて送信側同期信号を生成する同期信号作成手段と、
前記送信側同期信号に同期してトレーニングパタンをビット毎に生成するパタン発生手段と、
前記トレーニングパタンおよびパラレルデータをビット毎に前記受信先へ送信する出力手段とを備え、
前記受信先において、前記基準信号を用いて受信側同期信号が生成され、前記トレーニングパタンが検出されたときにデータバッファ手段の格納位置が初期化され、前記パラレルデータのビット毎にデータ信号のセットアップタイムおよびホールドタイムが確保されるように、ビット毎のデータ信号を用いて第1のクロック信号の位相を調整して、ビット数分の調整クロック信号が生成され、該調整クロック信号に従って該ビット毎のデータ信号が該データバッファ手段に取り込まれ、該データバッファ手段に時系列に一定数のデータがビット毎に保持され、該データバッファ手段内の複数ビットのデータが、第2のクロック信号に従い該受信側同期信号に同期して時系列に選択されて、パラレルデータとして読み出されることを特徴とするデータ送信装置。
(付記2) 前記出力手段は、前記第2のクロック信号と同じ周波数のクロック信号と該第2のクロック信号の2倍の周波数のクロック信号の一方を選択する選択手段を含み、該同じ周波数のクロック信号が選択されたとき、前記パラレルデータを選択されたクロック信号を用いて送信し、該2倍の周波数のクロック信号が選択されたとき、該パラレルデータを選択されたクロック信号を用いて2ビットずつ時分割多重して送信することを特徴とする付記1記載のデータ送信装置。
(付記3) 前記パタン発生手段は、前記トレーニングパタンを位相調整パタン、スキュー調整パタン、および終了パタンに分割して出力することを特徴とする付記1記載のデータ送信装置。
(付記4) 送信元から送信された複数ビットのパラレルデータを受信するデータ受信装置であって、
基準信号を用いて受信側同期信号を生成する同期信号作成手段と、
前記送信元において前記基準信号を用いて生成された送信側同期信号に同期して送信されるトレーニングパタンを検出するパタン検出手段と、
前記パラレルデータのビット毎にデータ信号のセットアップタイムおよびホールドタイムが確保されるように、ビット毎のデータ信号を用いて第1のクロック信号の位相を調整し、ビット数分の調整クロック信号を生成するクロック調整手段と、
前記調整クロック信号に従って前記ビット毎のデータ信号を取り込んで、時系列に一定数のデータをビット毎に保持し、前記トレーニングパタンが検出されたときに格納位置が初期化されるデータバッファ手段と、
前記データバッファ手段内の複数ビットのデータを、第2のクロック信号に従い前記受信側同期信号に同期して時系列に選択し、パラレルデータとして読み出すリード手段と
を備えることを特徴とするデータ受信装置。
(付記5) ライト手段をさらに備え、前記データバッファ手段は、前記一定数のデータを時系列に保持する該一定数のバッファ手段を含み、該ライト手段は、該一定数のバッファ手段のうち、次にデータが格納されるバッファ手段を示すライトポインタ情報を保持し、該ライトポインタ情報により示されるバッファ手段にデータ信号を入力し、前記パタン検出手段は、前記トレーニングパタンを検出したとき、該ライトポインタ情報を初期化することを特徴とする付記4記載のデータ受信装置。
(付記6) 前記データバッファ手段は、前記一定数のデータを時系列に保持する該一定数のバッファ手段を含み、前記リード手段は、該一定数のバッファ手段のうち、次に読み出されるデータが保持されているバッファ手段を示すリードポインタ情報を保持し、前記受信側同期信号に従って該リードポインタ情報を初期化することを特徴とする付記4記載のデータ受信装置。
(付記7) 前記データバッファ手段は、前記一定数のデータを時系列に保持するn個のバッファ手段を含み、前記送信側同期信号および受信側同期信号は、nサイクルに1回ハイレベルとなる信号であることを特徴とする付記4記載のデータ受信装置。
(付記8) クロック信号を生成するクロック生成手段と、生成されたクロック信号と前記送信元から送信されたソースクロック信号のうちの一方を前記第1のクロック信号として選択する選択手段をさらに備えることを特徴とする付記4、5、6、または7記載のデータ受信装置。
(付記9) 前記トレーニングパタンのデータ信号列にパリティビットが付加されているとき、受信したデータ信号列からパリティビットを検出してパリティチェックを行うパリティ検出手段をさらに備えることを特徴とする付記4、5、6、または7記載のデータ受信装置。
(付記10) 前記クロック調整手段は、前記パラレルデータが前記第2のクロック信号と同じ周波数のクロック信号を用いて送信され、前記第1のクロック信号が前記第2のクロック信号の2倍の周波数を有するとき、該第1のクロック信号を分周して半分の周波数のクロック信号を生成し、該パラレルデータが該第2のクロック信号の2倍の周波数のクロック信号を用いて2ビットずつ時分割多重されて送信されたとき、該第1のクロック信号をそのまま出力する分周手段を含み、該分周手段から出力されたクロック信号の位相を調整することを特徴とする付記4、5、6、または7記載のデータ受信装置。
(付記11) 前記パタン検出手段は、チューニング期間のみ位相調整を行うモードが設定されているとき、検出されたトレーニングパタンが終了パタンであれば、前記クロック調整手段に対して位相調整を停止する信号を出力し、常時位相調整を行うモードが設定されているとき、検出されたトレーニングパタンが該終了パタンであっても、前記クロック調整手段に対して位相調整を継続する信号を出力することを特徴とする付記4、5、6、または7記載のデータ受信装置。
(付記12) 試験用のトレーニングパタンを生成するパタン発生手段をさらに備え、前記パタン検出手段は、前記クロック調整手段が該試験用のトレーニングパタンを用いて前記第1のクロック信号の位相を調整したとき、調整クロック信号に従って転送されるデータ信号列から該試験用のトレーニングパタンを検出することで、該クロック調整手段の位相調整機能を試験することを特徴とする付記4、5、6、または7記載のデータ受信装置。
(付記13) 複数ビットのパラレルデータを互いに送受信する複数のデータ送受信装置を有するシステムであって、
各データ送受信装置は、
前記複数のデータ送受信装置に分配された基準信号を用いて、同期信号を生成する同期信号作成手段と、
前記同期信号に同期してトレーニングパタンをビット毎に生成するパタン発生手段と、
前記トレーニングパタンおよびパラレルデータをビット毎に受信先のデータ送受信装置へ送信する出力手段と、
送信元のデータ送受信装置において前記基準信号を用いて生成された同期信号に同期して送信されるトレーニングパタンを検出するパタン検出手段と、
前記送信元のデータ送受信装置から送信されるパラレルデータのビット毎にデータ信号のセットアップタイムおよびホールドタイムが確保されるように、ビット毎のデータ信号を用いて第1のクロック信号の位相を調整し、ビット数分の調整クロック信号を生成するクロック調整手段と、
前記調整クロック信号に従って前記ビット毎のデータ信号を取り込んで、時系列に一定数のデータをビット毎に保持し、前記トレーニングパタンが検出されたときに格納位置が初期化されるデータバッファ手段と、
前記データバッファ手段内の複数ビットのデータを、第2のクロック信号に従い、前記同期信号作成手段により生成された同期信号に同期して時系列に選択し、パラレルデータとして読み出すリード手段と
を備えることを特徴とするシステム。
(付記14) 複数ビットのパラレルデータを互いに送受信する複数のデータ送受信装置を有するシステムであって、
各データ送受信装置は、
前記複数のデータ送受信装置に分配された基準信号を用いて、同期信号を生成する同期信号作成手段と、
前記同期信号に同期してトレーニングパタンをビット毎に生成するパタン発生手段と、
前記トレーニングパタンおよびパラレルデータをビット毎に受信先のデータ送受信装置へ送信する出力手段と、
送信元のデータ送受信装置において前記基準信号を用いて生成された同期信号に同期して送信されるトレーニングパタンを検出するパタン検出手段と、
前記送信元のデータ送受信装置から送信されるパラレルデータのビット毎にデータ信号のセットアップタイムおよびホールドタイムが確保されるように、ビット毎のデータ信号を用いて第1のクロック信号の位相を調整し、ビット数分の調整クロック信号を生成するクロック調整手段と、
前記調整クロック信号に従って前記ビット毎のデータ信号を取り込んで、時系列に一定数のデータをビット毎に保持するデータバッファ手段と、
前記データバッファ手段内の複数ビットのデータを、第2のクロック信号に従って時系列に選択し、パラレルデータとして読み出すリード手段とを備え、
前記複数のデータ送受信装置は、前記同期信号作成手段により生成された同期信号と前記トレーニングパタンを用いて前記パラレルデータの同期伝送を行うことを特徴とするシステム。
(付記15) 前記複数のデータ送受信装置のうちの1つに対してチューニングの起動指示が与えられたとき、起動指示を受けたデータ送受信装置を起点として、該複数のデータ送受信装置の間で前記トレーニングパタンを用いたチューニングが順次実行されることを特徴とする付記13または14記載のシステム。
(付記16) 複数ビットのパラレルデータを送信元から受信先へ伝送するデータ伝送方法であって、
前記送信元において、基準信号を用いて送信側同期信号を生成し、
前記送信側同期信号に同期してトレーニングパタンをビット毎に生成し、
前記トレーニングパタンおよびパラレルデータをビット毎に前記受信先へ送信し、
前記受信先において、前記基準信号を用いて受信側同期信号を生成し、
前記トレーニングパタンが検出されたときにデータバッファ手段の格納位置を初期化し、
前記パラレルデータのビット毎にデータ信号のセットアップタイムおよびホールドタイムが確保されるように、ビット毎のデータ信号を用いて第1のクロック信号の位相を調整して、ビット数分の調整クロック信号を生成し、
前記調整クロック信号に従って前記ビット毎のデータ信号を前記データバッファ手段に取り込んで、該データバッファ手段に時系列に一定数のデータをビット毎に保持し、
前記データバッファ手段内の複数ビットのデータを、第2のクロック信号に従い前記受信側同期信号に同期して時系列に選択して、パラレルデータとして読み出す
ことを特徴とするデータ伝送方法。
12、702 受信側チップ
21 遅延回路
22−1、22−2、22−N、27−1、27−2、27−N、307、805、902、1405、1406、1414、1415、1416、1501、1503、1602 フリップフロップ回路
23、24−1、24−2、24−N、501−1、501−2、501−p、502−1、502−2、502−p、714 出力回路
25、26−1、26−2、26−N、503−1、503−2、503−p、504−1、504−2、504−p、721、721−1、721−p 入力回路
101 データ送信装置
102 データ受信装置
111、121 同期信号作成手段
112 パタン発生手段
113 出力手段
122 パタン検出手段
123 クロック調整手段
124 データバッファ手段
125 リード手段
126 ライト手段
201〜207 ボード
211〜221 チップ
231〜241 同期信号作成回路
301 PLL
302、304、306 シフトレジスタ
303、305、1407、1408、1409、1502、1601 AND回路
505−1、505−2、505−p、506−1、506−2、506−p、724 リングバッファ
507、725 リードポインタ回路
711、2501 パタン発生器
712、713、1403、1901 選択回路
722、722−1、722−p パタン検出器
723 ライトポインタ回路
801 カウンタ
802 デコーダ
803 選択回路
804、1404、1410 OR回路
901 マルチプレクサ
1101 パリティ検出回路
1302 クロックドライバ専用回路
1312 クロックレシーバ専用回路
1301、1311 PLL
1401 2:1選択信号生成回路
1402、1902 1/2分周回路
1411 EXNOR回路
1412 EXOR回路
1413 NAND回路
1417、1418、1419 バッファ
1504、1603 インバータ
1903 位相調整回路
1904 Up/Downカウンタ
1905 ストローブ信号発生回路
1906 位相検出器
1907 分周回路
1908 チョッパ回路
1909 ラッチ回路
2001、2002 レジスタ
Claims (15)
- 複数ビットのパラレルデータを受信先へ送信するデータ送信装置であって、
基準信号を用いて送信側同期信号を生成する同期信号作成手段と、
前記送信側同期信号に同期してトレーニングパタンをビット毎に生成するパタン発生手段と、
前記トレーニングパタンおよびパラレルデータをビット毎に前記受信先へ送信する出力手段とを備え、
前記受信先において、前記基準信号を用いて受信側同期信号が生成され、前記トレーニングパタンが検出されたときにデータバッファ手段の格納位置が初期化され、前記パラレルデータのビット毎にデータ信号のセットアップタイムおよびホールドタイムが確保されるように、ビット毎のデータ信号を用いて第1のクロック信号の位相を調整して、ビット数分の調整クロック信号が生成され、該調整クロック信号に従って該ビット毎のデータ信号が該データバッファ手段に取り込まれ、該データバッファ手段に時系列に一定数のデータがビット毎に保持され、該データバッファ手段内の複数ビットのデータが、第2のクロック信号に従い該受信側同期信号に同期して時系列に選択されて、パラレルデータとして読み出されることを特徴とするデータ送信装置。 - 前記出力手段は、前記第2のクロック信号と同じ周波数のクロック信号と該第2のクロック信号の2倍の周波数のクロック信号の一方を選択する選択手段を含み、該同じ周波数のクロック信号が選択されたとき、前記パラレルデータを選択されたクロック信号を用いて送信し、該2倍の周波数のクロック信号が選択されたとき、該パラレルデータを選択されたクロック信号を用いて2ビットずつ時分割多重して送信することを特徴とする請求項1記載のデータ送信装置。
- 送信元から送信された複数ビットのパラレルデータを受信するデータ受信装置であって、
基準信号を用いて受信側同期信号を生成する同期信号作成手段と、
前記送信元において前記基準信号を用いて生成された送信側同期信号に同期して送信されるトレーニングパタンを検出するパタン検出手段と、
前記パラレルデータのビット毎にデータ信号のセットアップタイムおよびホールドタイムが確保されるように、ビット毎のデータ信号を用いて第1のクロック信号の位相を調整し、ビット数分の調整クロック信号を生成するクロック調整手段と、
前記調整クロック信号に従って前記ビット毎のデータ信号を取り込んで、時系列に一定数のデータをビット毎に保持し、前記トレーニングパタンが検出されたときに格納位置が初期化されるデータバッファ手段と、
前記データバッファ手段内の複数ビットのデータを、第2のクロック信号に従い前記受信側同期信号に同期して時系列に選択し、パラレルデータとして読み出すリード手段と
を備えることを特徴とするデータ受信装置。 - ライト手段をさらに備え、前記データバッファ手段は、前記一定数のデータを時系列に保持する該一定数のバッファ手段を含み、該ライト手段は、該一定数のバッファ手段のうち、次にデータが格納されるバッファ手段を示すライトポインタ情報を保持し、該ライトポインタ情報により示されるバッファ手段にデータ信号を入力し、前記パタン検出手段は、前記トレーニングパタンを検出したとき、該ライトポインタ情報を初期化することを特徴とする請求項3記載のデータ受信装置。
- 前記データバッファ手段は、前記一定数のデータを時系列に保持する該一定数のバッファ手段を含み、前記リード手段は、該一定数のバッファ手段のうち、次に読み出されるデータが保持されているバッファ手段を示すリードポインタ情報を保持し、前記受信側同期信号に従って該リードポインタ情報を初期化することを特徴とする請求項3記載のデータ受信装置。
- 前記データバッファ手段は、前記一定数のデータを時系列に保持するn個のバッファ手段を含み、前記送信側同期信号および受信側同期信号は、nサイクルに1回ハイレベルとなる信号であることを特徴とする請求項3記載のデータ受信装置。
- クロック信号を生成するクロック生成手段と、生成されたクロック信号と前記送信元から送信されたソースクロック信号のうちの一方を前記第1のクロック信号として選択する選択手段をさらに備えることを特徴とする請求項3、4、5、または6記載のデータ受信装置。
- 前記トレーニングパタンのデータ信号列にパリティビットが付加されているとき、受信したデータ信号列からパリティビットを検出してパリティチェックを行うパリティ検出手段をさらに備えることを特徴とする請求項3、4、5、または6記載のデータ受信装置。
- 前記クロック調整手段は、前記パラレルデータが前記第2のクロック信号と同じ周波数のクロック信号を用いて送信され、前記第1のクロック信号が前記第2のクロック信号の2倍の周波数を有するとき、該第1のクロック信号を分周して半分の周波数のクロック信号を生成し、該パラレルデータが該第2のクロック信号の2倍の周波数のクロック信号を用いて2ビットずつ時分割多重されて送信されたとき、該第1のクロック信号をそのまま出力する分周手段を含み、該分周手段から出力されたクロック信号の位相を調整することを特徴とする請求項3、4、5、または6記載のデータ受信装置。
- 前記パタン検出手段は、チューニング期間のみ位相調整を行うモードが設定されているとき、検出されたトレーニングパタンが終了パタンであれば、前記クロック調整手段に対して位相調整を停止する信号を出力し、常時位相調整を行うモードが設定されているとき、検出されたトレーニングパタンが該終了パタンであっても、前記クロック調整手段に対して位相調整を継続する信号を出力することを特徴とする請求項3、4、5、または6記載のデータ受信装置。
- 試験用のトレーニングパタンを生成するパタン発生手段をさらに備え、前記パタン検出手段は、前記クロック調整手段が該試験用のトレーニングパタンを用いて前記第1のクロック信号の位相を調整したとき、調整クロック信号に従って転送されるデータ信号列から該試験用のトレーニングパタンを検出することで、該クロック調整手段の位相調整機能を試験することを特徴とする請求項3、4、5、または6記載のデータ受信装置。
- 複数ビットのパラレルデータを互いに送受信する複数のデータ送受信装置を有するシステムであって、
各データ送受信装置は、
前記複数のデータ送受信装置に分配された基準信号を用いて、同期信号を生成する同期信号作成手段と、
前記同期信号に同期してトレーニングパタンをビット毎に生成するパタン発生手段と、
前記トレーニングパタンおよびパラレルデータをビット毎に受信先のデータ送受信装置へ送信する出力手段と、
送信元のデータ送受信装置において前記基準信号を用いて生成された同期信号に同期して送信されるトレーニングパタンを検出するパタン検出手段と、
前記送信元のデータ送受信装置から送信されるパラレルデータのビット毎にデータ信号のセットアップタイムおよびホールドタイムが確保されるように、ビット毎のデータ信号を用いて第1のクロック信号の位相を調整し、ビット数分の調整クロック信号を生成するクロック調整手段と、
前記調整クロック信号に従って前記ビット毎のデータ信号を取り込んで、時系列に一定数のデータをビット毎に保持し、前記トレーニングパタンが検出されたときに格納位置が初期化されるデータバッファ手段と、
前記データバッファ手段内の複数ビットのデータを、第2のクロック信号に従い、前記同期信号作成手段により生成された同期信号に同期して時系列に選択し、パラレルデータとして読み出すリード手段と
を備えることを特徴とするシステム。 - 複数ビットのパラレルデータを互いに送受信する複数のデータ送受信装置を有するシステムであって、
各データ送受信装置は、
前記複数のデータ送受信装置に分配された基準信号を用いて、同期信号を生成する同期信号作成手段と、
前記同期信号に同期してトレーニングパタンをビット毎に生成するパタン発生手段と、
前記トレーニングパタンおよびパラレルデータをビット毎に受信先のデータ送受信装置へ送信する出力手段と、
送信元のデータ送受信装置において前記基準信号を用いて生成された同期信号に同期して送信されるトレーニングパタンを検出するパタン検出手段と、
前記送信元のデータ送受信装置から送信されるパラレルデータのビット毎にデータ信号のセットアップタイムおよびホールドタイムが確保されるように、ビット毎のデータ信号を用いて第1のクロック信号の位相を調整し、ビット数分の調整クロック信号を生成するクロック調整手段と、
前記調整クロック信号に従って前記ビット毎のデータ信号を取り込んで、時系列に一定数のデータをビット毎に保持するデータバッファ手段と、
前記データバッファ手段内の複数ビットのデータを、第2のクロック信号に従って時系列に選択し、パラレルデータとして読み出すリード手段とを備え、
前記複数のデータ送受信装置は、前記同期信号作成手段により生成された同期信号と前記トレーニングパタンを用いて前記パラレルデータの同期伝送を行うことを特徴とするシステム。 - 前記複数のデータ送受信装置のうちの1つに対してチューニングの起動指示が与えられたとき、起動指示を受けたデータ送受信装置を起点として、該複数のデータ送受信装置の間で前記トレーニングパタンを用いたチューニングが順次実行されることを特徴とする請求項12または13記載のシステム。
- 複数ビットのパラレルデータを送信元から受信先へ伝送するデータ伝送方法であって、
前記送信元において、基準信号を用いて送信側同期信号を生成し、
前記送信側同期信号に同期してトレーニングパタンをビット毎に生成し、
前記トレーニングパタンおよびパラレルデータをビット毎に前記受信先へ送信し、
前記受信先において、前記基準信号を用いて受信側同期信号を生成し、
前記トレーニングパタンが検出されたときにデータバッファ手段の格納位置を初期化し、
前記パラレルデータのビット毎にデータ信号のセットアップタイムおよびホールドタイムが確保されるように、ビット毎のデータ信号を用いて第1のクロック信号の位相を調整して、ビット数分の調整クロック信号を生成し、
前記調整クロック信号に従って前記ビット毎のデータ信号を前記データバッファ手段に取り込んで、該データバッファ手段に時系列に一定数のデータをビット毎に保持し、
前記データバッファ手段内の複数ビットのデータを、第2のクロック信号に従い前記受信側同期信号に同期して時系列に選択して、パラレルデータとして読み出す
ことを特徴とするデータ伝送方法。
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