JP2003273852A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】配線遅延の増加によるスキュー、配線間隔の狭
隘化による隣接配線間のクロストーク、通信ビット幅増
大によって配線の本数が増加することによる、配線困
難、配線面積増加の問題を解決したＬＳＩのチップ内の
モジュール間通信を実現する。 【解決手段】回路モジュール間に、多ビットのパラレル
信号１１２をシリアル信号に変換して、配線数を減らし
て送信し、受信側でパラレル信号１３２に戻す通信回路
モジュール１１１，１３１を設ける。この通信回路モジ
ュール１１１，１３１を、他の回路モジュール１０１，
１０２よりも高速なクロックで駆動する。高速なクロッ
ク源としては、チップ上のリング発振器１１６，１３６
を利用し、送信側では外部クロックに同期させるための
制御回路を付加した構成１１４とし、さらに送受信間で
同期させるための制御線１５２を用いる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の回路モジュ
ールが搭載されている半導体集積回路装置において、回
路モジュール間の通信手段を備えた半導体集積回路装置
に関する。

【０００２】

【従来の技術】近年のシリコンプロセスの超微細化によ
り、ＬＳＩ上に実現できる回路の規模は飛躍的に増大し
ている。従来は複数のＬＳＩを用いて一つのボード上で
実現されていたシステムが、一つのＬＳＩ上に実現でき
るようになっており、システム・オン・チップ（Ｓｏ
Ｃ）と呼ばれるＬＳＩが登場している。図１２に示され
るように、ＳｏＣと呼ばれるＬＳＩ８００では、モジュ
ール化（機能ブロック化：ＩＰ化）された回路８０１〜
８０５が一つのＬＳＩ上に複数搭載されている。

【０００３】従来、半導体集積回路装置内のモジュール
間の信号の通信を行う際は、図１２に示されるように、
送信側回路モジュール８０１の出力ピン８１１と受信側
回路モジュール８０２の入力ピン８１２をパラレル接続
する配線８１３を用いて信号の通信を行っている。

【０００４】

【発明が解決しようとする課題】図１２に示したパラレ
ル接続による回路モジュール間通信には、以下に示すよ
うな課題がある。

【０００５】第一にスキューの問題がある。スキューと
は、信号の到達タイミングのずれのことである。多ビッ
ト信号をパラレル接続すると、各信号線の配線長や配線
容量が異なることにより、ビット間にスキューが発生す
る。通常、受信側の読み取りタイミングは一定であるの
で、ビット間のスキューが大きくなると、すべてのビッ
トを正しく受信することができなくなる。素子の微細化
に伴い、トランジスタでの遅延は小さくなっているが、
配線の線幅が細くなることで配線抵抗は増加し、配線間
隔が狭くなることで配線容量も増加するので、配線遅延
は大きくなっている。近年の製造プロセスの超微細化に
より、トランジスタ遅延の影響よりも、配線遅延による
影響が支配的になってきている。モジュール内の配線
（ローカル配線）は、素子の微細化により短くなるが、
モジュール間の配線（グローバル配線）は相対的に長く
なるので、特に回路モジュール間通信においてスキュー
の問題が顕著になっている。

【０００６】第二にクロストークの問題がある。クロス
トークとは、ある信号線の値変化が、近接する信号線に
ノイズとして現れることである。製造プロセスの微細化
によって配線間隔は狭隘化しているので、クロストーク
の影響を受けやすくなっている。

【０００７】第三に配線面積増加・配線困難の問題があ
る。モジュールの入出力ピンの数は急激に増加してお
り、ビット幅増大によって配線の本数が増え、配線が占
める面積が増加している。特にＬＳＩ内の離れた回路モ
ジュール同士を接続する際には、配線抵抗による配線遅
延を削減するために配線を太く形成することが行われて
おり、その影響がより深刻である。また、回路モジュー
ル間の隙間の配線領域には、様々な回路モジュール間の
配線が錯綜している。特にコーナー部のように配線とス
ルーホールが集中する領域では、配線接続すること自体
が困難になり、配線領域を広く確保する必要が生じた
り、配置配線の時間が多くかかってしまうという問題が
生じている。

【０００８】一方で、従来からのパラレル接続による通
信に対して、送信側のモジュールから出力されるパラレ
ル信号をシリアル信号に変換して伝送し、受信側でパラ
レル信号を再現する、シリアル接続による通信が知られ
ている。ただし、シリアル接続による通信は、パラレル
接続による通信と比べて、単位時間当たりの通信ビット
数が低下するという欠点がある。

【０００９】

【課題を解決するための手段】本発明の半導体集積回路
装置は、第１の周波数のクロック信号で動作し、少なく
とも２ビットのパラレル信号を出力する第１の回路モジ
ュールと、前記第１の周波数のクロック信号で動作し、
パラレル信号を入力する第２の回路モジュールと、前記
第１の回路モジュールから出力された前記パラレル信号
を前記第２の回路モジュールに伝送する手段を有する通
信回路とを備えた半導体集積回路装置において、前記通
信回路には、前記第１の周波数よりも高速な第２の周波
数のクロック信号で動作し、前記第１の回路モジュール
から出力されるパラレル信号をシリアル信号に変換する
パラレル−シリアル変換回路と、前記第１の周波数より
も高速な前記第２の周波数のクロック信号で動作し、前
記シリアル信号を前記第２の回路モジュールに入力する
パラレル信号に変換するシリアル−パラレル変換回路と
を含むことを特徴としている。

【００１０】さらに半導体集積回路装置に、第１のリン
グ発振器、及び第２のリング発振器を備え、前記パラレ
ル−シリアル変換回路が、第１のリング発振器により生
成されるクロック信号で動作し、前記シリアル−パラレ
ル変換回路が、第２のリング発振器により生成されるク
ロック信号で動作することを特徴としている。

【００１１】本発明の第１の形態としては、さらに半導
体集積回路装置に、前記第１のリング発振器により生成
されるクロック信号で動作し、該クロック信号の発振回
数に応じて出力が変化するカウンタ回路と、前記第１の
クロック信号と前記カウンタ回路の出力信号を用いて前
記第１のリング発振器の発振のＯＮ／ＯＦＦを制御する
手段により前記第１のリング発振器により生成されるク
ロック信号を前記第１のクロック信号に同期させる手段
と、前記カウンタ回路の出力信号を用いて、前記第２の
リング発振器の発振のＯＮ／ＯＦＦを制御する手段によ
り前記第２のリング発振器により生成されるクロック信
号を前記第１のクロック信号に同期させる手段とを備え
ることを特徴としている。

【００１２】本発明の第２の形態としては、半導体集積
回路装置に、前記第１のリング発振器により生成される
クロック信号で動作し、該クロック信号の発振回数に応
じて出力が変化する第１のカウンタ回路と、前記第１の
クロック信号と前記第１のカウンタ回路の出力信号を用
いて前記第１のリング発振器の発振のＯＮ／ＯＦＦを制
御する手段により前記第１のリング発振器により生成さ
れるクロック信号を前記第１のクロック信号に同期させ
る手段と、前記第２のリング発振器により生成されるク
ロック信号で動作し、該クロック信号の発振回数に応じ
て出力が変化する第２のカウンタ回路と、前記第１のク
ロック信号と前記第２のカウンタ回路の出力信号を用い
て前記第２のリング発振器の発振のＯＮ／ＯＦＦを制御
する手段により前記第２のリング発振器により生成され
るクロック信号を前記第１のクロック信号に同期させる
手段とを備えることを特徴としている。

【００１３】本発明の第３の形態としては、半導体集積
回路装置に、前記第１のリング発振器により生成される
クロック信号で動作し、該クロック信号の発振回数に応
じて出力が変化するカウンタ回路と、第１の回路モジュ
ールからの送信要求信号と前記カウンタ回路の出力信号
を切り換えて前記第１のリング発振器の発振のＯＮ／Ｏ
ＦＦを制御する手段により前記第１のリング発振器によ
り生成されるクロック信号を前記送信要求信号に同期さ
せる手段と、前記カウンタ回路の出力信号を用いて、前
記第２のリング発振器の発振のＯＮ／ＯＦＦを制御する
手段により前記第２のリング発振器により生成されるク
ロック信号を前記送信要求信号に同期させる手段とを備
えることを特徴としている。

【００１４】本発明の第１，第３の形態としては、さら
に半導体集積回路装置に、前記パラレル−シリアル変換
回路と前記シリアル−パラレル変換回路とを接続する信
号線と、前記カウンタ回路と前記第２のリング発振器を
接続する制御線とを備え、前記信号線と前記制御線の長
さは実質的に等しいことを特徴としている。

【００１５】上記発明では、多ビットのパラレル信号を
シリアル信号に変換して、配線数を減らして送信し、受
信側でパラレル信号に戻す通信回路モジュールを設け、
シリアル接続による通信を行っている。このシリアル接
続による通信には、多くの有利な点がある。まず、ビッ
ト間のスキューの問題は、パラレル伝送特有の問題であ
るので、パラレル信号をシリアル信号に変換して伝送す
ることで、根本的に解決する。また、シリアル信号に変
換して伝送することで、多ビットの配線を削減すること
ができ、配線面積が削減され配線も容易になる。さら
に、配線数削減により、隣接配線間隔を広げることがで
き、また、並行する配線が減少するので、クロストーク
の影響を低減できる。削減した配線スペースにシールド
配線を設けることで、いっそうクロストークを低減する
ことも可能である。

【００１６】この通信回路モジュールを、他の回路モジ
ュールと同じクロック速度で動作させると、多ビットの
信号を送信するのに多くのクロック数を必要とし、単位
時間当たりの伝送ビット数が低下するので、通信回路モ
ジュールを他の回路モジュールよりも高速なクロックで
動作させる。高速なクロックをＬＳＩ外部から与えるこ
とは困難であるので、その通信回路モジュールにリング
発振器を組み込み、リング発振器による高速なクロック
を利用している。リング発振器単体によるクロックは、
外部クロック等と同期していないので、外部クロック等
に同期させる制御回路を付加している。なお、異なる周
波数のクロック信号に対して「同期」という用語を用い
るが、低い周波数のクロックから見て、どのクロックに
おいても高い周波数のクロックが同じ波形（位相）で現
れるという意味であり、低い周波数のクロックの立ち上
がりや立ち下がりを基準に高い周波数のクロックが動作
するということである。また、あるクロックがクロック
以外の信号に対して「同期する」と表現する場合は、そ
の信号の立ち上がりや立ち下がりを基準にクロックが動
作するという意味である。

【００１７】

【発明の実施の形態】以下、図を参照して本発明の具体
的な実施例を説明する。

【００１８】＜第１の実施例＞ 図１は、本発明におけ
る半導体集積回路装置の第１の実施例を示すブロック図
である。また、図２は、本発明の第１の実施例を示す半
導体集積回路装置全体のブロック図である。送信側回路
モジュール１０１、及び受信側回路モジュール１０２
は、外部から与えられたクロック、又はＬＳＩ内部でＰ
ＬＬ等により生成されたクロック（以降、「外部クロッ
ク」と呼ぶ。）で動作する通常の回路モジュールであ
る。送信側回路モジュール１０１の少なくとも２ビット
のパラレル出力信号１１２を、受信側回路モジュール１
０２へ伝送する。

【００１９】図１及び図２に示されるように、本実施例
における半導体集積回路装置は、送信側回路モジュール
１０１からのパラレル出力信号１１２を入力として、シ
リアル信号に変換して送信する送信側通信回路１１１
と、送信側通信回路からのシリアル信号を受信して、パ
ラレル信号１３２に変換して受信側回路モジュール１０
２へ出力する受信側通信回路１３１とで構成される。送
信側通信回路２１１と受信側通信回路２３１は、信号線
１５１と制御線１５２で接続される。

【００２０】送信側通信回路１１１は、送信側回路モジ
ュール１０１からのパラレル出力信号１１２を入力とし
シリアル信号に変換するパラレル−シリアル変換回路１
１３と、そのパラレル−シリアル変換回路１１３を駆動
するクロック源となるクロック生成回路１１４とで構成
される。

【００２１】パラレル−シリアル変換回路１１３は、パ
ラレル出力信号１１２のビット数と等しい数のレジスタ
と選択器（マルチプレクサ）とで構成される。各レジス
タの入力側に図示しないマルチプレクサを設け、送信側
回路モジュールの出力信号１１２と、前段のレジスタの
信号とを切り換えて、次段のレジスタに入力できるよう
に構成する。マルチプレクサの選択信号は、後述するカ
ウンタ回路１１７の出力１１７Ｙとする。パラレル−シ
リアル変換回路１１３の末端のレジスタの出力をシリア
ル信号出力端１５３に出力する。以上の構成により、パ
ラレル−シリアル変換回路１１３は、その制御信号１１
７Ｙによってパラレル信号１１２の取り込みとシフト動
作を切換できるので、始めにパラレル信号１１２をレジ
スタに取り込み、以降でシフト動作を行うことで、パラ
レル信号１１２をシリアル信号に変換し、シリアル信号
出力端１５３に出力できる。パラレル−シリアル変換回
路には、シフト動作するレジスタとマルチプレクサが含
まれるが、以降、パラレル−シリアル変換回路を単にシ
フトレジスタと呼ぶことがある。

【００２２】クロック生成回路１１４は、ＮＡＮＤ素子
を奇数段リング状に接続して形成されるリング発振器１
１６と、リング発振器の発振を制御するカウンタ回路１
１７、及び論理和（ＯＲ）素子１１８とで構成される。
リング発振器は、外部クロックよりも高速なオンチップ
のクロック源となる。本実施例においてクロック生成回
路１１４は、後述する回路構成により、外部クロック１
クロックに対してビット数＋１の発振回数となるように
する。

【００２３】受信側通信回路１３１は、送信側通信回路
１１１から信号線１３１を通して伝送されるシリアル信
号をパラレル信号に変換するパラレル−シリアル変換回
路１３３と、そのパラレル−シリアル変換回路を駆動す
るクロック源となるリング発振器１３６とで構成され
る。パラレル−シリアル変換回路１３３は、送信側のシ
リアル−パラレル変換回路１１３のレジスタ数と等しい
数のレジスタを直列に接続したシフトレジスタで構成さ
れる。各レジスタの出力を次段のレジスタの入力とする
と共に、受信側回路モジュール１０２側へも出力するこ
とで、シリアル信号をパラレル信号１３２に変換でき
る。

【００２４】受信側のリング発振器１３６は、送信側の
リング発振器１１６と同じ段数として周波数を等しくす
る。リング発振器１３６には、送信側のような制御回路
を設けない。リング発振器１３６を送信側から制御する
ために、カウンタ回路の出力１１７Ｙと受信側のリング
発振器１３６とを、信号線１３１とほぼ同じ長さの制御
線１３２で接続する。受信側のリング発振器１３６は、
送信側通信回路１１１から制御線１３２を通して送られ
てくる制御信号１１７Ｙにより、起動と停止の動作が制
御される。

【００２５】ここで、本実施例の動作を説明するにあた
り、まずクロック生成回路１１４について説明する。リ
ング発振器単独では、外部クロックに依存せず無関係に
動作するので、外部クロックで動作する回路と、リング
発振器で生成されたクロックで動作する回路との間で、
同期的に信号をやり取りする際に問題が生じる。リング
発振器によるクロックと外部クロックとは位相が合って
いないので、例えば、外部クロックの立ち上がり時に値
を取り込もうとする時、リング発振器によるクロックで
動作する回路の出力が変化するおそれがある。このた
め、レジスタのセットアップ時間、ホールド時間の制約
を満たさない可能性がある。したがって、リング発振器
による高速クロックで動作するシフトレジスタ１１３、
１３３と、外部クロックで動作する送信側・受信側回路
モジュール１０１、１０２との間で、同期的に信号をや
り取りするためには、リング発振器によるクロックを外
部クロックに同期させることが必要である。そこで、ク
ロック生成回路１１４では、外部クロックとリング発振
器によるクロックから生成される信号を用いて、リング
発振器の発振動作のＯＮ／ＯＦＦを制御することで、外
部クロックの１クロックの間にリング発振器によるクロ
ックを一定回数得るように構成している。

【００２６】図３は、第１の実施例におけるクロック生
成回路の動作を示す図である。図１、及び図３を参照し
て、例として外部クロック１クロックに対して９回の発
振回数を得るクロック生成回路１１４の構成を説明す
る。リング発振器１１６からクロック出力線１１９を引
き出し、カウンタ回路１１７のクロック入力端に接続
し、カウンタ回路をリング発振器で生成されるクロック
で駆動する。カウンタ回路１１７は、初期状態では
‘０’を出力し、クロックのカウントを開始すると
‘１’を出力し、ある一定回数カウントすると再び
‘０’を出力するように構成する。例えば、図３に示す
ように、初期状態では”００００”で、次に”１００
０”，”１００１”，・・・，”１１１１”，”０００
０”となるような、１０進数で表すと０，８，９，・・
・，１５，１６（０）となるような、９クロックをカウ
ントするカウンタ回路を構成する。このカウンタ回路の
最上位ビットを出力すると、先に示した仕様のカウンタ
回路１１７を構成することができる。カウンタ回路１１
７の出力Ｙと、外部クロック入力端１２０から入力され
る外部クロック信号をＯＲ素子１１８を用いて論理和を
とり、それをリング発振器の発振動作のＯＮ／ＯＦＦを
制御する初段のＮＡＮＤ素子の一方の入力端子１２１に
接続する。

【００２７】図３を用いてクロック生成回路１１４の動
作を説明する。初期状態では、外部クロックの出力は
‘０’であり、リング発振は停止している。まず、外部
クロックの立ち上がりにより、リング発振器のスタート
信号入力端１２１に‘１’が入力され、発振動作を開始
する。発振が始まると、カウンタ回路１１７は‘１’を
出力する。外部クロックの１／２周期後、外部クロック
は‘０’に落ちるが、制御信号１１７Ｙは‘１’を保持
しているので、スタート信号１２１が入力されたままに
なり、リング発振を保持する。ある一定回数（この例で
は９回）発振すると、制御信号１１７Ｙは‘０’に変化
する。この結果、スタート信号１２１が‘０’になり、
リング発振が停止する。再び外部クロックが立ち上がる
と、以上を繰り返して動作する。以上により、外部クロ
ックの立ち上がりを基準として、外部クロックの１クロ
ックの間に、ある一定回数発振するようにリング発振器
を制御することができる。なお、制御信号１１７Ｙが
‘０’に変化するときに外部クロックが‘０’である必
要があるので、リング発振器のクロックの周期のある一
定回数倍が外部クロックの周期の１／２倍以上１倍未満
である必要がある。

【００２８】図４は、本発明の第１の実施例における通
信回路の動作を示す図である。図１、及び図４を用い
て、本実施例の動作を説明する。例として、送信側回路
モジュールの８ビットの出力信号‘１０１００１０１’
（１６進数でＡ５）を受信側回路モジュールに伝送する
場合で説明する。

【００２９】（ａ）外部クロックの立ち上がり直後に、
送信側回路モジュールの出力１１２が決定するように、
送信側回路モジュール１０１を構成しておく。外部クロ
ックの立ち上がりにより、スタート信号１２１が‘１’
となり、送信側のリング発振器１１６が動作を始める。

【００３０】（ｂ）リング発振器による最初のクロック
では、制御信号１１７Ｙが‘０’であるので、送信側回
路モジュールからの出力信号１１２がシフトレジスタ１
１３に書き込まれる。同時に、パラレル信号１１２の最
下位ビットである‘１’がシリアル信号として出力され
る。送信側のリング発振器１１６が動作を始めると、制
御信号１１７Ｙが‘１’になり、制御線１３２を通して
制御信号が伝送され、受信側のリング発振器１３６が動
作を開始する。受信側のリング発振器の１クロック目
で、まず、シリアル信号として出力されたパラレル信号
１１２の最下位ビットが受信側のシフトレジスタ１３３
の初段に取り込まれる。

【００３１】（ｃ）送信側の２クロック目以降は、制御
信号１１７Ｙが‘１’となるので、送信側のシフトレジ
スタ１１３はシフト動作する。以降、送信側のシフトレ
ジスタ１１３と受信側のシフトレジスタ１３３が交互に
シフト動作し、送信側のシフトレジスタ１１３がパラレ
ル信号１１２の下位ビットから順にシリアル信号として
出力し、一方、受信側のシフトレジスタ１３３がシリア
ル信号を受信しながらシフト動作する。その結果、送信
側回路モジュールのパラレル出力信号１１２が、送信側
のシフトレジスタ１１３と信号線１５１を通して、受信
側のシフトレジスタ１３３に伝送される。

【００３２】（ｄ）送信側リング発振器１１６の最後の
クロックで制御信号が‘０’になるので、送信側のリン
グ発振器１１６と受信側のリング発振器１３６が停止
し、受信側のシフトレジスタ１３３の値が保持される。
送信側のリング発振器１１６による最初のクロックの立
ち上がり直後から、最後のクロックの立ち上がり直後ま
で、制御信号１１７Ｙが‘１’になるので、受信側のリ
ング発振器１３６は、送信側の発生クロックに対して１
クロック少ない回数のクロックを発生する。

【００３３】（ｅ）受信側回路モジュール１０２を、外
部クロックの立ち上がり毎に受信側のシフトレジスタ１
３３の値を読み込むように構成することで、次の外部ク
ロックの立ち上がりで、受信側のシフトレジスタ１３３
に伝送された値が受信側回路モジュール１０２に取り込
まれる。

【００３４】以上により、送信側回路モジュールの８ビ
ットのパラレル出力信号１１２が、外部クロックの１ク
ロックの間に、受信側回路モジュール１０２に伝送され
る。本実施例では、外部クロックの立ち上がり毎に、送
信側のパラレル信号１１２が受信側に伝送される。

【００３５】制御線１３２を用いる理由は以下のとおり
である。まず、前記したように正しく伝送動作するため
には、シリアル信号が受信側に届いてから、次のシリア
ル信号に変化する前に、受信側のシフトレジスタ１３３
が動作して信号を受信するというタイミング制約があ
る。しかし、送信側通信回路１１１からシリアル信号が
出力されてから、受信側通信回路１３１に届くまでに、
信号線１３１の長さに依存した配線遅延により、ある遅
延時間が生じる。したがって、受信側のシフトレジスタ
１３３が配線での遅延時間に関係なく固定されたタイミ
ングで動作すると、遅延時間の大きさによっては、前記
したタイミング制約を満たさなくなるおそれがある。そ
こで、制御線１３２を用い、信号線１３１とほぼ同じ長
さで形成することで、制御信号１１７Ｙが送信側通信回
路１１１から制御線１３２を通って受信側通信回路１３
１に届くまでの遅延時間と、シリアル信号が送信側通信
回路１１１から信号線を通って受信側通信回路１３１に
届くまでの遅延時間はほぼ等しくなる。つまり、シリア
ル信号が遅延して受信側通信回路１３１に届く分、受信
側通信回路１３１のリング発振器１３６の動作タイミン
グも同じだけ遅延することになり、シリアル信号の到達
タイミングとリング発振器１３６の動作タイミングの差
は、配線距離に依存せず一定となる。したがって、ある
配線距離において、タイミング制約を満たすように受信
側のシフトレジスタ１３３の動作タイミングを設定すれ
ば、配線距離に依存せず常にタイミング制約を満たすこ
とになる。以上により、制御線１３２を用いることで、
配線距離に依存しない通信ができる。なお、信号線と制
御線の長さが「実質的に等しい」、あるいは「ほぼ等し
い」と表現しているが、これは必ずしも完全に長さを等
しくする必要はなく、前記したタイミング制約を満たす
程度に長さをそろえればよいという意味である。

【００３６】前記したタイミング制約を満たすために、
タイミングを調整する方法としては、例えばクロック出
力線１１９，１３９に遅延ゲート（バッファ等）を挿入
する方法や、リング発振器１１６，１３６からクロック
を引き出す位置をＮＡＮＤ素子の前段の方、あるいは後
段の方にずらす方法がある。

【００３７】＜第２の実施例＞ 図５は、本発明におけ
る半導体集積回路装置の第２の実施例を示すブロック図
である。

【００３８】第１の実施例では、制御線を用いて、受信
側通信回路のリング発振器によるクロックの動作タイミ
ングを送信側通信回路側から制御することで、配線距離
に依存せずに通信を可能としている。それに対して第２
の実施例では、制御線を用いずに、送信側、受信側共に
外部クロックのタイミングを基準として動作させるもの
である。外部クロックの立ち上がり毎に信号を伝送する
場合であって、モジュール間配線の遅延を正確に見積も
れる場合、制御線を用いずに、信号線のみで通信するこ
とが可能である。

【００３９】図５を用いて詳細に説明する。送信側通信
回路２１１と受信側通信回路２３１とを、制御線を用い
ずに信号線２５１だけで接続する。

【００４０】送信側通信回路２１１は、第１の実施例と
同様の構成とする。ただし、クロック生成回路２１４で
生成されるクロックを、外部クロック１クロック当たり
伝送ビット数と等しい発振回数となるように、カウンタ
回路２１７を構成する。例えば、伝送ビット数が８ビッ
トの場合は、発振回数が８クロックとなるように、カウ
ンタ回路２１７を、初期状態では‘０’を出力し、クロ
ックのカウントを開始すると‘１’を出力し、８回カウ
ントすると再び‘０’を出力するように構成する。

【００４１】受信側通信回路２３１は、第１の実施例の
受信側のシフトレジスタ１３３と、第２の実施例の送信
側のクロック生成回路２１４とで構成される。したがっ
て、本実施例では外部クロック１クロック当たりの発振
回数が、送受信側共に伝送ビット数と等しい。

【００４２】送受信側双方のリング発振器２１６，２３
６を外部クロックを基準にして動作させるため、信号線
２５１での遅延時間を見積もった上で、遅延時間に応じ
て受信側のシフトレジスタ２３３の動作を遅らせる必要
がある。受信側のシフトレジスタ２３３の動作を遅らせ
る手段としては、例えば、図５に示すように受信側の外
部クロック入力端２２０に遅延ゲート（バッファ等）２
４０を挿入する方法や、リング発振器からクロックを引
き出す位置をＮＡＮＤ素子の後段の方にずらす方法があ
る。

【００４３】本実施例では、ＬＳＩ上での各回路モジュ
ールのレイアウトによって、モジュール間の配線長が変
化し、信号線での配線遅延が異なってしまうので、レイ
アウトが変わるたびに配線遅延を見積もってタイミング
を調整する必要がある。ただし、配線遅延に対してリン
グ発振器の周期が比較的長い場合、シリアル信号が届い
てから次のシリアル信号が届くまでに受信側のシフトレ
ジスタ２３３が動作して信号を受信するというタイミン
グ制約には余裕があるので、それほど厳密にタイミング
を調整する必要はない。

【００４４】＜第３の実施例＞ 図６は、本発明におけ
る半導体集積回路装置の第３の実施例を示すブロック図
である。

【００４５】第１の実施例では、外部クロックの立ち上
がり毎に信号を伝送するように構成しているが、本実施
例では、送信側回路モジュール３０１からの送信要求信
号（ｒｅｑ信号）３２２を用いることで、信号を伝送す
る必要がある場合だけクロック生成回路３１４を動作さ
せて信号を伝送するように構成している。送信側回路モ
ジュール３０１からの送信要求が、外部クロックの数ク
ロックに一度しかない場合で、伝送ビット数が多く、外
部クロックの１クロックの間に伝送動作が終了できない
場合に特に有効である。また、送信時のみ通信回路が動
作するので、消費電力の低減を図ることができる。

【００４６】図６を用いて、第３の実施例について説明
する。本実施例では、送信側通信回路３１１に第１の実
施例とは異なるクロック生成回路３１４を用いる。第１
の実施例や第２の実施例で用いるクロック生成回路３１
４は、外部クロックに同期して発振を繰り返すのに対
し、本実施例で用いるクロック生成回路３１４は、外部
からの要求信号（ｒｅｑ信号）３２２によって一定回数
発振し、発振終了後、応答信号（ａｃｋ信号）３２３を
返す。

【００４７】要求信号、応答信号と状態遷移との関係は
以下のようになる。初期状態では、要求信号、応答信号
は共に‘０’である。送信側回路モジュール３０１から
通信回路に対して伝送動作を要求する場合、要求信号と
して‘１’を出力する。通信回路が伝送動作を完了する
と、応答信号として‘１’を返す。送信側回路モジュー
ル３０１が通信回路からの完了応答信号を確認すると、
要求信号を‘０’に戻す。通信回路が要求信号の変化を
確認すると応答信号を‘０’に戻す。つまり、要求信号
と応答信号は、（要求信号，応答信号）＝（０，０）→
（１，０）→（１，１）→（０，１）→（０，０）と変
化する。

【００４８】図７は、第３の実施例におけるクロック生
成回路の動作を示す図である。図６、及び図７を参照し
て、送信側通信回路３１１のクロック生成回路３１４に
ついて詳しく説明する。第１の実施例のクロック生成回
路１１４の構成ではリング発振器１１６の動作開始の信
号として外部クロックを用いていたが、この構成では要
求信号３２２を用いる。しかし外部クロックと異なり、
要求信号は一定回数発振後も‘１’のままであるので、
カウンタ回路３１７からの制御信号３１７Ｙと要求信号
３２２の論理和（ＯＲ）３２１をリング発振器のスター
ト信号としていると、リング発振器３１６は停止しな
い。したがって、発振開始時は要求信号３２２をリング
発振器３１６のスタート信号とし、リング発振開始後は
カウンタ回路３１７からの制御信号３１７Ｙをスタート
信号とする切り換え機構が必要である。

【００４９】そこで、リング発振器のスタート信号３２
１の入力部にマルチプレクサ３２４を設ける。このマル
チプレクサ３２４の制御信号を形成するために、リング
発振器３１６のクロックで動作するリセット付きＤフリ
ップフロップ３２６を設ける。例えば、要求信号３２２
に対してリング発振器３１６を９クロック発振させる場
合、このＤフリップフロップ３２６にはカウンタ回路３
１７の上位から２ビット目の値３１７Ｔを入力とする。
このＤフリップフロップ３２６は、要求信号が‘０’の
時にリセットされて‘０’となる。このＤフリップフロ
ップの出力３２６Ｑは初期状態から４クロック目まで
‘０’であり、マルチプレクサ３２４は要求信号３２２
側を選択する。リング発振器３１６の５クロック目でこ
のＤフリップフロップの出力３２６Ｑが‘１’となり、
マルチプレクサ３２４は制御信号３１７Ｙ側を選択す
る。よって、要求信号３２２が‘１’のままであっても
リング発振が９クロックで停止する。リング発振の９ク
ロック目でこのＤフリップフロップの入力３２６Ｄは
‘０’になるが、１０クロック目が存在しないので、出
力３２６Ｑは‘１’を維持したままになる。そして、要
求信号３２２が‘０’に落ちることで、Ｄフリップフロ
ップ３２６がリセットされ、マルチプレクサ３２４は再
び要求信号３２２側を選択するように切り換わる。この
機構により、リング発振開始時と終了時で、リング発振
のスタート信号の入力を切り換えることができる。応答
信号３２３は、図６に示すように、論理積（ＡＮＤ）素
子３２７を用いて、要求信号３２２とマルチプレクサの
制御信号３２６Ｑと制御信号３１７Ｙの否定の論理積で
作ることができる。

【００５０】受信側通信回路３３１は、第１の実施例と
同様の構成とする。必要に応じて、図６に示すように論
理否定素子３５８を用いて受信完了信号３４３となる制
御信号の否定を出力する。

【００５１】本実施例の伝送動作自体は第１の実施例と
同様である。第１の実施例では外部クロックの立ち上が
りを基準に毎クロック伝送動作するのに対して、送信要
求信号３２２の立ち上がりを基準に伝送動作を開始する
点が異なる。また、伝送終了後、応答信号３２３を出力
する点も異なる。外部クロックとは関係なく動作するの
で、第１の実施例や第２の実施例のように外部クロック
の１クロックの間に伝送動作を終了する必要はなく、２
クロック以上の時間をかけて伝送することが可能であ
る。

【００５２】送信側回路モジュール３０１は、パラレル
出力信号３１２が決定すると送信要求信号３２２を
‘１’とし、送信側通信回路３１１からの応答信号３２
３が‘０’の間は送信要求信号３２２をそのまま保持
し、応答信号３２３が‘１’になり伝送動作が終了した
ことを確認して、送信要求信号３２２を‘０’に戻すよ
うに構成する必要がある。しかしながら、このような仕
様を満たさず、応答信号３２３を無視して要求信号３２
２が‘０’になってしまう場合が考えられる。例えば、
要求信号３２２として外部クロックを用いて、外部クロ
ックの立ち上がり毎に動作させたいという要求があり得
る。図６の構成では、マルチプレクサ３２４が制御信号
３１７Ｙ側に切り換わる前に、要求信号３２２が‘０’
になってしまうとリング発振が停止してしまうため、そ
のような要求信号にも対応する場合、マルチプレクサの
要求信号側の入力を要求信号３２２と制御信号３１７Ｙ
の論理和（ＯＲ）とする。この場合の要求信号３２２の
制約として、リング発振器の発振を維持するための制御
信号３１７Ｙが入るまでの極めて短い時間は‘１’を保
持する必要がある。また、マルチプレクサ３２４の制御
信号を形成するためのＤフリップフロップ３２６のリセ
ット信号についても、要求信号３２２と制御信号３１７
Ｙの論理和（ＯＲ）とする必要がある。

【００５３】本実施例では、第１の実施例や第２の実施
例での外部クロックとリング発振器の発振周波数の間の
制約がない。したがって、伝送ビット数が多く、外部ク
ロックの１クロックの間に伝送動作が終了できない場合
に特に有効であり、外部クロックで動作するモジュール
の動作周波数に合わせて通信回路を設計しなおす必要が
ないという利点もある。さらに、送信時のみ通信回路が
動作するので、消費電力の低減を図ることができる。ま
た、本実施例においても、第１の実施例と同様に制御線
を用いているので、配線距離に依存しない通信ができ
る。

【００５４】＜第４の実施例＞ 図８は、本発明におけ
る半導体集積回路装置の第４の実施例を示すブロック図
である。第１の実施例では、受信側通信回路にクロック
源となるリング発振器を設けているが、本実施例では、
受信側通信回路にはクロック源を設けず、送信側通信回
路で生成したクロックを受信側通信回路に供給するもの
である。

【００５５】図８を用いて詳細に説明する。送信側通信
回路４１１と受信側通信回路４３１とを、ほぼ同じ長さ
の信号線４５１とクロック伝送線４５２で接続する。

【００５６】送信側通信回路４１１は、第１の実施例と
同様の構成とする。ただし、第２実施例と同様に、クロ
ック生成回路４１４で生成されるクロックを、外部クロ
ック１クロック当たり伝送ビット数と等しい発振回数と
なるように、カウンタ回路４１７を構成する。また、受
信側通信回路４３１のシフトレジスタ４３３を駆動する
クロックをリング発振器４１６から引き出して出力す
る。

【００５７】受信側通信回路２３１は、第１の実施例の
受信側のシフトレジスタ４３３で構成され、送信側通信
回路側から供給されるクロックで駆動される。

【００５８】本実施例においても、受信側にシリアル信
号が届いてから次のシリアル信号が届くまでに受信側の
シフトレジスタ４３３が動作して信号を受信するという
タイミング制約を満たす必要がある。タイミングを調整
する方法としては、クロック出力線４１９，４３９に遅
延ゲート（バッファ等）を挿入する方法がある。また、
図８では、１本のクロック出力線を分岐して、送信側の
シフトレジスタ４１３と受信側のシフトレジスタ４３３
にクロックを供給しているが、リング発振器４１６から
クロックを引き出す位置を変えることで互いに位相の異
なるクロック線を２本得ることができ、それぞれを送信
側のシフトレジスタ４１３と受信側のシフトレジスタ４
３３に供給して、タイミングを調整することもできる。

【００５９】本実施例においては、信号線４５１とほぼ
同じ長さのクロック伝送線４５２を用いることで、クロ
ック信号が送信側通信回路４１１からクロック伝送線４
５２を通って受信側通信回路４３１に届くまでの遅延時
間と、シリアル信号が送信側通信回路４１１から信号線
４５１を通って受信側通信回路４３１に届くまでの遅延
時間はほぼ等しくなる。つまり、シリアル信号が遅延し
て受信側通信回路４３１に届く分、受信側通信回路４３
１のシフトレジスタ４３３の動作タイミングも同じだけ
遅延することになり、シリアル信号の到達タイミングと
シフトレジスタ４３３の動作タイミングの差は、配線距
離に依存せず一定となる。したがって、ある配線距離に
おいて、タイミング制約を満たすように受信側のシフト
レジスタ４３３の動作タイミングを設定すれば、配線距
離に依存せず常にタイミング制約を満たすことになる。
以上により、クロック伝送線４５２を用いることで、本
実施例においても配線距離に依存しない通信ができる。

【００６０】ここでは、外部クロックの立ち上がり毎に
伝送動作を行う構成について送信側通信回路で生成した
クロックを受信側通信回路に供給する例を示したが、第
３の実施例のように要求信号に基づき伝送動作を行う構
成についても、同様に送信側通信回路で生成したクロッ
クを受信側通信回路に供給するように構成することが可
能である。

【００６１】＜第５の実施例＞ 図９は、本発明におけ
る半導体集積回路装置の第５の実施例を示すブロック図
である。第５の実施例では、通信回路内にはクロック源
を設けず、ＬＳＩ内あるいはＬＳＩ外部から供給される
高速クロックを利用するものである。高速クロックは、
送信側回路モジュールや受信側回路モジュールを駆動す
る外部クロックよりも高速なクロックであり、外部クロ
ックに同期したものとする。例えば、ＬＳＩ上に設けた
ＰＬＬによって生成することができる。高速クロックを
送信側通信回路５１１に入力し、そのクロックでシフト
レジスタ５１３を駆動し、さらにクロック伝送線５５２
を経由して受信側通信回路５３１のシフトレジスタ５３
３も駆動する。第４の実施例と同様に、信号線５５１と
クロック伝送線５５２をほぼ等しい長さとすることで、
配線距離に依存しないタイミング制約とすることができ
る。

【００６２】図９を用いて詳細に説明する。送信側通信
回路５１１と受信側通信回路５３１とを、ほぼ同じ長さ
の信号線５５１とクロック伝送線５５２で接続する。送
信側通信回路４１１は、パラレル−シリアル変換回路５
１３と、高速クロック入力端５２９から入力される高速
クロックで動作し、外部クロック入力端５２０から入力
されるクロック信号を入力とし、パラレル−シリアル変
換回路の動作を制御する制御信号（図示しない）を出力
し、かつ高速クロック入力端５２９から入力される高速
クロックを受信側に伝送するか遮断するかを制御する制
御回路５１７とで構成される。受信側通信回路５３１
は、第４の実施例と同様であり、シリアル−パラレル変
換回路であるシフトレジスタ５３３で構成され、送信側
通信回路側から供給されるクロックで駆動される。

【００６３】本実施例の動作を説明する。高速クロック
としては、外部クロックの周波数の伝送ビット数倍より
大きい周波数のクロックを供給する。外部クロックの立
ち上がり直後に、送信側回路モジュールの出力５１２が
決定するように、送信側回路モジュール５０１を構成し
ておく。初期状態では、制御回路５１７で高速クロック
を遮断し、受信側通信回路にはクロックが供給されな
い。外部クロックの立ち上がりを制御回路５１７が検出
し、パラレル−シリアル変換回路５１３のレジスタにパ
ラレル信号５１２を取り込むように制御する。さらに、
高速クロックを受信側通信回路に供給する。信号線５５
１にはパラレル信号５１２の最下位ビットの信号が出力
されているので、受信側のシフトレジスタ５３３がその
信号を受信する。

【００６４】以降の高速クロックの入力で、送信側のパ
ラレル−シリアル変換回路５１３と受信側のシフトレジ
スタ１３３が交互にシフト動作し、パラレル出力信号５
１２が、受信側のシフトレジスタ５３３に伝送される。
制御回路５１７は、パラレル信号のビット数だけ受信側
に高速クロックを供給すると、以降の高速クロックを遮
断する。したがって、受信側のシフトレジスタ５３３の
値が保持される。受信側回路モジュール５０２を、外部
クロックの立ち上がり毎に受信側のシフトレジスタ５３
３の値を読み込むように構成することで、次の外部クロ
ックの立ち上がりで、受信側のシフトレジスタ５３３に
伝送された値が受信側回路モジュール５０２に取り込ま
れる。

【００６５】ここでは、外部クロックの立ち上がり毎に
伝送動作を行う構成の例を示したが、外部クロック入力
端５２０に送信要求信号を入力すれば、送信要求信号に
基づき伝送動作を行う構成とすることが可能である。

【００６６】＜第６の実施例＞ 図１０は、第１の実施
例に対して、送受信を切り換えられるように構成した第
６の実施例を示すブロック図である。第１〜第５の実施
例では、送信専用の通信回路と受信専用の通信回路とで
構成され、単方向の通信しかできない。それに対して、
本実施例では、一組の通信回路で送受信を切り換えて利
用することができる。

【００６７】第１の実施例の構成との相違点は以下のと
おりである。（１）信号線６５１を２本とし、シフトレ
ジスタ６１３，６３３をリング状に接続する。（２）双
方のシフトレジスタ６１３，６３３を、パラレル信号の
入出力を切り換えられるように構成し、切り換え信号に
よって、送信側のパラレル−シリアル変換回路として
も、受信側のシリアル−パラレル変換回路としても利用
可能となるようにする。（３）制御線６５２も２本と
し、クロック生成回路６１４，６３４を送信用、受信用
に切り換えられるようにマルチプレクサ６２４，６４４
を付加した構成とする。（４）シフトレジスタ６１３，
６３３とマルチプレクサ６２４，６４４の動作を送信
側、受信側に切り換えるための信号線６５７を設け、論
理否定（ＮＯＴ）素子６５８を用いて二つの通信回路６
１１，６３１に反対の信号が入力されるように構成す
る。

【００６８】以上のように、本実施例は第１の実施例の
構成にマルチプレクサ等の小規模の回路と配線を付加す
るだけで構成が可能である。切り換え信号６５７に応じ
て、一方の通信回路が送信用となり、他方の通信回路が
受信用となる。伝送動作は、第１の実施例と同じであ
る。

【００６９】ここでは、第１の実施例に対して送受信を
切り換えられるように構成した例を示したが、第２〜第
５の実施例についても同様に構成することができる。

【００７０】＜第７の実施例＞ 図１１は、本発明にお
ける半導体集積回路装置の第７の実施例を示すブロック
図である。第１〜第６の実施例において、伝送する信号
のビット数が大きいときは、送受信側双方の通信回路の
シフトレジスタをその分だけ直列に大きく構成すること
で対応できるが、一定の時間内に多くのビット数を伝送
するには、リング発振器のクロックをより高速にする必
要がある。通信回路は他の回路モジュールと比較して極
めて簡単な回路で構成されるため、高速で動作するが、
動作速度には限界がある。その場合は、図１１に示すよ
うに、送信側通信回路７１１と受信側通信回路７３１に
シフトレジスタ７１３，７３３を並列に複数設け、その
分だけ信号線７５１を増やすことで伝送する信号のビッ
ト数を格段に大きくすることが可能となる。クロック生
成回路７１４、リング発振器７３６や制御線７５２を増
やす必要はない。図１１の例では、４本の信号線７５１
と１本の制御線７５２で、３２ビットの信号を伝送でき
る。

【００７１】ここでは、第１の実施例に対して伝送ビッ
ト数を増加させる構成を示したが、第２〜第６の実施例
についても同様に構成することが可能である。

【００７２】以上の実施例では、８ビットの信号を伝送
する場合を例として説明したが、当然ビット数は適宜変
更可能である。シフトレジスタのビット数と、外部クロ
ックの１クロック当たりのリング発振器のクロック数を
変えることで、異なる伝送ビット数の回路構成とするこ
とが可能である。

【００７３】また、以上の実施例において、リング発振
器の段数は必要とするリング発振器の周波数に応じて変
更が可能であり、二段目以降のＮＡＮＤ素子は単に反転
動作をしているだけなので、ＮＯＴ素子やＮＯＲ素子を
用いてもよい。

【００７４】また、以上の実施例では、各回路がクロッ
クの立ち上がりで動作するように構成しているが、立ち
下がりで動作するように構成してもよい。

【００７５】また、以上の実施例において、駆動能力増
強や回路間の干渉を防止するために、クロック線や信号
線にバッファ等を挿入してもよい。特に、リング発振器
のクロック引き出し部にバッファを設けることで、負荷
の違いによるリング発振器周期の変動の影響を防止する
ことができる。また、モジュール間の長距離配線の出力
端や配線途中にバッファを入れることも駆動能力増強の
観点から有効である。

【００７６】また、以上の実施例では、パラレル−シリ
アル変換回路として、シフトレジスタを中心とした回路
構成を用いているが、他の回路構成によるパラレル−シ
リアル変換回路を用いてもよい。

【００７７】また、以上の実施例では、通信回路を回路
モジュールに外付けするように記載しているが、送信側
回路モジュール内に送信側通信回路を取り込み、また、
受信側回路モジュール内に受信側通信回路を取り込んで
もよい。また、回路モジュール内の多ビット配線に本発
明を適用してもよい。

【００７８】また、以上の実施例において、信号線、又
は制御線の少なくともいずれか一方に、シールド効果を
有する配線を隣接して設けてもよい。シールド配線を設
けることで、クロストークを削減することができ、配線
間容量が一定になるので配線遅延のばらつきが少なくな
る効果がある。

【００７９】また、以上の実施例において、通信回路部
分にはディジタル回路のみを用いているため、ＦＰＧＡ
に通信回路を構成して動作させることも可能である。

【００８０】また、以上の実施例において、送信側通信
回路、又は受信側通信回路を設計し、その論理合成結果
であるネットリストのデータ、あるいは配置配線結果で
あるハードマクロのデータをコンピュータ読み取り可能
な記録媒体に記録して、再利用することができる。

【００８１】

【発明の効果】以上説明したように、本発明によれば、
ビット間のスキューが発生しなくなり、クロストークが
低減し、配線面積を削減でき、さらに配線も容易になる
という効果を有する。また、通信回路は、他の回路モジ
ュールと比較して極めて簡単な回路で構成されるため、
高速動作が可能となっており、他の回路モジュールで用
いるクロックよりも高速なクロックを用いて通信回路を
動作させることで、高速なクロックを用いないシリアル
通信と比較して、単位時間当たりの通信ビット数を増加
させることができる。リング発振器を用いた発明につい
ては、高速なクロックをＬＳＩ外部から供給する必要が
なく、ＰＬＬのような大面積かつ消費電力の大きい回路
を用いる必要がないので、省面積、省消費電力化でき
る。信号線と並行して制御線、あるいはクロック伝送線
を用いた発明では、モジュール間の距離に依存せず正し
く通信ができる効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すブロック図であ
る。

【図２】本発明の第１の実施例を示す半導体集積回路装
置全体のブロック図である。

【図３】本発明の第１の実施例におけるクロック生成回
路の動作を示す図である。

【図４】本発明の第１の実施例における通信回路の動作
を示す図である。

【図５】本発明の第２の実施例を示すブロック図であ
る。

【図６】本発明の第３の実施例を示すブロック図であ
る。

【図７】本発明の第３の実施例におけるクロック生成回
路の動作を示す図である。

【図８】本発明の第４の実施例を示すブロック図であ
る。

【図９】本発明の第５の実施例を示すブロック図であ
る。

【図１０】本発明の第６の実施例を示すブロック図であ
る。

【図１１】本発明の第７の実施例を示すブロック図であ
る。

【図１２】従来例を示す半導体集積回路装置全体のブロ
ック図である。

【符号の説明】

１１２，２１２，３１２，４１２，５１２，６１２，７
１２ パラレル信号 １１３，２１３，３１３，４１３，５１３，７１３ パ
ラレル−シリアル変換回路（マルチプレクサを含むシフ
トレジスタ） １１６，２１６，３１６，４１６ リング発振器 １１９，２１９，３１９，４１９ クロック出力線 １２０，２２０，４２０，６２０，７２０ 外部クロッ
ク入力端 １２１，３２１ スタート信号線 ３２２ 要求信号 ３２３ 応答信号 ３２４，６２４，６４４ マルチプレクサ ５２９ 高速クロック入力端 １３２，２３２，３３２，４３２，５３２，６３２，７
３２ パラレル信号 １３３，２３３，３３３，４３３，５３３，７３３ シ
リアル−パラレル変換回路（シフトレジスタ） １３６，２３６，３３６，７３６ リング発振器 １３９，２３９，３３９，４３９ クロック出力線 ２４０ 遅延ゲート（バッファ） ３４３ 受信完了信号 １５３，６５３ シリアル信号出力端 １５４，６５４ シリアル信号入力端 １５５，６５５ 制御信号出力端 １５６，６５６ 制御信号入力端 ６１１，６３１ 送受信兼用通信回路 ６１３，６３３ パラレル−シリアル変換回路兼シリア
ル−パラレル変換回路 ６１４，７１４ クロック生成回路 ６５７ 切り換え信号入力端

フロントページの続き (72)発明者 中西 正樹 奈良県生駒市高山町8916−５大学宿舎Ｄ 207 Ｆターム(参考） 5K047 AA16 GG03 LL04 LL05 MM49 MM56

Claims (6)

【特許請求の範囲】
1. 【請求項１】第１の周波数のクロック信号で動作し、少
   なくとも２ビットのパラレル信号を出力する第１の回路
   モジュールと、前記第１の周波数のクロック信号で動作
   し、パラレル信号を入力する第２の回路モジュールとを
   備えた半導体集積回路装置において、前記第１の回路モ
   ジュールから出力された前記パラレル信号を伝送し前記
   第２の回路モジュールに出力する通信回路を備え、前記
   通信回路には、前記第１の周波数よりも高速な第２の周
   波数のクロック信号で動作し、前記第１の回路モジュー
   ルから出力されるパラレル信号をシリアル信号に変換す
   るパラレル−シリアル変換回路と、前記第１の周波数よ
   りも高速な前記第２の周波数のクロック信号で動作し、
   前記シリアル信号を前記第２の回路モジュールに入力す
   るパラレル信号に変換するシリアル−パラレル変換回路
   とを含むことを特徴とする半導体集積回路装置。
2. 【請求項２】請求項１に記載の半導体集積回路装置にお
   いて、前記半導体集積回路装置に第１のリング発振器、
   及び第２のリング発振器を備え、前記パラレル−シリア
   ル変換回路が、第１のリング発振器により生成されるク
   ロック信号で動作し、前記シリアル−パラレル変換回路
   が、第２のリング発振器により生成されるクロック信号
   で動作することを特徴とする半導体集積回路装置。
3. 【請求項３】請求項２に記載の半導体集積回路装置にお
   いて、前記第１のリング発振器により生成されるクロッ
   ク信号で動作し、該クロック信号の発振回数に応じて出
   力が変化するカウンタ回路と、前記第１のクロック信号
   と前記カウンタ回路の出力信号を用いて前記第１のリン
   グ発振器の発振のＯＮ／ＯＦＦを制御する手段により前
   記第１のリング発振器により生成されるクロック信号を
   前記第１のクロック信号に同期させる手段と、前記カウ
   ンタ回路の出力信号を用いて、前記第２のリング発振器
   の発振のＯＮ／ＯＦＦを制御する手段により前記第２の
   リング発振器により生成されるクロック信号を前記第１
   のクロック信号に同期させる手段とを備えることを特徴
   とする半導体集積回路装置。
4. 【請求項４】請求項２に記載の半導体集積回路装置にお
   いて、前記第１のリング発振器により生成されるクロッ
   ク信号で動作し、該クロック信号の発振回数に応じて出
   力が変化する第１のカウンタ回路と、前記第１のクロッ
   ク信号と前記第１のカウンタ回路の出力信号を用いて前
   記第１のリング発振器の発振のＯＮ／ＯＦＦを制御する
   手段により前記第１のリング発振器により生成されるク
   ロック信号を前記第１のクロック信号に同期させる手段
   と、前記第２のリング発振器により生成されるクロック
   信号で動作し、該クロック信号の発振回数に応じて出力
   が変化する第２のカウンタ回路と、前記第１のクロック
   信号と前記第２のカウンタ回路の出力信号を用いて前記
   第２のリング発振器の発振のＯＮ／ＯＦＦを制御する手
   段により前記第２のリング発振器により生成されるクロ
   ック信号を前記第１のクロック信号に同期させる手段と
   を備えることを特徴とする半導体集積回路装置。
5. 【請求項５】請求項２に記載の半導体集積回路装置にお
   いて、前記第１のリング発振器により生成されるクロッ
   ク信号で動作し、該クロック信号の発振回数に応じて出
   力が変化するカウンタ回路と、第１の回路モジュールか
   らの送信要求信号と前記カウンタ回路の出力信号を切り
   換えて前記第１のリング発振器の発振のＯＮ／ＯＦＦを
   制御する手段により前記第１のリング発振器により生成
   されるクロック信号を前記送信要求信号に同期させる手
   段と、前記カウンタ回路の出力信号を用いて、前記第２
   のリング発振器の発振のＯＮ／ＯＦＦを制御する手段に
   より前記第２のリング発振器により生成されるクロック
   信号を前記送信要求信号に同期させる手段とを備えるこ
   とを特徴とする半導体集積回路装置。
6. 【請求項６】請求項３又は請求項５に記載の半導体集積
   回路装置において、前記パラレル−シリアル変換回路と
   前記シリアル−パラレル変換回路とを接続する信号線
   と、前記カウンタ回路と前記第２のリング発振器を接続
   する制御線とを備え、前記信号線と前記制御線の長さ
   は、実質的に等しいことを特徴とする半導体集積回路装
   置。