JP2003032121A

JP2003032121A - 非同期シリアルパラレル変換方法および変換回路

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Publication number: JP2003032121A
Application number: JP2001219105A
Authority: JP
Inventors: Shinko Kondo; 眞弘近藤
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 2001-07-19
Filing date: 2001-07-19
Publication date: 2003-01-31

Abstract

(57)【要約】【課題】従来方式の非同期シリアルパラレル変換回路の
ＶＨＤＬ記述では、内蔵クロックバッファが使用できな
い場合に、クロックスキューが大きくなり、複数の非同
期シリアルパラレル変換回路を正常に駆動することがで
きなかった。【解決手段】シリアルクロック（sr_clk）を、バッファ
１２、１３により分岐し、それぞれ独立したシリアルク
ロックsr_clk３およびsr_clk２をoddデータ用の第１シ
フトレジスタを構成するＦＦ１４〜ＦＦ１７およびeven
データ用の第２シフトレジスタを構成するＦＦ１８〜Ｆ
Ｆ２１に入力する。これにより、同一のシフトレジスタ
内では、同一のバッファから出力されるクロックを使用
するように、意図的に個別のバッファを挿入するようＶ
ＨＤＬで記述することにより、クロックスキューを小さ
くする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はシリアルパラレル
(直列並列)変換方法および回路に関し、特にＶＨＤＬ
（VHSIC Hardware Description Language：論理設計用
機能記述言語）によるシフトレジスタにおけるクロック
スキューを改善する非同期シリアルパラレル変換方法お
よび回路回路に関する。

【０００２】

【従来の技術】伝送線路を介して送信されるデジタルデ
ータを並列デジタルデータに変換して高速処理するため
にシリアルパラレル変換回路が使用される。斯かる技術
分野における又は関連する従来技術は、例えば特開平７
−３１２０９４号公報の「シフトレジスタ回路のクロッ
ク信号配線方法」、特開平１０−３２７２９２号公報の
「密着型リニアイメージセンサ」、特開平１１−２４６
３２号公報の「アクティブマトリクス型画像表示装置及
びその駆動方法」および特開平６-２９１７２５号公報
の「光ファイバーによるデータ通信の高速で柔軟性のあ
る多重化用の装置と方法」等に開示されている。

【０００３】図３は、複数のシフトレジスタおよびシリ
アル入力イネーブルラッチ用フリップフロップを含む従
来のシリアルパラレル変換回路の、代表的なＶＨＤＬの
機能記述言語による記述を示す。図３において、sr_cl
k、sr_ena、sr_dt_eveおよびsr_dt_odd は、それぞれシ
リアル入力クロック、イネーブルおよびデータ（even、
odd）である。また、local_ena1 は、内部フリップフ
ロップ用イネーブルである。dt_p4_eve(3:0)およびdt_p
4_odd(3:0)は、パラレル出力データ（even、odd）であ
る。また、resetは、リセット信号である。

【０００４】この回路では、local_ena1は、sr_enaをsr
_clkの立ち下がりでラッチして生成する。local_ena1が
Low(低レベル)の間、２個のシフトレジスタが動作す
る。シフトレジスタは、local_ena1をイネーブルとし、
sr_clkの立ち下がりでsr_dt_eveをdt_p4_eve(3:0)に、s
r_dt_oddをdt_p4_odd(3:0)にパラレル変換して出力す
る。ＦＰＧＡ（Field Programmable Gate Arrey）を使
用して、シリアルパラレル変換回路を設計する場合に
は、sr_clk信号に内蔵クロックバッファを割り当てる。
これにより、シフトレジスタの各フリップフロップに供
給されるsr_clk信号の配線遅延の差(クロックスキュー)
を、フリップフロップ間のデータ遅延時間よりも小さく
してシフトレジスタが誤動作するのを防止している。

【０００５】

【発明が解決しようとする課題】上述した従来技術は、
シリアル入力クロックに内蔵クロックバッファを使用す
ることを前提としている。内蔵クロックバッファを使用
すると、次の如き課題を有する。第１に、内蔵クロック
バッファの個数が限られていることである。一般に、1
個のＦＰＧＡには、数個の内蔵クロックバッファしか存
在せず、システムクロックおよびリセット信号に割り当
てるのが普通である。従って、システムクロックと非同
期のシリアル入力ラインが何本かある場合には、シリア
ル入力クロックに内蔵クロックバッファを割り当てるこ
とができず、インバッファを使用することになる。この
場合には、システムクロックを使用したフリップフロッ
プで叩き直して、システムクロック同期とした上で、シ
フトレジスタを駆動させる。しかし、システムクロック
周波数とシリアル入力クロック周波数が近い場合には、
叩き直すことができなくなり、シリアル入力クロックに
よりシフトレジスタを駆動させることになる。

【０００６】また、ＶＨＤＬで回路を作成し論理合成す
る際に、ファンアウト(Fan-out)の制限を掛けることが
多い。インバッファを使用した回路の場合には、ＣＡＤ
(Computer Aided Design)ツールによって、ファンアウ
トを下げるため、シフトレジスタとシリアル入力イネー
ブルラッチ用フリップフロップのクロックラインに、余
分なバッファが不均一に挿入されてしまうことがある。
その結果、シフトレジスタに使用する８個のフリップフ
ロップおよびシリアル入力イネーブルラッチ用フリップ
フロップに幾つかのバッファが挿入される。それぞれの
バッファの負荷が異なる場合には、クロックスキューが
大きくなるので、シフトレジスタが正常に動作しなくな
るという問題があった。

【０００７】第２に、内蔵クロックバッファには配置制
限があり、ピンアサインが決まっているものが多いこと
である。従って、シリアル入力クロックの任意な配置が
できず、内蔵クロックバッファ用ピンにアサインできな
かった場合は、やはりインバッファを使用することにな
る。

【０００８】また、別の問題として、近年のＦＰＧＡの
高速化がある。従来のＦＰＧＡでは、このように内蔵ク
ロックバッファを使用せずに、シリアル入力クロックに
よりシフトレジスタを駆動させても、誤動作することは
なかった。それは、内部のフリップフロップの動作速度
が遅かったため、ＶＨＤＬによる回路を論理合成後に、
ＦＰＧＡ配置配線ツールが選んだ配置配線によって生ま
れるクロックスキューよりも、データ遅延時間が大きく
なっていたからである。そこで、クロックスキューが小
さくなるようなＶＨＤＬの記述をする必要がなかった。
しかし、近年のＦＰＧＡでは、動作速度が上がり、デー
タ遅延時間が小さくなりつつある。そのため、内蔵クロ
ックバッファを使用しない場合には、ＶＨＤＬの記述を
改善せずに、ＣＡＤツールによる論理合成および配置配
線だけで複数の非同期シフトレジスタを正常動作させる
ことは困難である。

【０００９】

【発明の目的】本発明は従来技術の上述した課題に鑑み
なされたものであり、非同期シリアル入力クロックにＦ
ＰＧＡの内蔵クロックバッファを使用することなく、使
用本数の制限や配置制限を緩和し、複数の非同期シフト
レジスタを駆動するクロックのスキューを小さくするた
めの、ＶＨＤＬにより記述する非同期シリアルパラレル
変換方法および変換回路を提供することを目的とする。

【００１０】

【課題を解決するための手段】本発明の非同期シリアル
パラレル変換方法は、それぞれ奇数出力データおよび偶
数出力データを、シフトレジスタによりパラレル変換し
て出力する変換方法であって、奇数出力データおよび偶
数出力データのシフトレジスタを構成するフリップフロ
ップには、シフトレジスタ毎に共通のバッファからクロ
ックが供給される。また、本発明の好適実施形態による
と、複数のシフトレジスタのクロックラインにバッファ
を挿入して負荷を略均等にする。更に、ＶＨＤＬ等の機
能記述言語により記述する。

【００１１】また、本発明の非同期シリアルパラレル変
換回路は、シリアルデータをシフトレジスタに入力して
パラレル出力データに変換する回路であって、奇数入力
データが入力され奇数パラレルデータを出力する第１シ
フトレジスタと、偶数入力データが入力され偶数パラレ
ルデータを出力する第２シフトレジスタと、これら第１
および第２シフトレジスタを構成するフリップフロップ
に供給するクロックを分岐する複数のバッファとを備え
る。本発明の好適実施形態によると、第１および第２シ
フトレジスタをイネーブルラッチ用フリップフロップを
備え、バッファにより分岐された別のクロックを入力す
る。ＦＰＧＡ（フィールドプログラマブルゲートアレ
イ）により構成される。

【００１２】

【発明の実施の形態】以下、本発明による非同期シリ
アルパラレル変換方法および変換回路の好適実施形態の
構成および動作を、添付図面を参照して詳細に説明す
る。

【００１３】先ず、図１は、本発明による非同期シリア
ルパラレル変換回路の好適実施形態の構成図（又は回路
図）である。このシリアルパラレル変換回路は、３個の
バッファ１１〜１３および９個のフリップフロップ（Ｆ
Ｆ）１４〜２２により構成される。ＦＦ１４〜ＦＦ１７
は、縦続接続されて第１シフトレジスタを構成し、奇数
（odd）パラレルデータを出力する。また、ＦＦ１８〜
ＦＦ２１も縦続接続されて第２シフトレジスタを構成
し、偶数（even）パラレルデータを出力する。

【００１４】バッファ１１〜１３には、シリアルクロッ
ク（sr_clk）が入力される。バッファ１１の出力（sr_c
lk1）は、ＦＦ２２のクロック（ｃｌｋ）端子に入力さ
れる。バッファ１２の出力（sr_clk2）は、ＦＦ１８〜
ＦＦ２１のクロック端子に入力される。また、バッファ
１３の出力（sr_clk3）は、ＦＦ１４〜ＦＦ１７のクロ
ック端子に入力される。ＦＦ２２の出力（local_ena1）
は、ＦＦ１４〜ＦＦ２１に入力される。入力データ（sr
_dt_odd）および（sr_dt_eve）が、それぞれＦＦ１４お
よびＦＦ１８に入力される。また、ＦＦ１４〜ＦＦ２２
の全てのリセット（reset）端子には、リセット（rese
t）信号が入力される。そして、ＦＦ１４〜ＦＦ１７の
出力端子から、それぞれ奇数パラレル出力データdt_p4_
odd_0、dt_p4_odd_1、dt_p4_odd_2およびdt_p4_odd_3が
出力される。また、ＦＦ１８〜ＦＦ２１の出力端子か
ら、それぞれ偶数パラレル出力データdt_p4-eve_0、dt_
p4_eve_1、dt_p4_eve_2およびdt_p4_eve_3が出力され
る。

【００１５】ここで、ＶＨＤＬにより記述される非同期
シリアルパラレル変換回路において、内蔵クロックバッ
ファを使用できなかった場合には、論理合成の際にファ
ンアウトを下げるためにバッファが挿入されることがあ
る。複数のシフトレジスタを同一のクロックで駆動する
際に、挿入されたバッファから出力した１本のクロック
ラインが、複数のシフトレジスタあるいはシリアル入力
イネーブルラッチ用フリップフロップの両方に配線され
た場合には、他のバッファから出力されたクロックライ
ンとは負荷が異なってしまう。これにより、１個のシフ
トレジスタに使用されるクロックが、異なる負荷を持つ
バッファから出力されてしまうことになり、クロックラ
イン毎に遅延時間のばらつきが大きくなる。その結果、
クロックスキューが大きくなリ、シフトレジスタが誤動
作する。

【００１６】そこで、本発明は、１個のシフトレジスタ
（フリップフロップ）に使用されるクロックは、全て共
通の１個のバッファから出力されたクロックとすること
で、クロックスキューを小さくするものである。上述し
た図１に示す非同期シリアルパラレル変換回路は、本発
明の好適実施形態であり、図2は、複数のシフトレジス
タおよびシリアル入力イネーブルラッチ用フリップフロ
ップを含んだ非同期シリアルパラレル変換回路の、ＶＨ
ＤＬによる記述である。

【００１７】図２において、sr_clk、sr_ena、sr_dt_ev
eおよびsr_dt_odd は、それぞれ図３の場合と同様に、
シリアル入力クロック、イネーブルおよびデータ（eve
n、odd）である。local_ena1は、内部フリップフロップ
用イネーブルである。また、dt_p4_eve(3:0)およびdt_p
4_odd(3:0)はパラレル出力データ（even、odd）およびr
esetはリセット信号である。

【００１８】本発明による非同期シリアルパラレル変換
回路では、sr_clkをシフトレジスタ駆動用に直接使用せ
ず、先ず３個のバッファ１１〜１３を挿入し、シリアル
クロックsr_clkを、sr_clk1、sr_clk2およびsr_clk3に
分岐している。そして、sr_clk1の立ち下がりによってs
r_enaをラッチしてlocal_ena1を生成し、local_ena1がL
owの間に２個のシフトレジスタを動作させる。evenデー
タ用（第２）シフトレジスタは、local_ena1をイネーブ
ルとして、sr_clk2の立ち下がりでsr_dt_eveをラッチ
し、dt_p4_eve(3:0)にパラレル変換して出力する。ま
た、oddデータ用（第１）シフトレジスタは、local_ena
1をイネーブルとして、sr_clk3の立ち下がりでsr_dt_od
dをラッチし、dt_p4_odd(3:0)にパラレル変換して出力
する。

【００１９】上述の如く、sr_dt_eve用シフトレジスタ
（ＦＦ１８〜ＦＦ２１）およびsr_dt_odd用シフトレジ
スタ（ＦＦ１４〜ＦＦ１７）の4個ずつのフリップフロ
ップにシリアルクロックsr_clkを分配する前に、各シフ
トレジスタ（ＦＦ１４〜ＦＦ１７、ＦＦ１８〜ＦＦ２
１）毎に独立に1個ずつのバッファ１２、１３を配置し
ているため、同一シフトレジスタにおけるクロックライ
ンの遅延時間のばらつきは小さくなる。また、シリアル
入力イネーブルラッチ用フリップフロップ（ＦＦ２２）
にも独立にバッファ１１を配置することで、論理合成後
にシリアル入力イネーブルラッチ用フリップフロップＦ
Ｆ２２と、シフトレジスタＦＦ１４〜ＦＦ１７、ＦＦ１
８〜ＦＦ２１の双方に同一クロックラインが使用され、
負荷が不均一になることを効果的に回避できる。

【００２０】以上、本発明による非同期シリアルパラレ
ル変換方法および変換回路の好適実施形態の構成および
動作を詳述した。しかし、斯かる実施形態は、本発明の
単なる例示に過ぎず、何ら本発明を限定するものではな
い。本発明の要旨を逸脱することなく、特定用途に応じ
て種々の変形変更が可能であること、当業者には容易に
理解できよう。

【００２１】

【発明の効果】以上の説明から理解される如く、本発明
の非同期シリアルパラレル変換方法および変換回路によ
ると、次の如き実用上の顕著な効果が得られる。第１
に、非同期シリアルパラレル変換回路において、ＦＰＧ
Ａにおける内蔵クロックバッファを使用することによっ
て受ける、実現できる非同期シリアルパラレル変換回路
の個数の制限を考慮する必要がなくなることである。そ
の理由は、内蔵クロックバッファではなく、通常のイン
バッファを使用しても、シフトレジスタを正常に駆動す
ることができるからである。

【００２２】第２に、非同期シリアルパラレル変換回路
において、ＦＰＧＡにおける内蔵クロックバッファを使
用することによって受ける、ピン配置の制限を考慮する
必要がなくなることである。その理由は、内蔵クロック
バッファではなく、通常のインバッファを使用しても、
シフトレジスタを正常に駆動することができるからであ
る。その結果、非同期のシリアル入力クロックライン
を、それぞれ別のピンに割り当てることができ、多数の
非同期シリアルパラレル変換回路を、１チップのＦＰＧ
Ａ内に実現可能である。

【図面の簡単な説明】

【図１】本発明による非同期シリアルパラレル変換回路
の好適実施形態の回路図である。

【図２】図１に示す本発明による非同期シリアルパラレ
ル変換回路のＶＨＤＬによる記述である。

【図３】従来のシリアルパラレル変換回路のＶＨＤＬに
よる記述である。

【符号の説明】

１１〜１３バッファ１４〜１７第１シフトレジスタ（oddデータ用）１８〜２１第２シフトレジスタ（evenデータ用）２２シリアル入力イネーブル用フリップフロッ
プ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ１１Ｃ 19/28 Ｇ１１Ｃ 19/28

Claims

【特許請求の範囲】

【請求項１】それぞれ奇数出力データおよび偶数出力デ
ータを、シフトレジスタによりパラレル変換して出力す
る非同期シリアルパラレル変換方法において、前記奇数出力データおよび偶数出力データのシフトレジ
スタを構成するフリップフロップには、前記シフトレジ
スタ毎に共通のバッファからクロックが供給されること
を特徴とする非同期シリアルパラレル変換方法。
【請求項２】前記複数のシフトレジスタのクロックライ
ンにバッファを挿入して負荷を略均等にすることを特徴
とする請求項１に記載の非同期シリアルパラレル変換方
法。
【請求項３】ＶＨＤＬ等の機能記述言語により記述する
ことを特徴とする請求項１又は２に記載の非同期シリア
ルパラレル変換方法。
【請求項４】シリアルデータをシフトレジスタに入力し
てパラレル出力データに変換する非同期シリアルパラレ
ル変換回路において、奇数入力データが入力され奇数パラレルデータを出力す
る第１シフトレジスタと、偶数入力データが入力され偶
数パラレルデータを出力する第２シフトレジスタと、前
記第１および第２シフトレジスタを構成するフリップフ
ロップに供給するクロックを分岐する複数のバッファと
を備えることを特徴とする非同期シリアルパラレル変換
回路。
【請求項５】前記第１および第２シフトレジスタをイネ
ーブルするイネーブルラッチ用フリップフロップを備
え、前記バッファにより分岐された別のクロックを入力
することを特徴とする請求項４に記載の非同期シリアル
パラレル変換回路。
【請求項６】ＦＰＧＡ（フィールドプログラマブルゲー
トアレイ）により構成されることを特徴とする請求項４
又は５に記載の非同期シリアルパラレル変換回路。