JP2013062832A - 低パワーのデシリアライザーと多重分離方法 - Google Patents

Abstract

【課題】直列ビットストリームを並列ビットストリームに変換する少消費パワーのデシリアライザーの回路を提供する。
【解決手段】デシリアライザー７００の回路は直列ビットストリームを並列のグループ化に従って並列ビットストリームに変換する。直列データストリームを交互に第１および第２のビットストリームに多重分離することを含む。第１および第２のビットストリームは、それぞれ、第１の複数のシフトレジスタ７２４（１）および第２のシフトレジスタ７２４（２）に沿って直列にシフトされる。第１の複数のシフトレジスタにおける第１のビットストリームの第１の部分は選択され、また、第２の複数のレジスタにおける第２のビットストリームの第２の部分も選択される。並列データストリームのデータの並列のグループは、第１および第２の部分から形成される。
【選択図】図７

Description

この開示された典型的な実施例は、一般的には、直列的に復号することに関係し、より具体的には、直列のデータストリームを並列のデータストリームに多重分離する（ｄｅｍｕｌｔｉｐｌｅｘ）ことに関係する。

相互接続技術の分野において、特に、映像プレゼンテーションに関連づけられるように、いつもデータレートを増加させる要求は、成長し続ける。データレートを増加させることを容易にするための適応性のある１つのインターフェースは、ホストとクライアントの間の短距離の通信リンクに関する高速データ転送を可能にする、コスト効率が良く、低パワー消費の転送機構である高速直列リンク（ｈｉｇｈ−ｓｐｅｅｄ ｓｅｒｉａｌ ｌｉｎｋ：ＨＳＳＬ）である。一般に、高速直列リンクは、毎秒数ギガビットの最大の帯域幅を配信する、双方向データ転送のための正当な４線の正のパワーの最小を要求する。

１つの応用において、高速直列リンクは、信頼性を増加し、例えば、パワー消費を減少させる、例えばディスプレイ部分とディジタルベースバンドプロセッサ部分を相互接続するためのハンドセットの２部分のインターフェースを横切るワイヤーの数を著しく減らすことによってパワー消費を減少する。ワイヤーのこの現象は、さらに２部分のハンドセット設計の単純にすることにより、ハンドセットの製造の開発費を低下させることを可能にする。

他の高速データ転送の応用は、さらに直列ベースのデータ転送から利益を得る。高速データ転送のニーズは、直列データリンクについて毎秒ギガビットの速度を提供する物理層に関する要求との結論になる。直列データ転送の影響を弱めるために、データは、「１」および「０」のランレングス（ｒｕｎ−ｌｅｎｇｈ）を５に限定することによって、よりよいＤＣ平衡を提供するために８Ｂ／１０Ｂコードに符号化されまたフォーマットされ得る。従って、８Ｂ／１０Ｂフォーマットにおける直列データが受信される時に、デシリアライザーは、直列のストリームの直列並列変換を実行し、さらに、復号のための１０ビットのワードを整列させる必要がある。

デシリアリザーション（ｄｅｓｅｒｉａｌｉｚａｔｉｏｎ）処理において、デマルチプレクサは直列並列変換を提供するために使用される。パワー制限のある応用については、デマルチプレクサは、システム性能において減少という結論になる重要なパワーを消費することができる。従って、先の解決より少ないパワーを必要とするデータの並列処理のためにワードへの直列並列変換および整列について必要性がある。

図１は、高速直列リンクインターフェースを使用して、例の環境を例示するブロック図である。 図２は、図１の例に従って高速直列リンクの相互接続を例示するブロック図である。 図３は、直列に構成されたシフトレジスタタイプのアーキテクチャに従って構成されたデシリアライザーを例示する。 図４は、多相のクロックのシフトレジスタタイプのアーキテクチャに従って構成されたデシリアライザーを例示する。 図５は、非同期のツリー状のデマルチプレクサタイプのアーキテクチャに従って構成されたデシリアライザーを例示する。 図６は、カスケードタイプアーキテクチャに従って構成されたデシリアライザーを例示する。 図７は、ハイブリッドタイプのアーキテクチャに従って構成されたデシリアライザーを例示する。 図８は、図７のデシリアライザーのタイミング図である。 図９は、別のハイブリッドタイプのアーキテクチャに従って構成されたデシリアライザーを例示する。 図１０は、図９のデシリアライザーのタイミング図である。

詳細な説明

この明細書は、本発明の特徴を組込む、１つまたはそれより多い典型的な実施例を開示する。開示された典型的な実施例は単に発明を例示する。発明の範囲は開示された典型的な実施例に限定されない。その発明はここに添付された請求項によって定義される。

「典型的である（ｅｘｅｍｐｌａｒｙ）」という単語は「例（ｅｘａｍｐｌｅ）、事例（ｉｎｓｔａｎｃｅ）あるいは実例（ｉｌｌｕｓｔｒａｔｉｏｎ.）として役立つ」ことを意味するためにここに使用される。「典型的である」とここに開示されたどんな実施例も、他の実施例より好まれるまたは有利であるかのように必ずしも解釈されない。

添付された図面に関して下に述べられた詳細な説明は、本発明の典型的な実施例の記載として意図され、本発明が実行されることができるただ一つの実施例を表わすようには意図されない。この記載の全体にわたって使用される用語「典型的な」は、「例、事例あるいは実例として役立つ」ことを意味し、また、他の典型的な実施例よりも好まれるまたは有利であるように、必ずしも解釈されるべきでない。詳細な説明は、発明の典型的な実施例についての完全な理解を提供する目的で特定の詳細を含んでいる。発明の典型的な実施例がこれらの特定の詳細なしで実行されてもよいことは当業者に明白だろう。いくつかの事例においては、よく知られた構造および装置は、ここに提示された典型的な実施例の新規性を不明瞭にしないようにするためにブロック図の形で示される。

直列化されたデータのストリームを並列のデータのストリームに変換するための様々な典型的な実施例は、ここに開示される。１つの典型的な実施例では、直列データストリームを並列データストリームに変換するためのデシリアライザーが示される。デシリアライザーは、第１の直列データストリームを受信するよう構成された入力を含み、第１と第２の出力についての第１の直列データストリームの連続のビットを交互に出力するように構成された第１と第２の出力を含む第１のデマルチプレクサを含む。デシリアライザーは、さらに第１と第２の出力にそれぞれ結合される第１および第２の複数の直列に構成されたシフトレジスタ含む。デシリアライザーは、複数のマルチプレクサを含む第１のセレクタをさらに含む。マルチプレクサの各々は、第１の並列データストリームの一部を形成する少なくとも２つの入力、および１つの選択可能な出力を含んでいる。更に、複数のマルチプレクサの１つについての第１の入力は、第１の複数のシフトレジスタに結合され、また、複数のマルチプレクサの１つの第２の入力は第２の複数のシフトレジスタに結合される。

別の典型的な実施例では、直列のデータのストリームを並列のデータのストリームに変換するためのデシリアライザーが開示される。デシリアライザーは、直列データストリームを受信するよう構成された非同期のデマルチプレクサと、非同期のデマルチプレクサの出力にそれぞれ結合された第１と第２のデマルチプレクサを含んでいる。さらに、第１と第２のデマルチプレクサは各々複数の直列に構成されたシフトレジスタを含んでおり、複数の直列に構成されたシフトレジスタに結合されたセレクタをさらに含む。セレクタは、並列データストリームのデータの非２^Ｎ量のグルーピングを出力するようにさらに構成される。

さらに典型的な実施例では、直列ビットストリームをデシリアライズする方法が開示される。方法は、直列データストリームを第１および第２のビットのストリームに交互に多重分離することを含む。第１および第２のビットのストリームは、第１の複数の直列に構成されたシフトレジスタおよび第２の複数の直列に構成されたシフトレジスタに沿ってそれぞれ直列的にシフトされる。第１の複数直列に構成されたシフトレジスタにおける第１のビットストリームの第１の部分が選択され、また、第２の複数の直列に構成されたシフトレジスタにおける第２のビットストリームの第２の部分がさらに選択される。並列のデータのストリームのデータの並列のグループは第１と第２の部分から形成される。

発明の典型的な実施例はハードウェア、ファームウェア、ソフトウェアあるいはそれの任意の組合せにおいてインプリメントされ得る。さらに、発明の典型的な実施例は、機械読み取り可能な媒体上に記憶された命令としてインプリメントされ得て、それは１台またはそれより多いプロセッサによって読まれ実行され得る。機械読み取り可能な媒体は、機械（例えば、コンピューティング装置）によって読み取り可能な形式で格納することあるいは情報を送信するための任意の機構も含み得る。例えば、機械読み取り可能な媒体は、読み取り専用メモリ（ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ：ＲＯＭ）、ランダムアクセスメモリ（ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＲＡＭ）、磁気ディスク記憶媒体、光学的記憶媒体、フラッシュメモリ装置、伝搬される信号（例えば搬送波、赤外線信号、デジタル信号など）の電気的、光学的、音響的、あるいは他の形式、および他のものを含む。さらに、ファームウェア、ソフトウェア、ルーチン、命令は、あるアクションを実行するようにここに記載され得る。しかしながら、そのような記述が単に便宜向けであり、事実上、そのようなアクションが、ファームウェア、ソフトウェア、ルーチン、命令などを実行するコンピューティング装置、プロセッサ、コントローラあるいは他の装置に起因することは認識されるべきである。

高速直列リンクは、ホストとクライアントの間の短距離の通信リンクに関する高速の直列データ転送を可能にする、コスト効率の良い低パワー消費の転送機構である。下記では、高速の直列リンクの例は、例えば携帯電話のハンドセットの上部に含まれるカメラモジュールに関して提示されるだろう。しかしながら、カメラモジュールに対して機能的に等価な特徴を持っている任意のモジュールは、本発明の典型的な実施例において容易に代えられ、使用されることができることは関連技術に熟練している人に明白だろう。

さらに、発明の典型的な実施例によれば、高速の直列リンクのホストは、本発明を使用することから利益を得ることができるいくつかのタイプの装置のうちの１つを含み得る。例えば、ホストは、手持ち型の、ラップトップの、あるいは類似したモバイルコンピューティング装置の形式の携帯用のコンピュータであることができるだろう。さらに、それは、携帯用情報端末（Ｐｅｒｓｏｎａｌ Ｄａｔａ Ａｓｓｉｓｔａｎｔ：ＰＤＡ）、ページング装置あるいは多くの無線電話あるいはモデムのうちの１つであることができるだろう。あるいは、ホストは、ポータブルＤＶＤプレーヤーまたはＣＤプレーヤー、あるいはゲームプレイ装置のようなポータブルのエンターテイメントデバイスまたはプレゼンテーションデバイスであることができるだろう。

更に、ホストは、高速通信リンクがそのためにクライアントにとって望まれる、様々な他の広く使用される商品あるいは計画された商品におけるホスト装置か制御要素として存在することができる。例えば、ホストは、録画機器から、改善された応答のために記憶装置ベースのクライアントに、あるいはプレゼンテーション用の高解像度のより大きなスクリーンに、高いレートでデータを転送するために使用されることができるだろう。搭載した在庫システムあるいはコンピューティングシステムおよび／あるいは家庭用装置へのＢｌｕｅｔｏｏｔｈ（登録商標）接続を組み込んだ冷蔵庫のような器具は、インターネットまたはブルーツース（Ｂｌｕｅｔｏｏｔｈ（登録商標））接続モードで動作し、電子計算機あるいは制御システム（ホスト）がキャビネットのどこか他のところに存在しているとしてもインドアディスプレイ（クライアント）、キーパッドあるいはスキャナー（クライアント）の配線必要を縮小した場合に、改善された表示機能を有することができる。一般に、当業者は、新しく追加されるコネクタまたはケーブルあるいは既存のコネクタまたはケーブルのいずれかにおいて利用可能な制限される数の導線を利用して情報のより高いデータレートの転送を用いてより古い装置を改造する能力と同様に、このインターフェースの使用から利益を得られる広い種類の現代の電子機器および器具を評価するだろう。

同時に、高速直列リンククライアントは、エンドユーザに情報を提示する、またはユーザからホストに情報を提示するのに役立つ様々な装置を含み得る。例えば、ゴーグル、またはめがねに組み入れられたマイクロディスプレイ、帽子またはヘルメットに組み込まれた投影装置、窓またはフロントガラスにおけるように、車両に組み込まれた小さなスクリーンまたはホログラフィー要素、あるいは、さまざまなスピーカー、ヘッドホン、または、高品質な音あるいは音楽を提供するための音響システム。他のプレゼンテーションデバイスは会合のため、あるいは映画およびテレビ画像のための情報を提供するために使用されるプロジェクターまたは投影装置を含む。別の例は、ユーザからのタッチあるいは音以外の小さな実際の「入力」を備えた装置またはシステムのユーザから重要な情報量を転送するように要求され得る、タッチパッドあるいは感知装置の使用、音声認識入力装置、セキュリティースキャナーなどになるだろう。

さらに、コンピュータ、自動車キットあるいはデスクトップキット用ドッキングステーションおよび無線電話のためのホルダーは、エンドユーザ、あるいは他の装置および設備へのインターフェース装置として働き、特に高速ネットワークが含まれている、データ転送を助けるためにクライアント（出力装置、マウスのような入力装置）あるいはホストのいずれかを使用し得る。しかしながら、当業者は、本発明がこれらの装置に制限されておらず、市場における他の多くの装置があり、また使用のために提案されており、それは、記憶および転送の点とプレイバックでのプレゼンテーションの点のいずかれかにおいて、エンドユーザに高品質の映像と音を提供するように意図される。本発明は、希望のユーザ経験の実現に必要だった高データレートを提供するためにさまざまな要素あるいは装置の間のデータ量を増加させるのに役立つ。

図１は、高速直列リンクインターフェースを使用する例の環境を例示するブロック図である。図１の例では、高速直列リンクは２部分のハンドセット１００のヒンジを横切ってモジュールを相互結合するために使用されている。本発明のある典型的な実施例は、２部分のハンドセットにおいて高速直列リンク相互接続のような特定の例のコンテキストに記載されている一方、これは実例の目的のみについては終っており、また本発明をそのような典型的な実施例に限定するためには使用されるべきでないことに注目されなければならない。ここでの教えに基づいた関連する技術に熟練している人によって理解されるように、本発明の典型的な実施例は、高速直列リンクを相互接続することから利益を得られる任意のものを含む他の装置において使用され得る。

図１を参照して、２部分のハンドセット１００の下部の部分１０２は、モバイルステーションモデム（ＭＳＭ）のベースバンドチップ１０４を含んでいる。ＭＳＭ １０４はデジタルのベースバンドコントローラである。２部分のハンドセット１００の上部の部分１１４は液晶ディスプレイ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ：ＬＣＤ）モジュール１１６およびカメラモジュール１１８を含んでいる。

まだ図１を参照して、高速直列リンク１１０はＭＳＭ１０４にカメラモジュール１１８を接続する。典型的には、高速直列リンク制御装置はカメラモジュール１１８およびＭＳＭ１０４のいずれかに統合される。図１の例では、高速直列リンクホスト１２２はカメラモジュール１１２へ統合される一方、高速直列リンクのクライアント１０６が高速直列リンク１１０のＭＳＭ側に存在する。典型的には、高速直列リンクホストは高速直列リンクの主制御器である。図１の例では、カメラモジュール１１８からのピクセルデータは、高速直列リンク１１０上で送信される前に、高速直列リンクホスト１２２によって受信され、高速直列リンクパケットへフォーマットされる。高速直列リンククライアント１０６は、高速直列リンクパケッを受信し、それらをカメラモジュール１１８によって生成されるのと同じフォーマットのピクセルデータへ再変換する。そして、ピクセルデータは処理のためにＭＳＭ１０４における適切なブロックに送られる。

まだ図１を参照して、高速直列リンク１１２はＭＳＭ１０４にＬＣＤモジュール１１６を接続する。図１の例では、高速直列リンク１１２は、ＭＳＭ１０４に統合された高速直列リンクホスト１０８、およびＬＣＤモジュール１１６へ統合された高速直列リンククライアント１２０を相互に結合させる。図１の例において、ＭＳＭ１０４のグラフィックスコントローラによって生成された表示データは、高速直列リンク１１２に送信される前に高速直列リンクホスト１０８によって受信され、高速直列リンクパケットにフォーマットされる。高速直列リンククライアント１２０は、高速直列リンクパケットを受信し、それらをＬＣＤモジュール１１６による使用のための表示データへ再変換する。

図２は、図１の例に従って高速直列リンク相互接続１１０を例示するブロック図である。上に記載されるように、高速直列リンク１１０の機能のうちの１つは、カメラモジュール１１８からＭＳＭ１０４にピクセルデータを転送することである。従って、図２の典型的な実施例において、構造インターフェース２０６は、高速直列リンクホスト１２２にカメラモジュール１１８を接続する。フレームインターフェース２０６は、カメラモジュール１１８から高速直列リンクホスト１２２へピクセルデータを移す役目をする。

典型的には、カメラモジュール１１８はカメラから並列インターフェースを通してピクセルデータを受信し、ピクセルデータを記憶し、次に、ホストが準備できている場合、高速直列リンクホスト１２２へそれを転送する。高速直列リンクホスト１２２は、高速直列リンクパケットへ受信されるピクセルデータをカプセルに入れる。しかしながら、高速直列リンク１１０上でピクセルデータを送信することができる高速直列リンクホストに対する順番において、高速直列リンクパケットの直列化は必要である。

図２の典型的な実施例では、高速直列リンクホスト１２２内に統合された、物理層符号器２０３（例えば８Ｂ／１０Ｂ符号器）を含む直列変換器モジュール２０２は、高速直列リンク１１０上の高速直列リンクパケットを直列にシフト出力する役目をする。高速直列リンク１１０のＭＳＭの終わりに、高速直列リンククライアント１０６内に統合された、物理層復号器２０５（例えば８Ｂ／１０Ｂ復号器）を含むデシリアライザーモジュール２０４は、高速直列リンク１１０に関して受け取られた直列データからの高速直列リンクパケットを再構成する。そして、高速直列リンククライアント１０６は、いずれのカプセル化も削除し、構造インターフェース２０８を通してＭＳＭ１０４の適切なブロックに並列のピクセルデータを転送する。

デシリアライザーモジュール２０４は、典型的には直列データストリームを並列データストリームに変換するためのさまざまな形式のデマルチプレクサを含み得る。しかしながら、直列ビットストリームが増加するに従って、デシリアライザー内のパワー消費はさらに本質的に増加することができる。デシリアライザーにおけるパワー消費の決定は、一部、データ転送テートに近いレートでのスイッチング周波数による。述べたように、デシリアライザーは、一般に、物理層内で見つけられ、開放型システム間相互接続（Ｏｐｅｎ Ｓｙｓｔｅｍ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ：「ＯＳＩ」）モデルの符号化またはプロトコルのスキームを支援することに原因がある。直列化とデシリアリザーションの処理は、さらに、時々「ＳＥＲＤＥＳ」と呼ばれる。

従って、様々なデシリアライザーアーキテクチャはインプリメントされ得る。例えば、従来のシフトレジスタアーキテクチャはより遅いデータレートに適切であり得る。一般に、直列のビットストリームがシフトレジスタで受信されるように、第１のクロック信号は、直列のビットをレジスタにシフトし、第２のより遅いクロックによる各ステージから対応する並列ビットストリームを出力する。しかしながら、直列ビットレートが増加するに従って、シフトレジスタのデータ記憶素子の刻時は相当な量のパワーを消費する。

さらに、１対２デマルチプレクサのツリー状のーアーキテクチャのような２^Ｎファンアウトを利用する他のアーキテクチャは可能である。しかしながら、８Ｂ／１０Ｂあるいは奇数ビット数のスキームのような非２^Ｎ符号化が利用される場合に不必要なパワー消費という結果になる非能率が導入される。さまざまなアーキテクチャがデータ率および直列データ符号化に基づくある利点および損失を有している一方、過大なデータ記憶素子あるいはラッチを含んでいるデシリアライザーアーキテクチャはより少数の記憶素子あるいはラッチを含んでいるアーキテクチャより大きなパワーを消費する。

様々なアーキテクチャを比較するために、パワー消費は、特定のラッチのスイッチング
周波数によって増加されたラッチあるいは「フリップフロップ」の量に基づいて標準化される。例を意図するが、限定を意図しないで、ここに記述されたさまざまな典型的な実施例は、一般的に、デシリアライザーで８ビットを１０ビットのビットストリームに直列化し、次に１０ビットの並列のグループが復号用のデシリアライザーで形成されることを必要とする８Ｂ／１０Ｂ符号化を含む、さまざまな符号化スキームによって符号化された直列データをグループ化するためのデシリアライザーを例示する。

図３は、直列入力／並列出力のシフトレジスタタイプのアーキテクチャに従って構成されたデシリアライザー３００を例示する。例えば、直列データ３０２は、例えば、毎秒４Ｇビットのデータレートで、リンクに関して受信されように例示され、例えば、４ＧＨｚで動作する直列入力クロック３０６に従って直列シフトレジスタ３０４に直列的にクロック入力される。８Ｂ／１０Ｂの直列的に符号化されたビットストリームにおいて、Ｎは、１０個の直列に構成されたシフトレジスタ３０４（１−１０）との結論になる１０に等しい。従って、１０ビットの直列データは、シフトレジスタ３０４（１−１０）にクロック入力する場合、Ｎによる分割のクロック３０８は、１０個の並列に構成されたシフトレジスタ３１０（１−１０）に直列データの１０ビットのグループをラッチする。

その、直列入力／並列出力のシフトレジスタアーキテクチャは、クロックフルレート（例えば、毎秒４Ｇビット）で動作する比較的多くのラッチを犠牲にしての並列データ（例えば、符号化ビットの偶数／奇数ビット量）の任意の番号が付けられたグルーピングを用意する利点を含んでいる。従って、標準化されたパワー計算のために、直列入力／並列出力のシフトレジスタタイプのアーキテクチャは、次の標準化されたパワーという結論になる。

ここで、１０ｆは、直列に構成されたシフトレジスタ３０４（１−１０）からのパワーであり、１０ｆ／１０は、ＳＩクロックレートの１０分の１の直列入力クロックレートで動作する直列に構成されたシフトレジスタ３１０（１−１０）からのパワーである。

図４は、多相のクロックのシフトレジスタタイプのアーキテクチャによって構成されたデシリアライザー４００を例示する。直列データ４０２は、例えば、毎秒４Ｇビットのデータレートでリンクに関して受信されるように例示され、８Ｂ／１０Ｂの符号化された直列のビットストリームに対して、ｆ／１０有効なＮによる分割のクロックという結論になる多相の入力クロックに従って直列のシフトレジスタに多相にクロック入力され、ここで、Ｎが１０個の並列に構成されたシフトレジスタ４０４（１−１０）という結論になる１０に等しい。従って、１０ビットの直列データが、シフトレジスタ４０４（１−１０）に多相でクロック入力された場合、Ｎによる分割のクロック４０８は、１０ビットのグループの並列データを１０個の並列に構成されたシフトレジスタ４１０（１−１０）のなかにラッチされる。

多相のシフトレジスタアーキテクチャは、多相の計時スキーム（例えばΦ１、Φ２、・・・、ΦＮ）の比較的複雑で高価な生成を犠牲にして、並列データ（例えば、符号化ビットの偶数／奇数ビットの量）の任意番号が付けられたグループ化を用意する利点を含んでいる。従って、多相のシフトレジスタアーキテクチャのための標準化されたパワー計算は、次の標準化されたパワーという結論になる。

ここで、１０ｆ／１０は、Ｎにより分割されたクロックレートで刻時する多相の構成されたシフトレジスタ４０４（１−１０）からのパワーであり、また１０ｆ／１０の刻時は、Ｎによる分割のクロックレートで刻時する並列に構成されたシフトレジスタ４１０（１−１０）からのパワーである。上記のパワー計算は、例えば毎秒４Ｇビット当たり１０個のサンプルの非常に正確なクロック位相制御を生成するに必要な付加的なパワーをまだ考慮に入れないことに注意してください。具体的には、高精度なクロックは、一般に、十分な量のパワーを消費する高精度なフェーズロックドループ（ｐｈａｓｅ ｌｏｃｋｅｄ ｌｏｏｐ：ＰＬＬ）回路を必要とする。

図５は、非同期のツリー状のデマルチプレクサタイプアーキテクチャによって構成されたデシリアライザー５００を例示する。直列データ５０２は、例えば、毎秒４Ｇビットのデータレートでリンクに関して受信されるように例示され、例えば、２ＧＨｚで動作するハーフレートの入力クロック５０６に従って１対２のデマルチプレクサ５０４（１）にクロック入力される。一般的な１対２のデマルチプレクサ５０４は、ＤＩＮで２ビットの直列データを受信し、Ｄ０とＤ１で２つの並列ビットのデータを出力するよう構成されたラッチを含むために例示される。さらに、一般的な１対２のデマルチプレクサ５０４は、フルレートで入力クロックＣＬＫを受信し、入力クロックのハーフレートで出力クロックＣＬＫ／２を生成するクロックディバイダで構成される。

８Ｂ／１０Ｂの直列符号化ビットストリームのこの例において、Ｎは、１０に等しい一方、非同期のツリー状のデマルチプレクサタイプアーキテクチャは、２の累乗に従って分岐する。特に、デマルチプレクサ５０４（１）は、さらに８つの出力ビットＤ０−Ｄ７を生成する１対２のデマルチプレクサ５０４（４−７）へさらに分岐する１対２のデマルチプレクサ５０４（２−３）へ分岐する。従って、非同期のツリー状のデマルチプレクサアーキテクチャは、８Ｂ／１０Ｂ符号化スキームに従って４つの１０ビットのグループへ４０ビットのデータを再グループ化するために並列データの５つの８ビットのグループをバッファーしなければならない。したがって、デシリアライザー５００は、４つの１０ビットのグループへ４０ビットのデータを再グループ化するための並列データの５つの８ビットのグループをバッファーするように構成された８対１０の変換回路５１０をさらに含む。

１対２のデマルチプレクサのそれぞれが、２のべき乗の符号化以外の符号化構造を直接サポートしないことを犠牲にして、入力クロックの第１のエッジの第１の入力データ、および入力クロックの第２のエッジの第２の入力データをラッチするので、非同期のツリー状のデマルチプレクサアーキテクチャは、データのハーフレートで刻時する利点を含む。従って、非同期のツリー状のデマルチプレクサアーキテクチャのための標準化されたパワー計算は、次の標準化されたパワーにという結論になる。

ここで、３ｆ／２は１対２のデマルチプレクサ５０４（１）からのパワーであり、６ｆ／４は、１対２のデマルチプレクサ５０４（２−３）からのパワーであり、１２ｆ／８は、１対２のデマルチプレクサ５０４（４−７）からのパワーであり、２ｆは、８対１０の変換回路５１０からの標準化されたパワーである。

図６は、カスケードタイプアーキテクチャ従って構成されたデシリアライザー６００を例示する。直列データ６０２は、例えば、毎秒４Ｇビットのデータレートでリンクに関して受信されるように例示され、例えば、２ＧＨｚで動作するハーフレートの入力クロック６０６に従って１対２のデマルチプレクサ６０４にクロック入力される。一般的な１対２のデマルチプレクサ６０４は、ＤＩＮで２ビットの直列データを受信し、Ｄ０とＤ１で２つの並列ビットのデータを出力するよう構成されたラッチを含む図５の１対２のマルチプレクサ５０４のように一般的に構成される。

８Ｂ／１０Ｂのこの例において、直列に符号化されたビットストリームＮが１０と等しい一方、カスケードタイプのデシリアライザーアーキテクチャはさらに、図３の直列的に構成されたシフトレジスタ３０４および１０個の並列に構成されたシフトレジスタ３１０に類似している２つの１対５の直列のデマルチプレクサ６０８を含む。１対２のデマルチプレクサ６０４のＤ０とＤ１の出力は、５分割されたクロック６１０によって刻時される１対５のデマルチプレクサ６０８（１−２）の出力にそれぞれ結合される。従って、カスケードタイプのデシリアライザーアーキテクチャは、直列データビットの１０ビットの並列のグループＤ０−Ｄ９を生成する。

１対２のデマルチプレクサのそれぞれが高いクロックレートで動作する比較的多くのラッチを犠牲にして、入力クロックの第１のエッジの第１の入力データと入力クロック６０６の第２のエッジの第２の入力データをラッチするので、カスケードタイプのデシリアライザーアーキテクチャは、データのハーフレート刻時することの利点を含む。従って、カスケードタイプのデシリアライザーアーキテクチャのための標準化されたパワー計算は、次の標準化されたパワーという結論になる。

ここで、３ｆ／２は、１対２のデマルチプレクサ６０４からのパワーであり、１０ｆ／２は、１対５のデマルチプレクサ６０８（１）からのパワーであり、１０ｆ／５は、１対５のデマルチプレクサ６０８（２）からの力である。

図７は、典型的な実施例に応じてハイブリッドタイプのアーキテクチャに従って構成されたデシリアライザー７００を例示する。ＳＤＩＮ７０２上の直列データは、例えば、毎秒４Ｇビットのデータレートで、リンクを通して受信されたように例示され、例えば、２ＧＨｚで動作するハーフレートの入力クロック７０６に従う１対２のデマルチプレクサ７０４のように例示された第１ステージのデシリアライザーにクロック入力される。１対２のデマルチプレクサ７０４は、ＳＤＩＮ２ビットの直列データを受信するよう、かつＤ０およびＤ１で並列２ビットのデータを出力するよう構成されたたラッチを含むよう例示される。更に、１対２のデマルチプレクサ７０４は、さらに、入力クロックレートで入力クロック７０６を受信し、かつ入力クロック７０６のレートの半分で出力クロック７１０を生成するクロックディバイダ７０８で構成される。この例によれば、入力クロックレートは２ＧＨｚであり、また、出力クロックレートは１ＧＨｚである。遅延素子７１２−７１６は、当業者によって理解されるような回路の「競合（ｒａｃｅ）」状態を回避するためにさまざまなコンポーネントの実際の性能に基づいて構成され、ここでさらに定義されない。

デシリアライザー７００は、１対５のデマルチプレクサ７２０（１−２）の並列配置として例示された第２ステージのデシリアライザーをさらに含む。１対５のデマルチプレクサ７２０は、各々シフトレジスタタイプの１対５のデマルチプレクサとして構成されないが、非同期要素を含んでいることが注目されるべきである。具体的には、各デマルチプレクサ７２０は、１対２のデマルチプレクサ７０４からＤ０またはＤ１のうちの１つを受信し、かつクロック７１０に応答して出力Ｄ０およびＤ１を生成するように構成された非同期の１対２のデマルチプレクサ７２２を含む。

１対５のデマルチプレクサ７２０は、１対３のデマルチプレクサ７２４ようにここに指定された、１対２のデマルチプレクサ７２２のＤ０とＤ１の出力につながれた直列のシフトレジスタをさらに含む。１対３のデマルチプレクサ７２４は、真実の１入力３出力のマルチプレクサではなく、むしろ、デシリアライザー７００の出力として周期的選択用の直列データを保存するための一連のシフトレジスタとしての機能であることが注目されるべきである。具体的には、１対３のデマルチプレクサ７２４は、１対２のデマルチプレクサ７２２のＤ０につながれた直列に構成されたシフトレジスタ７２６および７２８と、１対２のデマルチプレクサ７２２のＤ１につながれた直列に構成されたシフトレジスタ７３０および７３２を含む。直列に構成されたシフトレジスタ７２６−７３２は、１対２のデマルチプレクサ７０４によって生成されたクロック７１０によって刻時される。１対３のデマルチプレクサ７２４は、さらに、下記に記載される出力信号ｒ１、ｒ２、ｒ３、ｒ４、ｒ５およびｒ１１を含む。

１対５のデマルチプレクサ７２０は、この例において、５つの２対１のマルチプレクサ７４０−７４８をそれぞれ含むセレクタ７３４を備える。２対１のマルチプレクサ７４０−７４８への２つの入力の各々は、デマルチプレクサ７２４の「ｒ」の出力信号に接続する。具体的には、マルチプレクサ７４０への２つの入力は、出力信号ｒ１およびｒ２に接続され、マルチプレクサ７４２への２つの入力は、出力信号ｒ２およびｒ３に接続され、マルチプレクサ７４４への２つの入力は、出力信号ｒ３およびｒ４に接続され、マルチプレクサ７４６への２つの入力は、出力信号ｒ４およびｒ５に接続され、マルチプレクサ７４８への２つの入力は、出力信号ｒ５およびｒ１１に接続される。２対１のマルチプレクサ７３４への入力は、１０によって分割されるクロック７５０によって選択的にコントロールされ、それは毎秒４Ｇビットの直列データストリームおいて２００ＭＨｚで動作する。図８のタイミング図において注目されるように、クロック７５０は必ずしも５０／５０のデユーティサイクルを示さない。

１対５のデマルチプレクサ７２０は、それぞれ選択された出力信号ｒ１、ｒ２、ｒ３、ｒ４、ｒ５およびセレクタ７３４によって決定されるようなｒ１１を受け取りラッチするためにセレクタ７３４の出力に結合された並列ラッチ７５８をさらに含む。並列ラッチ７５８は、５分割のクロック７７０によって選択的にラッチされ、それは、毎秒４Ｇビットの直列入力データストリームにおいて、４００ＭＨｚで動作する。並列ラッチ７５８（１）は、出力ＯＵＴ１−ＯＵＴ５として１０ビットの多重分離された（ｄｅｍｕｌｔｉｐｌｅｘｅｄ）８Ｂ／１０Ｂの直列ストリームの１０ビットの第１の５ビットを出力する。同様に、並列ラッチ７５８（２）は、出力ＯＵＴ６−ＯＵＴ１０として、１０ビットの多重分離された８Ｂ／１０Ｂの直列ストリームの１０ビットの第２の５ビットを出力する。図８のタイミング図において注目されるように、クロック７７０は必ずしも５０／５０デューティサイクルを示さない。

１対２デマルチプレクサがそれぞれ入力クロックの第１のエッジの上の第１の入力データ、および入力クロックの第２のエッジの上の第２の入力データをラッチするので、ハイブリッドタイプのデシリアライザーアーキテクチャは、データをハーフレートで刻時する利点を含んでいる。図７のハイブリッドのタイプのデシリアライザーは、さらにより少数のラッチおよびより低い実行周波数のために、より少ないパワー消費から利益を得る。従って、ハイブリッドタイプのデシリアライザーアーキテクチャのための標準化されたパワー計算は、次の標準化されたパワーという結論となる。

図８は、典型的な実施例に従って、図７のデシリアライザー７００のタイミング図である。例証されたこととして、１０ビットの入力直列データＳＤＩＮ７０２の１０ビットのグループは、「１ ２ ３ ４ ５ ６ ７ ８ ９ １０」、「ａ ｂ ｃ ｄ ｅ ｆ ｇ ｈ ｉ ｊ」、「Ａ Ｂ Ｃ Ｄ Ｅ Ｆ Ｇ Ｈ Ｉ Ｊ」、および「１１ ２２ ３３ ４４ ５５ ６６ ７７ ８８ ９９・・・」のように例示される。「ｒ」の出力信号の円で囲まれたエリアは、１０ビットのそれぞれのグループの時間整列を表わす。ＣＬＫ７０６の最初の６つのサイクルは、デシリアライザー７００のパイプラインアーキテクチャは、直列データが用意されるようなることを可能にする。さらに、クロック７５０およびクロック７７０の非対称の配置が図８に例示される。そのような非対称は、出力の２^Ｎ量に制限されないデシリアライザー７００からの出力を考慮に入れる。

図９は、別の典型的な実施例に従ってハイブリッドタイプのアーキテクチャによって構成されたデシリアライザー８００を例示する。例えば、ＳＤＩＮ８０２の上の直列データは、例えば、毎秒４Ｇビットのデータレートでリンクに関し受信されるよう例示され、２ＧＨｚで動作するハーフレートの入力クロック８０６に従って１対２のデマルチプレクサ８０４ように例示される第１ステージのデシリアライザーにクロック入力される。１対２のデマルチプレクサ８０４は、ＳＤＩＮ８０２の上の２ビットの直列データを受信するよう、かつＤ０およびＤ１で２つの並列ビットのデータを出力するよう構成されたラッチを含むよう例示される。遅延素子８１２および８１４は、当業者によって理解されるような回路の「競合」条件を回避するためにさまざまなコンポーネントの実際の性能に基づいて構成され、ここではさらに定義されない。

デシリアライザー８００は、２対７のデマルチプレクサ８２０として例示された第２ステージのデシリアライザーをさらに含んでいる。２対７のデマルチプレクサ８２０がシフトレジスタタイプの２対７のデマルチプレクサとして構成されないが、１対２のデマルチプレクサ８０４からＤ０とＤ１を受信し、かつラッチするための信号を生成するように構成されることが注目されるべきである。デシリアライザー８００の出力として周期的に選択するための直列入力データを保存するための一連のシフトレジスタとして２対７のデマルチプレクサ８２０が機能することが注目されるべきである。具体的には、２対７のデマルチプレクサ８２０は、１対２のデマルチプレクサ８０４のＤ０に結合され、直列に構成されたシフトレジスタ８２６−８３２と、１対２のデマルチプレクサ８０４のＤ１に結合された直列に構成されたシフトレジスタ８３４−８４０とを含む。直列に構成されたシフトレジスタ８２６−８４０は、クロック８０６によって刻時される。２対７のデマルチプレクサ８２４は、さらに、下記に記載される出力信号ｒ１、ｒ２、ｒ３、ｒ４、ｆ１、ｆ２、ｆ３、およびｆ４を含む。

２対７のデマルチプレクサ８２０は、さらに、この例において、７つの２対１のマルチプレクサ８５０−８６２を含むセレクタ８４４を備える。２対１のマルチプレクサ８５０−８６２への２つの入力の各々は、シフトレジスタ８２６−８４０の「ｒ」あるいは「ｆ」の出力信号に接続する。具体的には、マルチプレクサ８５０への２つの入力は出力信号ｒ１およびｆ１に接続され、マルチプレクサ８５２への２つの入力は出力信号ｆ１およびｒ２に接続され、マルチプレクサ８５４への２つの入力は出力信号ｒ２およびｆ２に接続され、マルチプレクサ８５６への２つの入力は出力信号ｆ２およびｒ３に接続され、マルチプレクサ８５８への２つの入力は出力信号ｒ３およびｆ３に接続される。マルチプレクサ８６０への２つの入力は出力信号ｆ３およびｒ４に接続され、また、マルチプレクサ８６２への２つの入力は出力信号ｒ４およびｆ３に接続される。２対１のマルチプレクサ８４４への入力は、７分割のクロック８７０によって選択的にコントロールされ、それは、毎秒４Ｇビットの直列入力データストリームのこの例において２８５ＭＨｚで動作する。図１０のタイミング図において注目されるように、クロック８７０は必ずしも５０／５０デユーティサイクルを示さない。

２対７のデマルチプレクサ８２０は、セレクタ８４４によって決定されたようにそれぞれ選択された出力信号ｒ１、ｒ２、ｒ３、ｒ４、ｆ１、ｆ２、ｆ３およびｆ４を受信し、ラッチするためにセレクタ８４４の出力につながれた並列ラッチ８７２をさらに備える。並列ラッチ８７２は、３．５分割のクロック８７４によって選択的にラッチされ、それは毎秒４Ｇビットの直列の入力データストリームのこの例において５７０ＭＨｚで動作する。並列ラッチ８７２は、出力ＯＵＴ１−ＯＵＴ７として多重分離される７ビットの符号化スキームの７ビットのグループを出力する。図１０のタイミング図において注目されるように、クロック８７４は必ずしも５０／５０のデューティサイクルを示さない。

各１対２のデマルチプレクサが入力クロックの第１のエッジ上の第１の入力データ、および入力クロックの第２のエッジ上の第２の入力データをラッチするので、ハイブリッドタイプのデシリアライザーアーキテクチャは、データのハーフレートで刻時する利点を含んでいる。図９のハイブリッドタイプのデシリアライザーは、さらにより少数のラッチおよびより低い実行周波数のために、より少ないパワー消費から利益を得る。従って、ハイブリッドタイプのデシリアライザーアーキテクチャのための標準化されるパワー計算は、次の標準化されたパワーとの結論になる。

図１０は、典型的な実施例に従う図９のデシリアライザー８００のタイミング図である。例示されるように、７ビットの入力直列データＳＤＩＮ８０２のグループは、「１ ２ ３ ４ ５ ６ ７」、「ａ ｂ ｃ ｄ ｅ ｆ ｇ」、「Ａ Ｂ Ｃ Ｄ Ｅ Ｆ Ｇ」、「１０ ２０ ３０ ４０ ５０ ６０ ７０」、「１１ ２１ ３１ ４１ ５１ ６１ ７１」のように例示される。「ｒ」および「ｆ」の出力信号の円で囲まれたグループ分けは、７ビットのそれぞれのグループの時間整列を表わす。円で囲まれたグループ分けにおける「Ｘ」は、多重分離処理に関して「かまわない」というデータを示す。ＣＬＫ ８０６の第１の４サイクルは、デシリアライザー８００のパイプライン化されたアーキテクチャが、直列データを用意するようになることを可能にする。さらに、クロック８７０およびクロック８７４の非対称の配置が図１０に例証される。そのような非対称は、出力の２^Ｎの量に制限されないデシリアライザー８００からの出力を考慮にいれる。実際、デシリアライザー８００は、図９に例示されるように、出力の奇数を提供するよう構成され得る。

当業者は、情報と信号が、さまざまな異なる技術および技法のうちの任意のものを使用して表わされ得ると理解するだろう。例えば、上記の記載の全体にわたって参照され得るデータ、命令、コマンド、情報、信号、ビット、シンボルおよびチップは、電圧、電流、電磁波、磁場あるいは、磁性粒子、光学的な場あるいは光学粒子、あるいはそれの任意の組合せによって表わされてもよい。

当業者は、ここで開示された典型的な実施例に関連して記載された様々な実例となる論理ブロック、モジュール、回路、およびアルゴリズムのステップは、電子ハードウェア、コンピュータソフトウェアあるいは、両者の組合せとしてインプリメントされてもよいことをさらに認識するだろう。ハードウェアおよびソフトウェアの互換性を明確に例示するために、さまざまな実例となるコンポーネント、ブロック、モジュール、回路、およびステップはそれらの機能性の点から上記に一般的に記載された。そのような機能性がハードウェアまたはソフトウェアとしてインプリメントされるかどうかは、全体のシステムに課された特有の応用および設計の制約に依存する。熟練した技術者は、各特有の応用の方法を変えることにおいて記載された機能性をインプリメントし得るが、そのようなインプリメンテーションの決定は、発明の典型的な実施例の範囲からの離脱を引き起こすとは解釈されるべきでない。

様々な実例となる論理ブロック、モジュール、およびここに示された典型的な実施例に関して記述された回路は、汎用プロセッサ、デジタル信号プロセッサ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ：ＤＳＰ）、定用途向け集積回路（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ：ＦＰＧＡ）あるいは他のプログラマブルロジックデバイス、個別のゲートかトランジスターロジック、個別のハードウェアコンポーネントあるいはここに記載された機能を行なうことを目指した任意の組合せでインプリメントされあるいは実行され得る。汎用プロセッサはマイクロプロセッサであり得るが、代わりとして、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、あるいはステートマシンであり得る。プロセッサは、さらに、コンピューティング装置、例えば、ＤＳＰとマイクロプロセッサの組合せ、複数のマイクロプロセッサ、ＤＳＰのコアと協力する１個またはそれより多いマイクロプロセッサ、あるいは任意の他のそのような構成としてインプリメントされ得る。

ここに開示された典型的な実施例に関して記載された方法あるいはアルゴリズムのステップは、直接ハードウェアにおいて、プロセッサによって実行されるソフトウェアモジュールにおいて、あるいは２つの組合せにおいて具体化され得る。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読み出し専用メモリ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ：ＲＯＭ）、電気的にプログラム可能なＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ：ＥＰＲＯＭ）、消去可能な電気的にプログラム可能なＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ：ＥＥＰＲＯＭ）、レジスタ、ハードディスク、取外し可能ディスク、ＣＤ−ＲＯＭ、あるいは技術において知られた記憶媒体の他の形式において、存在し得る。典型的な記憶媒体は、プロセッサが、記憶媒体から情報を読むことができ、そこに情報を書き込むことができるプロセッサにつながれる。代わりに、記憶媒体はプロセッサに不可欠であり得る。プロセッサと記憶媒体は、ＡＳＩＣにおいて存在し得る。ＡＳＩＣはユーザ端末において存在し得る。代わりに、プロセッサと記憶媒体は、ユーザ端末の個別部品として存在し得る。

１つ以上の典型的な実施例では、記述された関数は、ハードウェア、ソフトウェア、ファームウェアあるいはそれの任意の組合せ中でインプリメントされ得る。もしソフトウェアにおいてインプリメントされれば、機能は、コンピュータ読み取り可能な媒体上の１つまたはそれより多い命令あるいはコードとして記憶されるか、あるいは送信され得る。コンピュータが読める媒体は、コンピュータ記憶装置媒体、およびある場所から別の場所へコンピュータープログラムの転送を容易にするあらゆる媒体を含む通信媒体の両方を含んでいる。記憶媒体はコンピュータによってアクセスすることができるあらゆる利用可能な媒体であり得る。例を意図するが限定を意図しないで、そのようなコンピュータ読み取り可能な媒体は、命令構造、またはデータ構造の形式希望のプログラムコードを移動し、記憶するために使用され、コンピュータによってアクセスされるＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光ディスク記憶装置、磁気ディスク記憶装置、あるいは他の任意の記憶装置を備えることができる。さらに、任意の接続も適切にコンピュータ読み取り可能な媒体と名付けられる。例えば、同軸ケーブル、光ファイバーケーブル、ツイステッドペア、デジタル加入者線（ｄｉｇｉｔａｌ ｓｕｂｓｃｒｉｂｅｒ ｌｉｎｅ：ＤＳＬ）あるいは赤外線、ラジオおよびマイクロ波のような無線技術を使用して、ソフトウェアがウェブサイト、サーバあるいは他の遠隔のソースから送信される場合、同軸ケーブル、光ファイバーケーブル、ツイステッドペア、ＤＳＬあるいは赤外線、ラジオおよびマイクロ波のような無線技術は、媒体の定義に含まれる。ここで使用されるようなディスク（ｄｉｓｋ）とディスク（ｄｉｓｃ）は、ディスク（ｄｉｓｋ）が、通常、磁気的にデータを再生する一方、ディスク（ｄｉｓｃ）が、レーザーでデータを光学上再生するコンパクトディスク（ｃｏｍｐａｃｔ ｄｉｓｃ：ＣＤ）、レーザーディスク（登録商標）、光ディスク、ディジタル・バーサタイル・ディスク（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｋ：ＤＶＤ）、フロッピー（登録商標）ディスクおよびブルーレイディスクを含んでいる。上記のものの組合せは、さらに、コンピュータ読み取り可能な媒体の範囲内で含まれるべきである。

開示された典型的な実施例の前の記載は、任意の当業者に本発明を作るか使用することを可能にするために提供される。これらの典型的な実施例へのさまざまな修正は、当業者に容易に明白になる。また、ここに定義された包括的な法則は、発明の趣旨あるいは範囲から離脱せずに、他の典型的な実施例に適用され得る。したがって、本発明は、ここに示された典型的な実施例に限定されるように意図されないが、ここに示された法則と新規な特徴と一致する最も広い範囲を与えられるべきである。

開示された典型的な実施例の前の記載は、任意の当業者に本発明を作るか使用することを可能にするために提供される。これらの典型的な実施例へのさまざまな修正は、当業者に容易に明白になる。また、ここに定義された包括的な法則は、発明の趣旨あるいは範囲から離脱せずに、他の典型的な実施例に適用され得る。したがって、本発明は、ここに示された典型的な実施例に限定されるように意図されないが、ここに示された法則と新規な特徴と一致する最も広い範囲を与えられるべきである。
以下に本件出願当初の特許請求の範囲に記載された発明を付記する。
［１］第１の直列データストリームを受信するために入力と、第１の第２の出力上の第１の直列データストリームの連続するビットを交互に出力するために出力を含む第１のデマルチプレクサと、
第１と第２の出力にそれぞれ結合された第１および第２の複数のフトレジスタと、
複数の入力と第１の並列のデータストリームの部分を形成する選択可能な出力をそれぞれ含む複数のマルチプレクサを含む第１のセレクタであって、
複数のマルチプレクサの１つの第１の入力は、第１の複数のシフトレジスタに結合し、複数のマルチプレクサの１つの第２の入力は第２の複数のシフトレジスタに結合する、第１のセレクタと
を備えるデシリアライザー。
［２］前記複数のマルチプレクサの個数は、２を基底としない個数を含む、［１］のデシリアライザー。
［３］前記複数のマルチプレクサの個数は、奇数の個数を含む、［１］のデシリアライザー。
［４］前記複数のマルチプレクサのそれぞれの第１の入力は、前記第１の複数のシフトレジスタに結合し、前記複数のマルチプレクサのそれぞれの第２の入力は、前記第２の複数のシフトレジスタに結合する、［１］のデシリアライザー。
［５］前記複数のマルチプレクサも１つにおける前記少なくとも１つの入力は、前記第１の複数のレジスタに沿った第１の位置で前記第１のシフトレジスタに結合し、前記複数のマルチプレクサの１つにおける第２の入力は、前記第２の複数のシフトレジスタに沿った第１の位置とは異なる第２の位置で前記第２の複数のシフトレジスタに結合する、［１］のデシリアライザー。
［６］前記複数のマルチプレクサは、非対称のデューティサイクルを有するクロック信号に従って選択される、［１］のデシリアライザー。
［７］前記第１のデマルチプレクサおよび前記第１および第２の複数のシフトレジスタは、共通に刻時される、［１］のデシリアライザー。
［８］前記第１の直列データストリームの符号化は、８Ｂ／１０Ｂの符号化を含む、［１］のデシリアライザー。
［９］第２の直列データストリームを受信するために入力を含み、また、第１と第２の出力上に第２の直列データストリームの連続するビットを交互に出力するために第３と第４の出力を含む第２のデマルチプレクサと、
前記第３と第４の出力にそれぞれ結合された第３および第４の複数のシフトレジスタと、および、
それぞれ複数の入力と、第２の並列データストリーム一部を形成する選択的な出力を含む第２のセレクタであって、前記複数のマルチプレクサの１つにおける第１の入力は、前記第３のシフトレジスタに結合し、複数のマルチプレクサの１つにおける第２の入力は前記第４の複数のシフトレジスタに結合する、第２のセレクタと
を備える［１］のデシリアライザー。
［１０］直列データ列を受け取るために入力を含み、前記第１の直列データストリームおよび前記第２の直列データストリームのような直列データストリームの連続するビットを交互に出力するために第１と第２の出力を含む入力デマルチプレクサをさらに備える［９］のデシリアライザー。
［１１］前記直列データストリームの符号化は、８Ｂ／１０Ｂの符号化を備える、［１０］のデシリアライザー。
［１２］直列データストリームを受信する非同期のデマルチプレクサと、
非同期デマルチプレクサの出力にそれぞれ結合された第１と第２デマルチプレクサであって、前記第１と第２のデマルチプレクサは、各々複数個のシフトレジスタを含み、前記第１と第２のデマルチプレクサは、複数のシフトレジスタに結合されたセレクタをさらに含み、前記セレクタは、前記並列データストリームの非ベースの量のグループピングを出力する、第１と第２のデマルチプレクサと
を備えるデシリアライザー。
［１３］前記直列ビットストリームの符号化は、８Ｂ／１０Ｂ符号化を含む、［１２］のデシリアライザー。
［１４］前記複数のシフトレジスタは、前記非同期のデマルチプレクサのクロックレートの半分で動作する、［１２］のデシリアライザー。
［１５］前記第１と第２のデマルチプレクサの少なくとも１つの出力の個数は、２を基底としない個数を備える、［１２］のデシリアライザー。
［１６］直列ビットストリームをデシリアライズする方法であって、
直列データストリームを第１と第２のストリームに多重分離することと、
第１の複数のシフトレジスタに沿って第１のビットストリームを、また、第２の複数のシフトレジスタに沿って第２のビットストリームをそれぞれ直列にシフトすることと、
並列のデータストリームにおいて、並列のグループのデータを形成するために、前記第１の複数のシフトレジスタにおいて、第１のビットストリームの少なくとも第１の部分を、また、前記第２の複数のシフトレジスタにおいて、少なくとも第２の部分を選択することと
を含む方法。
［１７］選択することは、並列のグループが前記直列ビットストリームに対応するように前記部分を選択することをさらに含む、［１６］の方法。
［１８］前記符号化は、８Ｂ／１０Ｂ符号化を含む、［１７］の方法。
［１９］前記第１と第２の部分は、サイズが異なる、［１６］の方法。
［２０］前記並列のグループのデータにおいてデータの個数は、２を基底としない個数あるいは奇数の個数を備える、［１６］の方法。
［２１］前記シフトレジスタに沿って前記第１および第２のビットストリームを直列にシフトすることは、前記直列データストリームを交互に多重化することの半分の前記クロックレートで刻時することを含む、［１６］の方法。
［２２］並列データストリームから直列データストリームを生成するシリアライザーと、
直列データストリームから並列データストリームを生成するデシリアライザーと
を備え、
前記シリアライザーは、
直列データストリームを受け取る非同期のデマルチプレクサと、
非同期のデマルチプレクサの出力に結合された第１および第２のデマルチプレクサと
を含み
前記第１および第２のデマルチプレクサはそれぞれ複数のシフトレジスタを含み、
前記第１および第２のデマルチプレクサは、複数のシフトレジスタに結合されたセレクタを備え、
前記セレクタは、前記並列データストリームにおけるデータの非ベースの２つの量を出力するハンドセット。
［２３］前記直列ビットストリームは、８Ｂ／１０Ｂ符号化を含む、［２２］のハンドセット。
［２４］前記複数のシフトレジスタは、前記非同期のデマルチプレクサの前記クロックレートの半分で動作する、［２２］のハンドセット。
［２５］前記第１および第２のデマルチプレクサの少なくとも１つの出力の個数は、２を基底としない個数を備える、［２２］のハンドセット。
［２６］直列ビットストリームをデシリアライズするためのデシリアライザーであって、
直列データストリームを第１および第２のビットストリームに多重分離するための手段と、
第１の複数のシフトレジスタに沿って第１のビットストリームをそれぞれ直列にシフトするための手段と、
並列データストリームにおいて、並列グループのデータを形成するために、第１の複数のレジスタにおける第１のビットストリームの少なくとも第１の部分および第２の複数のビットストリームの少なくとも第２の部分を選択するための手段と
を備えるデシリアライザー。
［２７］前記選択するための手段は、さらに、前記の並列グループが直列ビットストリームの符号化に相当するように前記部分を選択するための手段を備える、［２６］のデシリアライザー。
［２８］前記符号化は、８Ｂ／１０Ｂ符号化を含む、［２７］のデシリアライザー。

Claims (28)

1. 第１の直列データストリームを受信するために入力と、第１の第２の出力上の第１の直列データストリームの連続するビットを交互に出力するために出力を含む第１のデマルチプレクサと、
   第１と第２の出力にそれぞれ結合された第１および第２の複数のフトレジスタと、
   複数の入力と第１の並列のデータストリームの部分を形成する選択可能な出力をそれぞれ含む複数のマルチプレクサを含む第１のセレクタであって、
   複数のマルチプレクサの１つの第１の入力は、第１の複数のシフトレジスタに結合し、複数のマルチプレクサの１つの第２の入力は第２の複数のシフトレジスタに結合する、第１のセレクタと
   を備えるデシリアライザー。
2. 前記複数のマルチプレクサの個数は、２を基底としない個数を含む、請求項１のデシリアライザー。
3. 前記複数のマルチプレクサの個数は、奇数の個数を含む、請求項１のデシリアライザー。
4. 前記複数のマルチプレクサのそれぞれの第１の入力は、前記第１の複数のシフトレジスタに結合し、前記複数のマルチプレクサのそれぞれの第２の入力は、前記第２の複数のシフトレジスタに結合する、請求項１のデシリアライザー。
5. 前記複数のマルチプレクサも１つにおける前記少なくとも１つの入力は、前記第１の複数のレジスタに沿った第１の位置で前記第１のシフトレジスタに結合し、前記複数のマルチプレクサの１つにおける第２の入力は、前記第２の複数のシフトレジスタに沿った第１の位置とは異なる第２の位置で前記第２の複数のシフトレジスタに結合する、請求項１のデシリアライザー。
6. 前記複数のマルチプレクサは、非対称のデューティサイクルを有するクロック信号に従って選択される、請求項１のデシリアライザー。
7. 前記第１のデマルチプレクサおよび前記第１および第２の複数のシフトレジスタは、共通に刻時される、請求項１のデシリアライザー。
8. 前記第１の直列データストリームの符号化は、８Ｂ／１０Ｂの符号化を含む、請求項１のデシリアライザー。
9. 第２の直列データストリームを受信するために入力を含み、また、第１と第２の出力上に第２の直列データストリームの連続するビットを交互に出力するために第３と第４の出力を含む第２のデマルチプレクサと、
   前記第３と第４の出力にそれぞれ結合された第３および第４の複数のシフトレジスタと、および、
   それぞれ複数の入力と、第２の並列データストリーム一部を形成する選択的な出力を含む第２のセレクタであって、前記複数のマルチプレクサの１つにおける第１の入力は、前記第３のシフトレジスタに結合し、複数のマルチプレクサの１つにおける第２の入力は前記第４の複数のシフトレジスタに結合する、第２のセレクタと
   を備える請求項１のデシリアライザー。
10. 直列データ列を受け取るために入力を含み、前記第１の直列データストリームおよび前記第２の直列データストリームのような直列データストリームの連続するビットを交互に出力するために第１と第２の出力を含む入力デマルチプレクサをさらに備える請求項９のデシリアライザー。
11. 前記直列データストリームの符号化は、８Ｂ／１０Ｂの符号化を備える、請求項１０のデシリアライザー。
12. 直列データストリームを受信する非同期のデマルチプレクサと、
    非同期デマルチプレクサの出力にそれぞれ結合された第１と第２デマルチプレクサであって、前記第１と第２のデマルチプレクサは、各々複数個のシフトレジスタを含み、前記第１と第２のデマルチプレクサは、複数のシフトレジスタに結合されたセレクタをさらに含み、前記セレクタは、前記並列データストリームの非ベースの量のグループピングを出力する、第１と第２のデマルチプレクサと
    を備えるデシリアライザー。
13. 前記直列ビットストリームの符号化は、８Ｂ／１０Ｂ符号化を含む、請求項１２のデシリアライザー。
14. 前記複数のシフトレジスタは、前記非同期のデマルチプレクサのクロックレートの半分で動作する、請求項１２のデシリアライザー。
15. 前記第１と第２のデマルチプレクサの少なくとも１つの出力の個数は、２を基底としない個数を備える、請求項１２のデシリアライザー。
16. 直列ビットストリームをデシリアライズする方法であって、
    直列データストリームを第１と第２のストリームに多重分離することと、
    第１の複数のシフトレジスタに沿って第１のビットストリームを、また、第２の複数のシフトレジスタに沿って第２のビットストリームをそれぞれ直列にシフトすることと、
    並列のデータストリームにおいて、並列のグループのデータを形成するために、前記第１の複数のシフトレジスタにおいて、第１のビットストリームの少なくとも第１の部分を、また、前記第２の複数のシフトレジスタにおいて、少なくとも第２の部分を選択することと
    を含む方法。
17. 選択することは、並列のグループが前記直列ビットストリームに対応するように前記部分を選択することをさらに含む、請求項１６の方法。
18. 前記符号化は、８Ｂ／１０Ｂ符号化を含む、請求項１７の方法。
19. 前記第１と第２の部分は、サイズが異なる、請求項１６の方法。
20. 前記並列のグループのデータにおいてデータの個数は、２を基底としない個数あるいは奇数の個数を備える、請求項１６の方法。
21. 前記シフトレジスタに沿って前記第１および第２のビットストリームを直列にシフトすることは、前記直列データストリームを交互に多重化することの半分の前記クロックレートで刻時することを含む、請求項１６の方法。
22. 並列データストリームから直列データストリームを生成するシリアライザーと、
    直列データストリームから並列データストリームを生成するデシリアライザーと
    を備え、
    前記シリアライザーは、
    直列データストリームを受け取る非同期のデマルチプレクサと、
    非同期のデマルチプレクサの出力に結合された第１および第２のデマルチプレクサと
    を含み
    前記第１および第２のデマルチプレクサはそれぞれ複数のシフトレジスタを含み、
    前記第１および第２のデマルチプレクサは、複数のシフトレジスタに結合されたセレクタを備え、
    前記セレクタは、前記並列データストリームにおけるデータの非ベースの２つの量を出力するハンドセット。
23. 前記直列ビットストリームは、８Ｂ／１０Ｂ符号化を含む、請求項２２のハンドセット。
24. 前記複数のシフトレジスタは、前記非同期のデマルチプレクサの前記クロックレートの半分で動作する、請求項２２のハンドセット。
25. 前記第１および第２のデマルチプレクサの少なくとも１つの出力の個数は、２を基底としない個数を備える、請求項２２のハンドセット。
26. 直列ビットストリームをデシリアライズするためのデシリアライザーであって、
    直列データストリームを第１および第２のビットストリームに多重分離するための手段と、
    第１の複数のシフトレジスタに沿って第１のビットストリームをそれぞれ直列にシフトするための手段と、
    並列データストリームにおいて、並列グループのデータを形成するために、第１の複数のレジスタにおける第１のビットストリームの少なくとも第１の部分および第２の複数のビットストリームの少なくとも第２の部分を選択するための手段と
    を備えるデシリアライザー。
27. 前記選択するための手段は、さらに、前記の並列グループが直列ビットストリームの符号化に相当するように前記部分を選択するための手段を備える、請求項２６のデシリアライザー。
28. 前記符号化は、８Ｂ／１０Ｂ符号化を含む、請求項２７のデシリアライザー。

Images