JPH088757A - 並列／直列変換回路及び直列／並列変換回路 - Google Patents
並列／直列変換回路及び直列／並列変換回路Info
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- JPH088757A JPH088757A JP6133099A JP13309994A JPH088757A JP H088757 A JPH088757 A JP H088757A JP 6133099 A JP6133099 A JP 6133099A JP 13309994 A JP13309994 A JP 13309994A JP H088757 A JPH088757 A JP H088757A
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Abstract
(57)【要約】
【目的】 本発明は、並列／直列変換回路及び直列／並
列変換回路に関し、高速クロックで動作する部分の少な
い並列／直列変換回路及び直列／並列変換回路の提供を
図ることを目的とする。 【構成】 高速クロックを用いて、２ｎ個の低速並列デ
ータを高速直列データに変換する際、２ｎ個の低速並列
データをｍ分割した第１〜第ｍの低速並列データを、該
高速クロックをｍ分周した分周クロックを利用して、そ
れぞれ直列データに変換する第１〜第ｍの並列／直列変
換手段1, 2と、第１〜第ｍの並列／直列変換手段の出力
を、高速クロックを用いて高速直列データに変換して送
出する出力手段32とを有するように構成する。
列変換回路に関し、高速クロックで動作する部分の少な
い並列／直列変換回路及び直列／並列変換回路の提供を
図ることを目的とする。 【構成】 高速クロックを用いて、２ｎ個の低速並列デ
ータを高速直列データに変換する際、２ｎ個の低速並列
データをｍ分割した第１〜第ｍの低速並列データを、該
高速クロックをｍ分周した分周クロックを利用して、そ
れぞれ直列データに変換する第１〜第ｍの並列／直列変
換手段1, 2と、第１〜第ｍの並列／直列変換手段の出力
を、高速クロックを用いて高速直列データに変換して送
出する出力手段32とを有するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は並列／直列変換回路及び
直列／並列変換回路に関するものである。例えば、デイ
ジタル無線システムの変調方式として４相PSK や多値QA
M などを用いる場合、信号を２系列、或いは複数系列に
して伝送する必要がある。
直列／並列変換回路に関するものである。例えば、デイ
ジタル無線システムの変調方式として４相PSK や多値QA
M などを用いる場合、信号を２系列、或いは複数系列に
して伝送する必要がある。
【０００２】この為、PCM 端局装置から送られてきた１
系列のディジタル信号を、送信側では直列／並列変換回
路で複数の信号系列に分割し、受信側では並列／直列変
換回路で複数系列の信号を１系列のディジタル信号に変
換している。
系列のディジタル信号を、送信側では直列／並列変換回
路で複数の信号系列に分割し、受信側では並列／直列変
換回路で複数系列の信号を１系列のディジタル信号に変
換している。
【０００３】ここで、並列／直列変換回路及び直列／並
列変換回路のうち、高速クロックで動作する部分が多く
なるに従って、高速クロック発生部の負荷が重くなり、
より高速なクロックでの動作が困難となる。
列変換回路のうち、高速クロックで動作する部分が多く
なるに従って、高速クロック発生部の負荷が重くなり、
より高速なクロックでの動作が困難となる。
【０００４】そこで、並列／直列変換回路及び直列／並
列変換回路として高速クロックで動作する部分を少なく
することが必要である。
列変換回路として高速クロックで動作する部分を少なく
することが必要である。
【０００５】
【従来の技術】図８は並列／直列変換回路の従来例の構
成図、図９は図８の要部動作説明図、図10は図８中の並
列／直列変換部分の動作説明図、図11は図10の動作説明
図、図12は直列／並列変換回路の従来例の構成図、図13
は図12の動作説明図である。
成図、図９は図８の要部動作説明図、図10は図８中の並
列／直列変換部分の動作説明図、図11は図10の動作説明
図、図12は直列／並列変換回路の従来例の構成図、図13
は図12の動作説明図である。
【０００６】ここで、図９、図11、図13中の左側の符号
は図８、図10、図12中の同じ符号の部分の動作を示す図
である。以下、24系列の低速データを１系列の高速デー
タに変換し、または１系列の高速データを24系列の低速
データに変換するとして、図８〜図12を説明する。
は図８、図10、図12中の同じ符号の部分の動作を示す図
である。以下、24系列の低速データを１系列の高速デー
タに変換し、または１系列の高速データを24系列の低速
データに変換するとして、図８〜図12を説明する。
【０００７】先ず、図８中のカウンタ71は、図示しない
24 進のカウンタ部分とパルス生成部分とからなり、前
者は入力する高速クロックを用いてカウント動作してカ
ウント値を後者に送出する。後者はカウント値０〜15の
間は "0"、16〜23の間は "1"となる様なパルスを生成し
て低速クロックとして外部に送出する( 図９- , 参
照) 。
24 進のカウンタ部分とパルス生成部分とからなり、前
者は入力する高速クロックを用いてカウント動作してカ
ウント値を後者に送出する。後者はカウント値０〜15の
間は "0"、16〜23の間は "1"となる様なパルスを生成し
て低速クロックとして外部に送出する( 図９- , 参
照) 。
【０００８】また、デコーダ72はカウント値が14である
ことをデコードすると、高速クロック１周期分の"1" の
パルスを「内部データ取り込みパルス」としてフリップ
フロップ( 以下、FFと省略する)73 を介して、並列／直
列変換部分（即ち、24ビットシフトレジスタ）の構成要
素である多重化機能付きフリップフロップFF1 〜FF23に
送出する( 図９- 参照) 。
ことをデコードすると、高速クロック１周期分の"1" の
パルスを「内部データ取り込みパルス」としてフリップ
フロップ( 以下、FFと省略する)73 を介して、並列／直
列変換部分（即ち、24ビットシフトレジスタ）の構成要
素である多重化機能付きフリップフロップFF1 〜FF23に
送出する( 図９- 参照) 。
【０００９】ここで、図10に示す様に、多重化機能付き
フリップフロップ、例えば、FF1 はFF1 部分75のデータ
入力側に多重化機能部分74が付加されており、この部分
の端子０には前段の出力が、端子１には低速データがそ
れぞれ印加する。
フリップフロップ、例えば、FF1 はFF1 部分75のデータ
入力側に多重化機能部分74が付加されており、この部分
の端子０には前段の出力が、端子１には低速データがそ
れぞれ印加する。
【００１０】そして、多重化機能部分74は端子S に"1"
の「内部データ取り込みパルス」が印加した時は端子１
の出力を、"0" の「内部データ取り込みパルス」が印加
した時は端子０の出力をそれぞれセレクトしてFF1 部分
75に加える。
の「内部データ取り込みパルス」が印加した時は端子１
の出力を、"0" の「内部データ取り込みパルス」が印加
した時は端子０の出力をそれぞれセレクトしてFF1 部分
75に加える。
【００１１】そこで、端子CKに入力する高速クロックの
立上り点で多重化された前段の出力と低速データが取り
込まれ、高速クロックの１周期分遅延して端子Q から送
出される。
立上り点で多重化された前段の出力と低速データが取り
込まれ、高速クロックの１周期分遅延して端子Q から送
出される。
【００１２】さて、図10は多重化機能付きFFを縦続接続
して構成した並列/ 直列変換部分であるが、図11を参照
しながらこの部分の動作を説明する。図11- に示す様
に、端子ID00〜端子ID23には低速並列データであるデー
タ24〜データ１が印加しているので、FF0 は図11- に
示す様に、高速クロックの立上り点でデータ24を取り込
んでFF1 に送出する。
して構成した並列/ 直列変換部分であるが、図11を参照
しながらこの部分の動作を説明する。図11- に示す様
に、端子ID00〜端子ID23には低速並列データであるデー
タ24〜データ１が印加しているので、FF0 は図11- に
示す様に、高速クロックの立上り点でデータ24を取り込
んでFF1 に送出する。
【００１３】FF1 の多重化機能部分74にはデータ23と前
段からのデータ24が印加するが、上記の様に、「内部デ
ータ取り込みパルス」が"1" の時はデータ23を、"0" の
時は前段の出力データ24をセレクトするので、FF1 部分
75の入力側には図11- のa2に示す多重化データを高速
クロックの１周期分だけ左側にシフトしたものが現れ
る。そして、この多重化データは、高速クロックの立上
り点でFF1 部分に取り込まれて図11- のa2に示す多重
化データが得られる。
段からのデータ24が印加するが、上記の様に、「内部デ
ータ取り込みパルス」が"1" の時はデータ23を、"0" の
時は前段の出力データ24をセレクトするので、FF1 部分
75の入力側には図11- のa2に示す多重化データを高速
クロックの１周期分だけ左側にシフトしたものが現れ
る。そして、この多重化データは、高速クロックの立上
り点でFF1 部分に取り込まれて図11- のa2に示す多重
化データが得られる。
【００１４】FF2, FF3もFF1 と同様な動作を行って、FF
2, FF3から図11- のa3, a4に示す多重化データを出力
するので、FF23の多重化機能部分には図11- のa23 に
示す多重化データとデータ１が印加する。そこで、高速
クロックの立上り点でこれらのデータはFF23に取り込ま
れ、高速直列データに変換されたデータ24〜データ１が
得られる( 図11- 参照) 。
2, FF3から図11- のa3, a4に示す多重化データを出力
するので、FF23の多重化機能部分には図11- のa23 に
示す多重化データとデータ１が印加する。そこで、高速
クロックの立上り点でこれらのデータはFF23に取り込ま
れ、高速直列データに変換されたデータ24〜データ１が
得られる( 図11- 参照) 。
【００１５】つまり、上記の説明の様に、図９- に示
す「内部データ取り込みパルス」が"1" の時、図８の端
子ID00〜ID23に印加している低速並列データ( A1〜A24/
B1〜B24)を取り込んで前段FFの出力と多重化した後、高
速クロックで、順次シフトすることによりFF23から図９
- に示す様に、低速並列データを変換した高速直列デ
ータが得られる（図９- , , 参照) 。
す「内部データ取り込みパルス」が"1" の時、図８の端
子ID00〜ID23に印加している低速並列データ( A1〜A24/
B1〜B24)を取り込んで前段FFの出力と多重化した後、高
速クロックで、順次シフトすることによりFF23から図９
- に示す様に、低速並列データを変換した高速直列デ
ータが得られる（図９- , , 参照) 。
【００１６】なお、図11- 中の24(A 24)・・は、図11
のデータと図９- , のデータとを対応付けしたもの
で、例えば、図11中のデータ24は図９中のA24 、データ
48は図９中のB24 に対応することを示してある。
のデータと図９- , のデータとを対応付けしたもの
で、例えば、図11中のデータ24は図９中のA24 、データ
48は図９中のB24 に対応することを示してある。
【００１７】次に、図12において、16ビットシフトレジ
スタで構成された直列／並列変換部分81に図13- ,
に示す高速直列データが印加すると、高速直列データは
高速クロックの立上り点で順次、シフトレジスタの中を
シフトして行く。そこで、端子1 〜端子16に図13- に
示す様な低速並列データが現れる。
スタで構成された直列／並列変換部分81に図13- ,
に示す高速直列データが印加すると、高速直列データは
高速クロックの立上り点で順次、シフトレジスタの中を
シフトして行く。そこで、端子1 〜端子16に図13- に
示す様な低速並列データが現れる。
【００１８】一方、カウンタ82は、図示しない24進カウ
ンタ部分と内部ラッチ用クロック生成部分とから構成さ
れ、前者は高速クロックをカウントしてカウント値を後
者に送出する。後者は、例えば、カウント値が０〜15ま
では"0" 、16〜23までは"1"の内部ラッチ用クロックを
生成するが、内部ラッチ用クロックは２分岐し、一部は
そのままラッチ83, 85に加え、他の部分は反転してラッ
チ84, 86に加える（図13- , 参照) 。
ンタ部分と内部ラッチ用クロック生成部分とから構成さ
れ、前者は高速クロックをカウントしてカウント値を後
者に送出する。後者は、例えば、カウント値が０〜15ま
では"0" 、16〜23までは"1"の内部ラッチ用クロックを
生成するが、内部ラッチ用クロックは２分岐し、一部は
そのままラッチ83, 85に加え、他の部分は反転してラッ
チ84, 86に加える（図13- , 参照) 。
【００１９】そして、２系列の内部ラッチ用クロックの
立上り点で、16ビットのシフトレジスタの出力を対応す
るラッチに取り込むと、ラッチ83にはデータA1〜A8, ラ
ッチ84, 85にはデータB1〜B8, ラッチ86にはデータC1〜
C8がそれぞれ格納され、高速直列データと同じデータ配
列となる。
立上り点で、16ビットのシフトレジスタの出力を対応す
るラッチに取り込むと、ラッチ83にはデータA1〜A8, ラ
ッチ84, 85にはデータB1〜B8, ラッチ86にはデータC1〜
C8がそれぞれ格納され、高速直列データと同じデータ配
列となる。
【００２０】
【発明が解決しようとする課題】上記の様に、並列／直
列変換部分で、高速クロックと高速クロックを利用して
生成した「内部データ取り込みパルス」を用いて、前段
出力データと低速並列データを多重化し、多重化された
データを高速クロック1 周期分、シフトすることを順
次、繰り返して低速並列データを高速直列データに変換
した。
列変換部分で、高速クロックと高速クロックを利用して
生成した「内部データ取り込みパルス」を用いて、前段
出力データと低速並列データを多重化し、多重化された
データを高速クロック1 周期分、シフトすることを順
次、繰り返して低速並列データを高速直列データに変換
した。
【００２１】この場合、多重化機能部分付きフリップフ
ロップが高速クロックで動作する為、低速並列データの
並列数が増えるに従って高速クロックで動作する部分が
増えて、高速クロック発生部の負荷が大きくなり、より
高速なクロックでの動作が困難となる。
ロップが高速クロックで動作する為、低速並列データの
並列数が増えるに従って高速クロックで動作する部分が
増えて、高速クロック発生部の負荷が大きくなり、より
高速なクロックでの動作が困難となる。
【００２２】また、高速直列データを、高速クロックを
用いて直列/ 並列変換部分をシフトさせて低速並列デー
タに変換した後、高速クロックを利用して生成した内部
ラッチ用クロックを用いて、低速並列データをラッチ手
段にラッチして低速並列データ取り出していた。そこ
で、低速並列データの並列数が増えるに従って高速クロ
ックで動作する部分が増えて、高速クロック発生部の負
荷が重くなり、より高速なクロックでの動作が困難とな
る。
用いて直列/ 並列変換部分をシフトさせて低速並列デー
タに変換した後、高速クロックを利用して生成した内部
ラッチ用クロックを用いて、低速並列データをラッチ手
段にラッチして低速並列データ取り出していた。そこ
で、低速並列データの並列数が増えるに従って高速クロ
ックで動作する部分が増えて、高速クロック発生部の負
荷が重くなり、より高速なクロックでの動作が困難とな
る。
【００２３】つまり、高速クロックで動作する部分が大
きいので、高速クロックの動作周波数が制限されると云
う課題があった。本発明は高速クロックで動作する部分
の少ない並列／直列変換回路及び直列／並列変換回路の
提供を図ることを目的とする。
きいので、高速クロックの動作周波数が制限されると云
う課題があった。本発明は高速クロックで動作する部分
の少ない並列／直列変換回路及び直列／並列変換回路の
提供を図ることを目的とする。
【００２４】
【課題を解決するための手段】図１は第１の本発明の原
理構成図、図２は第２の本発明の原理構成図である。図
中、１，２は２ｎ個の低速並列データをｍ分割（ｍは正
の整数）した第１〜第ｍの低速並列データを、高速クロ
ックをｍ分周した分周クロックを利用して、それぞれ直
列データに変換する第１〜第ｍの並列／直列変換手段、
32は第１〜第ｍの並列／直列変換手段の出力を、該高速
クロックを用いて高速直列データに変換して送出する出
力手段である。
理構成図、図２は第２の本発明の原理構成図である。図
中、１，２は２ｎ個の低速並列データをｍ分割（ｍは正
の整数）した第１〜第ｍの低速並列データを、高速クロ
ックをｍ分周した分周クロックを利用して、それぞれ直
列データに変換する第１〜第ｍの並列／直列変換手段、
32は第１〜第ｍの並列／直列変換手段の出力を、該高速
クロックを用いて高速直列データに変換して送出する出
力手段である。
【００２５】また、４，５は該第１〜第ｍの直列データ
を、該分周クロックを用いて低速並列データに変換する
第１〜第ｍの直列／並列手段、61は入力した高速直列デ
ータを第１〜第ｍの直列データに分割し、該高速クロッ
クをｍ分周して分周クロックを生成する分割・分周手
段、62は該第１〜第ｍの直列／並列変換手段の出力を、
該分周クロックから生成したラッチパルスを用いて高速
データと同一データ配列となる様にラッチするラッチ手
段である。
を、該分周クロックを用いて低速並列データに変換する
第１〜第ｍの直列／並列手段、61は入力した高速直列デ
ータを第１〜第ｍの直列データに分割し、該高速クロッ
クをｍ分周して分周クロックを生成する分割・分周手
段、62は該第１〜第ｍの直列／並列変換手段の出力を、
該分周クロックから生成したラッチパルスを用いて高速
データと同一データ配列となる様にラッチするラッチ手
段である。
【００２６】
【作用】第１の本発明は、２ｎ個の低速並列データを、
例えば、ｎ個の並列奇数データとｎ個の並列偶数データ
に２分割する。
例えば、ｎ個の並列奇数データとｎ個の並列偶数データ
に２分割する。
【００２７】そして、高速クロックを２分周した分周ク
ロックを利用して並列奇数データを第１の並列／直列変
換手段で、並列偶数データを第２の並列／直列変換手段
でそれぞれ第１，第２の直列データに変換する。更に、
該高速クロックを用いて、第１，第２の直列データを出
力手段で並列／直列変換して高速直列データを取り出す
様にした。
ロックを利用して並列奇数データを第１の並列／直列変
換手段で、並列偶数データを第２の並列／直列変換手段
でそれぞれ第１，第２の直列データに変換する。更に、
該高速クロックを用いて、第１，第２の直列データを出
力手段で並列／直列変換して高速直列データを取り出す
様にした。
【００２８】第２の本発明は、分割・分周手段61で入力
した２ｎ個の高速直列データを、例えば、ｎ個の第１，
第２の直列データに分割し、高速クロックを２分周して
分周クロックを生成する。また、分周クロックを用い
て、第１，第２の直列データを第１，第２の直列／並列
変換手段4, 5で低速並列データに変換して出力する。
した２ｎ個の高速直列データを、例えば、ｎ個の第１，
第２の直列データに分割し、高速クロックを２分周して
分周クロックを生成する。また、分周クロックを用い
て、第１，第２の直列データを第１，第２の直列／並列
変換手段4, 5で低速並列データに変換して出力する。
【００２９】そして、出力した低速並列データは、分周
クロックを利用して生成したラッチパルスを用いて、高
速直列データと同じデータ配列となる様にラッチ手段に
ラッチして取り出す様にした。
クロックを利用して生成したラッチパルスを用いて、高
速直列データと同じデータ配列となる様にラッチ手段に
ラッチして取り出す様にした。
【００３０】つまり、第１の本発明の並列／直列変換の
場合、高速クロックは出力手段のみで使用し、他の部分
は分周クロックを利用して変換に必要な動作を行わせる
様にした。
場合、高速クロックは出力手段のみで使用し、他の部分
は分周クロックを利用して変換に必要な動作を行わせる
様にした。
【００３１】また、第２の本発明の直列／並列変換の場
合、高速クロックは分割・分周手段のみで使用し、他の
部分は高速クロックを分周した分周クロックを用いて変
換に必要な動作を行わせる様にした。
合、高速クロックは分割・分周手段のみで使用し、他の
部分は高速クロックを分周した分周クロックを用いて変
換に必要な動作を行わせる様にした。
【００３２】これにより、高速クロックで動作する部分
の少ない並列／直列変換回路及び直列／並列変換回路の
提供ができる。
の少ない並列／直列変換回路及び直列／並列変換回路の
提供ができる。
【００３３】
【実施例】図３は並列／直列変換回路の実施例の構成
図、図４は図３の要部動作説明図、図５は図３中の並列
／直列変換部分の動作説明図、図６は直列／並列変換回
路の実施例の構成図、図７は図６の動作説明図である。
図、図４は図３の要部動作説明図、図５は図３中の並列
／直列変換部分の動作説明図、図６は直列／並列変換回
路の実施例の構成図、図７は図６の動作説明図である。
【００３４】ここで、全図を通じて同一符号は同一対象
物を示す。また、図４、図５、図７中の左側の符号は図
３、図６中の同じ符号の部分の動作を示す図である。な
お、図３中のFF24は出力段の構成部分で、他の部分は第
１〜第ｍの並列／直列変換手段の構成部分である。
物を示す。また、図４、図５、図７中の左側の符号は図
３、図６中の同じ符号の部分の動作を示す図である。な
お、図３中のFF24は出力段の構成部分で、他の部分は第
１〜第ｍの並列／直列変換手段の構成部分である。
【００３５】以下、２ｎ＝24, ｍ＝２として、図３〜図
７を説明するが、上記で詳細に説明した部分については
概略説明し、本発明の部分を詳細説明する。また、図４
中のデータA1〜A24, B1 〜B24 ・・は図５中のデータ１
〜24, 25〜48に対応する。
７を説明するが、上記で詳細に説明した部分については
概略説明し、本発明の部分を詳細説明する。また、図４
中のデータA1〜A24, B1 〜B24 ・・は図５中のデータ１
〜24, 25〜48に対応する。
【００３６】図３において、入力した高速クロックはFF
321 で構成された２分周部分で２分周されてFF1 〜FF23
とカウンタ322 に加えられる。カウンタ322 は、図示し
ない12進のカウンタ部分と低速クロック生成部分とから
構成されており、前者は２分周された高速クロック（以
下、分周クロックと云う）をカウントしてカウント値を
後者に送出し、後者はカウント値０〜カウント値７まで
は"0", カウント値８〜11までは"1" のパルス( これを
低速クロックと云う) を送出する。
321 で構成された２分周部分で２分周されてFF1 〜FF23
とカウンタ322 に加えられる。カウンタ322 は、図示し
ない12進のカウンタ部分と低速クロック生成部分とから
構成されており、前者は２分周された高速クロック（以
下、分周クロックと云う）をカウントしてカウント値を
後者に送出し、後者はカウント値０〜カウント値７まで
は"0", カウント値８〜11までは"1" のパルス( これを
低速クロックと云う) を送出する。
【００３７】また、デコーダ323 はカウント値６をデコ
ードすると分周クロック１周期分の"1" のパルスを「内
部データ取り込みパルス」としてFF 324を介して縦続接
続したFF1 〜FF23の多重化機能部分に加える( 図４-
〜, 及び図５- , ,参照) 。
ードすると分周クロック１周期分の"1" のパルスを「内
部データ取り込みパルス」としてFF 324を介して縦続接
続したFF1 〜FF23の多重化機能部分に加える( 図４-
〜, 及び図５- , ,参照) 。
【００３８】更に、偶数番号の端子ID00, ID02・・・ID
22には低速データA24, A22・・A2が、奇数番号の端子ID
01, ID03・・ID23には低速データA23, A21・・A1が印加
している( 図４- 参照) 。
22には低速データA24, A22・・A2が、奇数番号の端子ID
01, ID03・・ID23には低速データA23, A21・・A1が印加
している( 図４- 参照) 。
【００３９】さて、図４，図５を参照して、図３中の第
１，第２の並列／直列変換部分を構成するFF0 〜FF23の
動作を説明する。上記の様に、端子ID00〜ID23には対応
する低速データが印加しているので、FF 0 は分周クロッ
クの立上り点でA24(即ち、データ24) を取り込んでFF2
に出力する( 図５-a1 参照) 。
１，第２の並列／直列変換部分を構成するFF0 〜FF23の
動作を説明する。上記の様に、端子ID00〜ID23には対応
する低速データが印加しているので、FF 0 は分周クロッ
クの立上り点でA24(即ち、データ24) を取り込んでFF2
に出力する( 図５-a1 参照) 。
【００４０】FF2 は従来例で詳細説明した様に、「内部
データ取り込みパルス」が"1" の時に低速データA22
を、"0" の時にFF0 が送出した低速データA24 をセレク
トして多重化し、分周クロックで取り込んで次段のFF4
に出力する( 図５-a2 参照) 。
データ取り込みパルス」が"1" の時に低速データA22
を、"0" の時にFF0 が送出した低速データA24 をセレク
トして多重化し、分周クロックで取り込んで次段のFF4
に出力する( 図５-a2 参照) 。
【００４１】FF4, FF6・・FF22もFF2 と同じく「内部デ
ータ取り込みパルス」で前段からのデータと入力する低
速データを多重化し、分周クロックで多重化データを１
分周クロック分だけ遅延して出力するので、FF22の出力
側では多重化された偶数データ、即ち、分周クロックで
直列変換された偶数データが得られる( 図５-a3 〜a5及
び図４- 参照) 。
ータ取り込みパルス」で前段からのデータと入力する低
速データを多重化し、分周クロックで多重化データを１
分周クロック分だけ遅延して出力するので、FF22の出力
側では多重化された偶数データ、即ち、分周クロックで
直列変換された偶数データが得られる( 図５-a3 〜a5及
び図４- 参照) 。
【００４２】FF1, FF3, FF5 ・・FF23も、上記と同様に
多重化、１分周クロック分だけ遅延を繰り返して直列変
換された奇数データを取り出す( 図５-a6 〜a10 及び図
４-参照) 。
多重化、１分周クロック分だけ遅延を繰り返して直列変
換された奇数データを取り出す( 図５-a6 〜a10 及び図
４-参照) 。
【００４３】そして、図５- , に示すFF22, FF23の
出力は、FF24の多重化機能部分に加えられた「内部デー
タ取り込みパルス」で多重化され、FF部分で高速クロッ
クを用いて高速直列データ1 〜24 (A1〜A24), 25〜 (B1
〜 )が得られる( 図４- ,及び図５−, 参照)
。
出力は、FF24の多重化機能部分に加えられた「内部デー
タ取り込みパルス」で多重化され、FF部分で高速クロッ
クを用いて高速直列データ1 〜24 (A1〜A24), 25〜 (B1
〜 )が得られる( 図４- ,及び図５−, 参照)
。
【００４４】次に、図７を参照して図６の動作を説明す
る。図６中のFF 41,51は高速クロックで動作する２ビッ
トシフトレジスタで、入力した高速直列データA1〜A8,
B1〜B8, C1〜C8・・は、高速クロック1 周期分, 遅延し
て８ビットシフトレジスタ42に、高速クロック２周期
分，遅延して８ビットシフトレジスタ52に加えられる(
図７- 〜参照) 。
る。図６中のFF 41,51は高速クロックで動作する２ビッ
トシフトレジスタで、入力した高速直列データA1〜A8,
B1〜B8, C1〜C8・・は、高速クロック1 周期分, 遅延し
て８ビットシフトレジスタ42に、高速クロック２周期
分，遅延して８ビットシフトレジスタ52に加えられる(
図７- 〜参照) 。
【００４５】一方、高速クロックは２分周器611 で２分
周されて分周クロックとして２つのシフトレジスタとカ
ウンタ612 に加えられる。カウンタ612 は、図示しない
12進カウンタ部分とパルス生成部分とからなり、パルス
生成部分はカウント値０〜７の時は"0" を、８〜11の時
は"1" となるパルスを出力するが、このパルスを２つに
分けて第１のパルスは直接、ラッチ部分621, 623に、第
２のパルスは反転してラッチ部分622, 624に加える（図
７- , 参照) 。
周されて分周クロックとして２つのシフトレジスタとカ
ウンタ612 に加えられる。カウンタ612 は、図示しない
12進カウンタ部分とパルス生成部分とからなり、パルス
生成部分はカウント値０〜７の時は"0" を、８〜11の時
は"1" となるパルスを出力するが、このパルスを２つに
分けて第１のパルスは直接、ラッチ部分621, 623に、第
２のパルスは反転してラッチ部分622, 624に加える（図
７- , 参照) 。
【００４６】この為、８ビットシフトレジスタ42には図
７- -1に示す様に、偶数番目の直列データが、8 ビッ
トシフトレジスタ52には図７- -2に示す様に奇数番目
の直列データが分周クロックを用いて順次、取り込まれ
てシフトして行き、８ビットシフトした時点で８ビット
シフトレジスタ42, 52から図７- -3, -4に示す出力
がラッチ621 〜624 の入力側に現れる。
７- -1に示す様に、偶数番目の直列データが、8 ビッ
トシフトレジスタ52には図７- -2に示す様に奇数番目
の直列データが分周クロックを用いて順次、取り込まれ
てシフトして行き、８ビットシフトした時点で８ビット
シフトレジスタ42, 52から図７- -3, -4に示す出力
がラッチ621 〜624 の入力側に現れる。
【００４７】そこで、図７- に示す第１のパルスの立
上り点でラッチ621 に低速並列データA1〜A8をラッチ
し、図７- に示す第２のパルスの立上り点でラッチ62
2, 623に低速並列データB1〜B8を、ラッチ624 に低速並
列データC1〜C8をそれぞれラッチする。
上り点でラッチ621 に低速並列データA1〜A8をラッチ
し、図７- に示す第２のパルスの立上り点でラッチ62
2, 623に低速並列データB1〜B8を、ラッチ624 に低速並
列データC1〜C8をそれぞれラッチする。
【００４８】即ち、並列／直列変換する際には第１，第
２の並列／直列部分の出力を直列データに変換する部分
のみで、直列／並列変換する際には直列データを２分割
する部分のみで高速クロックを使用し、他の部分では高
速クロックを分周した分周クロックを利用する様にし
た。これにより、高速クロックで動作する部分の少ない
並列／直列変換回路及び直列／並列変換回路の提供がで
きる。
２の並列／直列部分の出力を直列データに変換する部分
のみで、直列／並列変換する際には直列データを２分割
する部分のみで高速クロックを使用し、他の部分では高
速クロックを分周した分周クロックを利用する様にし
た。これにより、高速クロックで動作する部分の少ない
並列／直列変換回路及び直列／並列変換回路の提供がで
きる。
【００４９】
【発明の効果】上記で詳細に説明した様に本発明によれ
ば、高速クロックで動作する部分の少ない並列／直列変
換回路及び直列／並列変換回路の提供が図れると云う効
果がある。
ば、高速クロックで動作する部分の少ない並列／直列変
換回路及び直列／並列変換回路の提供が図れると云う効
果がある。
【図１】第１の本発明の原理構成図である。
【図２】第２の本発明の原理構成図である。
【図３】並列／直列変換回路の実施例の構成図である。
【図４】図３の要部動作説明図である。
【図５】図３中の並列／直列変換部分の動作説明図であ
る。
る。
【図６】直列／並列変換回路の実施例の構成図である。
【図７】図６の動作説明図である。
【図８】並列／直列変換回路の従来例の構成図である。
【図９】図８の要部動作説明図である。
【図１０】図８中の並列／直列変換部分の動作説明図で
ある。
ある。
【図１１】図10の動作説明図である。
【図１２】直列／並列変換回路の従来例の構成図であ
る。
る。
【図１３】図12の動作説明図である。
１ 第１の並列／直列変換手段 ２ 第ｍの並
列／直列変換手段 ４ 第１の直列／並列変換手段 ５ 第ｍの直
列／並列変換手段 32 出力手段 61 分割・分
周手段 62 ラッチ手段
列／直列変換手段 ４ 第１の直列／並列変換手段 ５ 第ｍの直
列／並列変換手段 32 出力手段 61 分割・分
周手段 62 ラッチ手段
Claims (2)
- 【請求項１】 高速クロックを用いて、２ｎ個（ｎは正
の整数）の低速並列データを高速直列データに変換する
際、 該２ｎ個の低速並列データをｍ分割（ｍは正の整数）し
た第１〜第ｍの低速並列データを、該高速クロックをｍ
分周した分周クロックを利用して、それぞれ直列データ
に変換する第１〜第ｍの並列／直列変換手段(1, 2)と、 該第１〜第ｍの並列／直列変換手段の出力を、該高速ク
ロックを用いて高速直列データに変換して送出する出力
手段(32)とを有することを特徴とする並列／直列変換回
路。 - 【請求項２】 高速クロックを用いて、２ｎ個の高速直
列データを低速並列データに変換する際、 入力した高速直列データを第１〜第ｍの直列データに分
割し、該高速クロックをｍ分周して分周クロックを生成
する分割・分周手段(61)と、 該第１〜第ｍの直列データを、該分周クロックを用いて
低速並列データに変換する第１〜第ｍの直列／並列手段
(4, 5)と、 該第１〜第ｍの直列／並列変換手段の出力を、該分周ク
ロックから生成したラッチパルスを用いて高速データと
同一データ配列となる様にラッチするラッチ手段(62)と
を有することを特徴とする直列／並列変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6133099A JPH088757A (ja) | 1994-06-15 | 1994-06-15 | 並列／直列変換回路及び直列／並列変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6133099A JPH088757A (ja) | 1994-06-15 | 1994-06-15 | 並列／直列変換回路及び直列／並列変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH088757A true JPH088757A (ja) | 1996-01-12 |
Family
ID=15096809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6133099A Withdrawn JPH088757A (ja) | 1994-06-15 | 1994-06-15 | 並列／直列変換回路及び直列／並列変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088757A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009077353A (ja) * | 2007-09-25 | 2009-04-09 | Renesas Technology Corp | パラレルデータ出力制御回路及び半導体装置 |
| JP2013062832A (ja) * | 2008-06-26 | 2013-04-04 | Qualcomm Inc | 低パワーのデシリアライザーと多重分離方法 |
| JP2015136006A (ja) * | 2014-01-16 | 2015-07-27 | 株式会社東芝 | パラレルシリアル変換回路 |
| JP2017519427A (ja) * | 2014-05-21 | 2017-07-13 | クアルコム，インコーポレイテッド | 奇数比並列データバスのためのシリアライザおよびデシリアライザ |
-
1994
- 1994-06-15 JP JP6133099A patent/JPH088757A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009077353A (ja) * | 2007-09-25 | 2009-04-09 | Renesas Technology Corp | パラレルデータ出力制御回路及び半導体装置 |
| JP2013062832A (ja) * | 2008-06-26 | 2013-04-04 | Qualcomm Inc | 低パワーのデシリアライザーと多重分離方法 |
| JP2013232908A (ja) * | 2008-06-26 | 2013-11-14 | Qualcomm Inc | 低パワーのデシリアライザーと多重分離方法 |
| JP2015136006A (ja) * | 2014-01-16 | 2015-07-27 | 株式会社東芝 | パラレルシリアル変換回路 |
| JP2017519427A (ja) * | 2014-05-21 | 2017-07-13 | クアルコム，インコーポレイテッド | 奇数比並列データバスのためのシリアライザおよびデシリアライザ |
| US10007320B2 (en) | 2014-05-21 | 2018-06-26 | Qualcomm Incorporated | Serializer and deserializer for odd ratio parallel data bus |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010904 |