KR0174158B1

KR0174158B1 - 갭-드클락 발생기

Info

Publication number: KR0174158B1
Application number: KR1019960004185A
Authority: KR
Inventors: 문상준
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1996-02-22
Filing date: 1996-02-22
Publication date: 1999-04-01
Also published as: KR970064051A

Abstract

본 발명은 디지털 데이터 통신에서 사용되는 갭-드클락 발생기에 관한 것으로, 기본펄스발생부(10)로부터 발생되는 복수개의 주기적인 기본펄스를 입력받고 모드선택부(40)의 선택신호에 따라 이에 대응하는 주기적인 구분 펼스(Pulse)를 발생하고, 상기 구분펄스(Pulse)의 발생에 따라 갭-드클락(GAP CLK)을 발생한다. 모드신호(freq-mode)에 따라 여러 주기를 갖는 구분펄스(Pulse)와 갭-드클락(GAB CLK)을 발생 할 수 있으므로 하드웨어의 변경이 필요없어지고, 16진다운카운터와 4×16디코더와 16×1먹스 등을 각각 32진카운터 이상으로 확장하고 그에 적합한 디코더와 먹스 등을 사용하면 더욱 세밀한 구분펄스(Pulse)와 갭-드클락(GAP CLK)을 발생할 수 있다.

Description

갭-드클락 발생기

제1도는 본 발명에 따른 갭-드클락 발생기의 실시예를 보이는 상세 회로도.

제2도는 제1도의 기본펄스 발생부의 출력 타이밍도.

제3도는 표 1에 대한 출력 주기를 보이는 타이밍도.

제4도는 각각의 모드에 따른 주요 부분의 입ㆍ출력 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

10 : 기본펄스발생부 20 : 구분 펄스발생부

30 : 갭-드클락발생부 40 : 모드선택부

[산업상의 이용분야]

본 발명은 클락 발생기에 관한 것으로, 구체적으로는 디지털 데이터 통시에서 사용되는 갭-드클락 발생기에 관한 것이다.

[종래의 기술 및 그의 문제점]

현재 디지털 데이터 통신에서, 패킷(packet)을 전송하고 수신하는데는 패킷의 각각의 단위정보를 구분하는데 필요한 신호 (이하, '구분펄스'라 약칭함)가 필요하게 된다. 패킷이란 정보를 일정 형태와 길이로 모아서 이루어진 정보의 집합체이다. 그리고 직렬 데이터(serial data)와 병렬 데이터(parallel data)를 상호 변환하여 송,수신하는 경우에 필요한 신호(이하, '갭-드클락'이라 약칭함)가 있다. 이 갭-드클락(gapped clock)은 서로 다른 통신 속도를 갖는 디지털 데이터의 전송에서 일반적으로 사용된다. 다시 말하면, 일정 형태의 직렬 데이터와 병렬 데이터를 상호 변환하여 송,수신하고자 할 때 직렬 데이터에 사용되는 클락과 병렬 데이터에 사용되는 클락이 서로 다른 경우 갭-드클락(GAB CLK)을 사용하여 두 클락간의 속도차에 대한 보상을 하게 된다.

이러한 구분펄스(Pulse)나, 갭-드클락(GAB CLK)은 일반적으로 디코더를 사용하여 이분법식으로 분주하여 얻고 있다.

그러나 디코더에 의해 얻어지는 구분펄스(Pulse)나 갭-드클락(GAB CLK)은 공급되는 클락의 정수배인 경우에 한해서 얻어지고 있으므로 사용상 불편한 문제점을 갖고 있다. 즉 다양한 주기를 갖는 구분펄스(Pulse)나 갭-드클락을 얻기가 힘든 문제점이 있다.

[발명의 목적]

따라서 본 발명의 목적은, 다양한 주기를 갖는 구분펄스(Pulse)와 갭-드클락(GAB CLK)을 발생할 수 있는 갭-드클락발생기를 제공하는데 있다.

[발명의 구성]

이상과 같은 목적에 따른 본 발명의 갭-드클락발생기는 : 소정의 주기를 갖는 주클락을 입력받아 소정의 주기를 갖는 복수개의 기본펄스를 발생하는 기본펄스발생수단과 ; 상기 기본펄스를 입력받아 선택신호에 의해 구분펄스를 출력하는 구분펄스발생수단과 ; 상기 주클락과 상기 구분펄스를 입력받아 갭-드클락을 발생하는 갭-드클락발생수단과 ; 상기 구분펄스의 주기를 설정하는 모드신호를 입력받아 이에 응답하는 선택신호를 출력하여 상기 구분펄스발생수단에 인가하는 모드선택수단을 포함한다.

[실시예]

이하 본 발명의 실시예를 첨부 도면 제1도 내지 제4도에 의거하여 상세히 설명한다.

본 발명의 신규한 갭-드클락 발생기는, 기본펄스발생부(10)로부터 발생되는 복수개의 주기적인 기본펄스를 입력받고 모드선택부(40)의 선택신호에 따라 이에 대응하는 주기적인 구분펄스(Pulse)를 발생하고, 상기 구분펄스(Pulse)의 발생에 따라 갭-드클락(GAP CLK)을 발생한다.

제1도는 본 발명에 따른 갭-드클락발생기의 실시예를 보이는 상세 회로도이다.

제1도에 도시된 바와 같이 갭-드클락발생기는 기본 펄스발생부(10)와, 구분펄스발생부(20)와, 갭-드클락발생부(30)와, 모드선택부(40)로 구성되어진다.

상기 기본펄스발생부(10)는, 주클락(MCLK)의 입력을 받아 4비트의 다운카운트신호(down count signal)를 출력하는 16진다운카운터(12)와, 상기 주클락(MCLK)에 동기되어 순차적으로 발생되는 상기 다운카운트신호를 입력받아 이에 대응되는 기본펄스를 출력단자(D₁₅∼D₀)에 순차적으로 출력하는 4 × 16 디코더(14)로 구성된다.

상기 구분펄스발생부(20)는, 상기 기본펄스를 입력단자(M₁₅∼M₀)에 순차적으로 입력받고 출력선택단자(S₀, S₁, S₂, S₃)에 인가된 선택신호에 대응되는 신호를 출력하는 16×1 먹스(22)와, 상기 16×1 먹스(22)의 출력을 입력받고 상기 주클락(MCLK)에 동기되어 상기 입력된 신호를 반전 출력하는 제1D플리플롭(24)과, 상기 16×1 먹스(22)의 출력신호와 상기 제1D플립플립(24)의 반전 출력을 입력받아 구분펄스(Pulse)를 출력하는 제1앤드게이트(26)로 구성된다.

상기 갭-드클락발생부(30)는, 상기 구분펄스(Pulse)를 반전시켜 출력하는 인버터(32)와, 상기 인버터(32)의 출력과 상기 주클락(MCLK)을 입력받아 두 신호를 앤드하여 갭-드클락(GAP CLK)을 출력하는 제2앤드게이트(34)로 구성된다.

상기 모드선택부(40)는, 상기 구분펄스(Pulse)의 발생주기를 설정하는 모드신호(freq-mode)와 궤환신호를 가산하여 상기 선택신호를 출력하는 풀에더(42)와, 상기 선택신호를 입력받고 상기 구분펄스(Pulse)에 동기되어 상기 궤환신호를 출력하는 재귀가산부(44)로 구성된다. 상기 재귀가산부(44)는 제2D플리플롭(44a)과, 제3D플리플롭(44b)과, 제4D플리플롭(44c)과, 제5D플리플롭(44d)으로 구성된다.

다음은 이상과 같은 구성을 갖는 갭-드클락발생기의 동작에 대하여 상세히 설명한다.

상기 16진다운카운터(12)는 상기 주클락(MCLK)에 동기되어 다운카운트값 1111(십진수 15)∼0000(십진수 0)을 순차적으로 순환하며 출력한다. 이때 상기 4×16 디코더(14)는 상기 다운카운트값을 입력받아 이에 대응되는 출력단자(D₁₅∼D₀)에 하이레벨의 신호를 출력한다. 즉, 상기 다운카운트 값이 1111일 때 출력단자 D₁₅에서 하이레벨의 신호가 출력되고 나머지 출력단자 D₁₄∼D₀는 로우레벨의 신호를 출력하게 된다. 다음 1110(십진수14)값이 입력되면 출력단자 D₁₄에서 하이레벨의 신호가 출력되고 나머지 출력단자 D₁₅, D₁₃∼D₀는 로우레벨의 신호를 출력하게 된다.

이상의 상기 4×16 디코더(14)의 출력을 상기 주클락(MCLK)과 함께 제2도에 도시하였다. 상기 주클락(MCLK)의 주기를 T 라하면 상기 4×16 디코더(14)의 출력단자(D₁₅∼D₀)에서 순차적으로 출력되는 기본펄스의 각각의 주기는 16×T 가 된다.

이때, 상기 4×16 디코더(14)의 출력단자(D₁₅∼D₀)와 순차적으로 연결된 상기 16×1 먹스(22)의 입력단자(M₁₅∼M₀)는 상기 선택신호에 따라 선택된 입력단자(M₁₅∼M₀)의 입력신호에 대응된 신호가 16×1 먹스(22)의 출력단자(MO)에 출력된다. 즉, 선택된 입력단자(M₁₅∼M₀)에 하이레벨의 신호가 입력될 때 이에 응답하여 출력단자(MO)에서 하이레벨의 신호가 출력된다. 이 하이레벨의 신호는 상기 제1플리플롭(24)의 입력단자에 입력된다. 상기 제1D플리플롭(24)의 입력단자가 하이레벨일 때 다음 주클락(MCLK)의 입력이 있기 전까지는 반전출력단자는 하이레벨 상태이다.

그러므로 상기 제1앤드게이트(26)는 하이레벨의 폭이 2T인 상기 구분펄스(Pulse)를 출력한다. 또한 상기 제2앤드게이트(34)는 상기 구분펄스(Pulse)를 상기 인버터(32)를 통해 반전 입력받고, 상기 주클락(MCLK)과 앤드(AND)하여 갭-드클럭(GAB CLK)을 발생한다. 이때, 상기 재귀가산부(44)에 구성된 4개의 D플리플롭(44a∼44d)은 입력된 선택신호를 상기 구분펄스(Pulse)에 동기되어 사이 풀에더(42)에 상기 궤환신호로 출력한다.

이상의 갭-드클락발생기의 동작을 제3도를 참조하여 구체적인 모드선택에 따른 동작을 설명한다. 상기 풀에더(42)의 모드신호(freq-mode)를 입력받는 입력단에 1010(십진수 10)이 입력되었다고 하자. 초기상태에서는 상기 재귀가산부(44)에 의한 궤환입력은 0000(십진수 0)이다. 따라서 상기 풀에더(42)의 선택신호 출력은,

1010(십진수 10) + 0000(십진수 0) = 1010(십진수 10)

이다.

그러므로 상기 16×1 먹스(22)의 출력단자(MO)는 입력단자 M₁₀의 입력신호에 대응된 신호를 출력하게 된다. 즉, 상기 4×16 디코더(14)의 출격단자 D₁₀에서 하이레벨의 신호(기본펄스)가 출력될 때 상기 출력단자(MO)도 하이레벨의 신호를 출력하게 된다.

상기 풀에더(42)는 상기 모드신호(freq-mode)로 입력되는 1010(십진수10)과 궤환되는 1010(십진수 10)을 가산하면,

1010 +1010 = 1 0100(십진수 20)

이 된다. 이때, 자리 올림 수로 발생되는 캐리는 제외하고 0100(십진수 4)을 선택신호로 출력한다. 따라서 상기 16×1 먹스(22)의 입력단자 M₄의 입력신호에 대응되는 신호를 출력하게 되고, 상기 4×16 디코더(14)의 출력단자 D₄의 출력이 하이레벨일 때 상기 출력단자(MO)도 하이레벨의 신호가 출력되게 된다.

아래의 표 1과 같이, freq-mode=10의 경우, 상기 선택신호의 출력은 (16-10)×T를 주기로 1010, 0100, 1110, 1000 ……과 같이 변화된다. 즉, 제3도에 도시된 바와 같이 상기 구분펄스(Pulse)와 상기 갭-드클락(GAB CLK)은 (16-10)×T를 주기로 반복하여 발생한다. 제3도는 [표 1]에 있어서, 상기 궤환신호와 상기 선택신호와 가산되어 출력되는 선택신호에 따라 선택되는 16×1 먹스(22)의 입력단자를 나타내는 타이밍도 이다.

제4도는 freq-mode=5, freq-mode=7, freq-mode=10의 각각의 경우에 있어서 각 부분의 신호의 변화에 따른 타이밍도를 도시하였다. 타이밍도의 우측에 표시한 D 와 Q 는 제1D플리플롭(24)의 입력단자와 반전출력단자를 표시한 것이다. 각각의 경우의 구분펄스(Pulse)와 갭-드클락(GAP CLK)의 발생주기를 아래의 [표 2]에 나타내었다.

[발명의 효과]

상술한 바와 같이 구분펄스(Pulse)와 갭-드클락(GAB CLK)의 발생을 모드신호(freq-mode)에 따라 다양하게 조절 가능하므로 하드웨어의 변경이 필요없게 된다. 또한 16진 다운카운터와, 4×16디코더와 16×1 먹스 등을 각각 32진카운터 이상으로 확장하고 그에 적합한 디코더와 먹스 등을 사용하면 더욱 세밀한 구분펄스(Pulse)와 갭-드클락(GAP CLK)을 발생할 수 있다.

Claims

소정의 주기를 갖는 주클락(MCLK)을 입력받아 소정의 주기를 갖는 복수개의 기본펄스를 발생하는 기본 펄스발생수단(10)과 ; 상기 기본펄스를 입력받아 선택신호에 의해 구분펄스(Pulse)를 출력하는 구분펄스발생수단(20)과 ; 상기 주클락(MCLK)과 상기 구분펄스(Pulse)를 입력받아 갭-드클락(GAP CLK)을 발생하는 갭-드클락발생수단(30)과 ; 상기 구분펄스(Pulse)의 주기를 설정하는 모드신호(freq-mode)를 입력받아 이에 응답하는 선택신호를 출력하여 상기 구분펄스발생수단(20)에 인가하는 모드선택수단(40)을 포함하는 갭-드클락 발생기.
제1항에 있어서, 상기 기본 펄스발생수단(10)은, 상기 주클락(MCLK)의 입력을 받아 소정의 카운트 신호를 출력하는 카운터부(12)와 ; 상기 카운터부(12)의 출력을 입력받아 이에 응답하여 상기 기본펄스를 순차적으로 발생하는 디코더부(14)를 포함하는 갭-드클락 발생기.
제1항에 있어서, 상기 구분펄스발생수단(20)은, 입력되는 상기 복수개의 기본펄스 중 상기 선택신호에 따라 하나의 펄스에 응답된 펄스를 출력하는 멀티플렉서(44)와 ; 상기 주클락(MCLK)에 동기되어 상기 먹스부(44)의 출력 펄스를 입력받는 플리플롭(24)과 ; 상기 먹스부(44)의 출력 펄스와 상기 플리플롭(24)의 반전출력단자의 출력을 입력받아 상기 구분펄스(Pluse)를 출력하는 앤드게이트(26)를 포함하는 갭-드클락 발생기.
제1항에 있어서, 갭-드클락발생수단(30)은, 상기 구분펄스(Pulse)를 입력받아 반전시키 출력하는 인버터(32)와 ; 상기 주클락(MCLK)과 상기 인버터의 반저출력을 입력받아 상기 갭-드클락(GAP CLK)을 출력하는 앤드게이트(34)를 포함하는 갭-드클락발생기.
제1항에 있어서, 상기 모드선택수단(40)은, 상기 모드신호(freq-mode)와 궤환신호를 가산하여 상기 선택신호를 출력하는 가산부(42) ; 상기 선택신호를 입력받아 상기 구분펄스(Pulse)에 의해 동기되어 출력되는 신호를 상기 궤환신호로 사용하는 재귀가산부(44)를 포함하는 갭-드클락 발생기.
제5항에 있어서, 상기 재귀가산부(44)는, 상기 선택신호를 입력받는 복수개의 플리플롭(44)을 포함하는 갭-드클락 발생기.