CN110266309B - 数字调制器、频率合成器和提高调制器速度的方法 - Google Patents

数字调制器、频率合成器和提高调制器速度的方法 Download PDF

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Abstract

本发明公开了一种数字调制器、频率合成器和提高调制器速度的方法，将延迟寄存器设置在差分链路与误差消除单元之间的链路中、输入节点与加法器之间的链路中和/或相邻的累加单元之间的链路中，用于将接收到的数据进行延迟，以提高数字调制的运行速度。本实施例提供的技术方案在最长分析路径中插入至少一个延迟寄存器，将最长分析路径划分为至少两条第一子分析路径，通过引入延迟的机制，提高调制器的运行速度，实现了在参考时钟频率过高的情况下，满足建立时间和保持时间的要求，进而提高小数频率频率合成器的稳定性。

Description

数字调制器、频率合成器和提高调制器速度的方法
技术领域
本发明实施例涉及分频频率合成器技术领域，尤其涉及一种数字调制器、频率合成器和提高调制器速度的方法。
背景技术
由于小数分频频率合成器相较于整数频率合成器具有诸如高精度、高分辨率、低相位噪声等优点，因而被广泛应用于诸如通信、雷达系统、电子对抗及智能化仪表等领域中。
在小数分频频率合成器中，一般是利用调制器的输出信号来控制多模分频器的分频比，而采用数字逻辑时序电路实现的调制器，由于时序电路需要一定建立时间和保持时间，故而当参考时钟频率过高时，会使得参考时钟周期无法满建立时间和/或保持时间(即参考时钟周期小于建立时间和/或保持时间)，进而导致调制器无法正常工作，不仅限制了参考时钟频率的提升，还降低了小数分频频率合成器的稳定性。
发明内容
本发明实施例提供了一种数字调制器、频率合成器和提高调制器速度的方法，有效提升数字调制器的运行速度，进而提升参考时钟频率，增强小数分频频率合成器的稳定性。
第一方面，本发明实施例提供了一种数字调制器，所述数字调制器包括：
输入节点，用于接收输入分频比；
依次连接的累加链路、差分链路和误差消除单元构成的调制模块，用于基于所述输入分频比的小数部分生成中间数据；所述累加链路包括级联的至少两个累加单元；
加法器，分别与所述输入节点和所述误差消除单元连接，用于基于所述中间数据和所述输入分频比的整数部分生成控制位信号；
延迟寄存器，设置在所述差分链路与所述误差消除单元之间的链路中、所述输入节点与所述加法器之间的链路中和/或相邻的所述累加单元之间的链路中，用于将接收到的信号进行延迟，以提高所述数字调制器的运行速度。
第二方面，本发明实施例提供了一种小数频率合成器，包括：
依次耦合的鉴频鉴相器、电荷泵、滤波器和压控振荡器、多模分频器以及如上述第一方面中任一所述的数字分频器；
其中，所述压控振荡器的输出端经所述多模分频器连接至所述鉴频鉴相器的负反馈端；所述数字分频器基于所述多模分频器所输出的输入分频比，生成并输出控制位信号至所述多模分频器的分频比控制端。
第三方面，本发明实施例提供了一种提高数字调制器运行速度的方法，所述数字调制器用于基于输入参考时钟利用输入分频比产生并输出控制位信号，所述数字调制器具有最长分析路径，所述最长分析路径建立时间和/或保持时间大于所述输入参考时钟的周期，所述方法包括：
于所述最长分析路径中插入至少一个延迟寄存器，以将所述最长分析路径打断为至少两条第一子分析路径；其中，所述第一子分析路径的建立时间和保持时间均小于等于所述输入参考时钟的周期。
本发明实施例提供的数字调制器、频率合成器和提高调制器速度的方法，在最长分析路径中插入至少一个延迟寄存器，将最长分析路径划分为至少两条第一子分析路径，通过引入延迟的机制，提高数字调制器的运行速度，实现了在参考时钟周期过长的情况下，满足建立时间和保持时间的要求，进而提高小数频率频率合成器的稳定性。
附图说明
图1是现有技术中的3阶Δ-Σ调制器的结构示意图；
图2是本发明实施例一提供的数字调制器的结构框图；
图3是本发明实施例二提供的一种数字调制器的结构示意图；
图4是本发明实施例二提供的一种累加器的模型框图；
图5是本发明实施例二提供的调制器中的累加单元的模型框图；
图6是本发明实施例三提供的小数分频频率合成器的结构示意图；
图7是本发明实施例提供的提高数字调制器运行速度的方法的流程图。
具体实施方式
下述各实施例中，每个实施例中同时提供了可选特征和示例，实施例中记载的各个特征可进行组合，形成多个可选方案，不应将每个编号的实施例仅视为一个技术方案。下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
实施例一
本实施例提供的数字调制器可适用于在参考时钟频率过高时，产生分频比的情况，该数字调制器应用于小数分频频率合成器。
小数分频频率合成器近年来得到了广泛的应用，小数频率合成器是根据小数部分的要求对多模分频器进行切换，进而达到小数分频的目的。常用的做法是在小数分频频率合成器中引入3阶MASH 1-1-1结构的Δ-Σ调制器，利用Δ-Σ调制器的输出控制锁相环反馈回路上分频器的分频比。其中，Δ-Σ调制器包括累加链路、差分链路和加法器；累加链路的第一级累加单元将输入分频比的小数部分累加后，生成第一级进位信号和第一级误差信号，第二级累加单元将第一级累加单元生成的误差信号和本单元生成的误差信号累加后，生成第二级进位信号和第二级误差信号；所述差分链路，根据各累加单元生成的进位信号得到中间数据；所述加法器，根据中间数据和所述输入分频比的整数部分生成控制位信号，得到分频比，输入至多模分频器。
图1是现有技术中的3阶Δ-Σ调制器的结构示意图。如图1所示，常用的3阶Δ-Σ调制器主要包括累加链路，差分链路，消除网络160以及加法器170。累加链路由第一级累加单元110、第二级累加单元120和第三级累加单元130经过一定的方式级联而成。差分链路包括第一级差分单元150、第二级差分单元140。需要说明的是，图1中的延迟寄存器Z-1均可以将接收到的数据延迟一个时钟周期之后输出。
图1中的“N.f”为输入的分频比。“N”为分频比的整数部分，“f”为分频比的小数部分。分频比的小数部分f输入至第一级累加单元110之后，第一级累加单元110的将分频比的小数部分进行相加，第一级累加单元110输出第一进位信号C1和第一误差信号E1。第二级累加单元120接收第一误差信号E1，并将第一误差信号E1和延迟一个时钟周期的第二误差信号E2累加后，输出第二进位信号C2和第二误差信号E2。第三级累加单元130接收第二误差信号E2，将第二误差信号E2和延迟一个时钟周期的第三误差信号E3累加，输出第三进位信号C3。第二级差分单元140接收第三进位信号C3、第二进位信号C2以及延迟一个时钟周期的第三进位信号，进行差分计算，得到第一差分信号D1。第一级差分单元150接收第一差分信号D1、第一进位信号C1以及延迟一个时钟周期的第一差分信号，进行差分计算，得到第二差分信号D2。消除网络160接收第二差分信号D2进行反码运算，得到频率差值ΔN。加法器170将频率差值ΔN和分频比的整数部分N相加，得到分频比N+ΔN。
图1所提供的3阶Δ-Σ调制器，在使用数字逻辑电路实现时，信号必须经过第一级累加单元110、第二级累加单元120、第三级累加单元130、第二级差分单元150、第一级差分单元150、消除网络160和整数加法器170。然而，在参考时钟频率过高的情况下，在一个参考时钟周期内3阶MASH 1-1-1调制器无法完成最长分析路径的建立，导致小数分频频率合成器无法正常运行。
图2是本发明实施例一提供的数字调制器的结构框图。如图2所示，本实施例提供的数字调制器，包括：输入节点210、依次连接的累加链路220、差分链路230和误差消除单元240构成的调制模块、加法器250和延迟寄存器260。
输入节点210，用于接收输入分频比；依次连接的累加链路220、差分链路230和误差消除单元240构成的调制模块，用于基于输入分频比的小数部分生成中间数据；累加链路220包括级联的至少两个累加单元；加法器250，分别与输入节点210和误差消除单元240连接，用于基于中间数据和输入分频比的整数部分生成控制位信号；延迟寄存器260，设置在差分链路230与误差消除单元240之间的链路中、输入节点210与加法器250之间的链路中和/或相邻的累加单元之间的链路中，用于将接收到的数据进行延迟，以提高数字调制的运行速度。
累加链路220可以由多个累加单元按照一定的方式级联构成。本实施例中不对累加单元的数量进行限定，可以根据调制器的实际使用情况和设计要求合理选择累加单元的数量。本实施例中优选3个累加单元构成的累加链路。
在一个可选的实施例中，累加单元链中，累加单元的个数为M，延迟寄存器的个数N≤M-1。其中，M和N均为正整数。优选的，累加单元的个数为3个，延迟寄存器的个数为1个或者2个。
数字调制器的阶数越高，即累加单元的个数越多，噪声整形效果越好，然而随着阶数的提高，引入的量化噪声功率总量也增加，需要高阶环路滤波器来抑制高频噪声。3阶数字调制器能够满足小数频率合成器的要求，又不会带来过高的高频噪声。
差分链路230可以由多个差分单元按照一定的方式级联构成。差分链路的中差分单元的数量等于累加单元的数量减一。
加法器250接收延迟后的分频比的整数部分N’，将中间信号ΔN和分频比延迟的整数部分N’相加，得到控制位信号N’+ΔN。分频比的整数部分N需要延迟的周期数和在最长路径中增加的延迟寄存器的个数相等。
在本实施例中，延迟寄存器260，设置在差分链路230与误差消除单元240之间的链路中、输入节点210与加法器250之间的链路中和/或相邻的累加单元之间的链路中，用于将接收到的数据进行延迟，以提高数字调制器的运行速度。
需要说明的，上述设置有延迟寄存器的链路中，可以设置延迟寄存器，也可以不设置延迟寄存器。延迟寄存器的数量根据参考时钟周期和数字调制器的建立时间和/或保持时间来确定。
本实施例中，并不对延迟寄存器的位置和数量进行限定。只要延迟寄存器设置的位置能够将最长分析路径划分为至少两条第一子分析路径即可。需要说明的是，由于延迟寄存器将接收到的数据延迟了一个参考时钟周期，为了使数字调制器能够正常工作，需要在数字调制器的工作链路中添加延迟寄存器，添加延迟寄存器的位置和数量可以根据数字调制器的工作原理和延迟寄存器的数量和位置决定。
在一个可选的实施例中，在参考时钟频率不是太高的情况下，可以在最长分析路径中只增加一个延迟寄存器。可以在第一级累加单元和第二级累加单元之间的链路中增加延迟寄存器，也可以在第二级累加单元和第三级累加单元之间的链路中增加延迟寄存器。本实施例中，不对延迟寄存器的位置进行限定。
在一个可选的实施例中，在参考时钟频率很高的情况下，可能需要设置两个甚至多个寄存器以使数字调制器满足参考时钟频率的要求，可以在最长分子路径的任一位置中插入多个延迟寄存器。优选的，在任一两个累加单元之间的链路中设置延迟寄存器。本实施例中，不对寄存器的数量进行限定，可以根据调制器的使用环境或者设计要求，对延迟寄存器的数量进行合理设计。
本发明实施例提供的数字调制器，在最长分析路径中插入至少一个延迟寄存器，将最长分析路径划分为至少两条第一子分析路径，通过引入延迟的机制，提高数字调制器的运行速度，实现了在参考时钟频率过高的情况下，满足建立时间和保持时间的要求，进而提高小数频率频率合成器的稳定性。
实施例二
图3是本发明实施例二提供的一种数字调制器的结构示意图，在上述实施例的基础上，本发明实施例进一步优化了所述数字调制器。
如图3所示，数字调制器中的累加链路包括依次连接的第一级累加单元301、第二级累加单元302和第三级累加单元303。差分链路包括级联的第一级差分单元306和第二级差分单元307；第一级差分单元306分别与误差消除单元311和第一级累加单元301连接，第二级差分单元307分别与第二级累加单元302和第三级累加单元303连接；延迟寄存器包括第一延迟寄存器304；第一延迟寄存器304设置在第二级累加单元302与第三级累加单元303之间的链路中。
第二延迟寄存器305设置在第一级累加单元301与第二级累加单元302之间的链路中；第三延迟寄存器308和第四延迟寄存器309设置在第一级累加单元301与第一级差分单元306之间的链路中；第五延迟寄存器310设置在第二级累加单元302与第二级差分单元307之间的链路中；第六延迟寄存器317设置在第一级差分单元306与误差消除单元311之间的链路中；第七延迟寄存器312、第八延迟寄存器313和第九延迟寄存器316依次设置在输入节点315与加法器314之间的链路中。
所述数字调制器，用于基于输入参考时钟利用输入分频比产生并输出控制位信号，各所述延迟寄存器延迟的时间为一个所述参考时钟的周期。
本实施例中，先解释单个累加单元的工作原理。图4是本发明实施例二提供的一种累加器的模型框图。整个模型主要实现如累加功能、进位溢出功能等，每当有进位产生时，必须从和中减去1。如图4所示，假设x(n)为累加器的输入信号，s(n)为其和数信号，c(n)为进位信号，e(n)为误差信号。示例性的，当上一时钟周期时，输入信号x(n1)为0.55，和数信号s(n1)为0.55，进位信号c(n1)为0，误差信号e(n1)为-0.55。当前时钟周期时，累加器再次输入一个输入信号x(n2)为0.55，此时和数信号s(n1)为0.55延迟一个时钟周期之后输入累计器中，作为累加器的另一个输入信号。当前时钟周期内，和数信号s(n2)为1.1，进位信号c(n2)为1，误差信号e(n2)为-0.1。
在一个可选的实施例中，图4中所示的累加器的和数信号S(n)是线性的，不能引入非线性因素。即非线性部分全部被误差信号e(n)所吸收，而误差信号e(n)恰好是累加器输出值的小数部分的负数。为了解决这一问题引入“量化误差”的概念。
图5是本发明实施例二提供的调制器中的累加单元的模型框图。图5中累加单元的模型与图3中第一级累加单元201、第二级累加单元302和第三累级加单元303是等效模型图。基于图5的累加单元模型可以推导出累加单元的传递函数为：
C(n)＝S(n)+e(n) (1)
S(n)＝X(n)-e(n)z-1 (2)
将公式(2)带入公式(1)上面两式，消去和数信号S(n)可得累加单元的传递函数：
C(n)＝X(n)+e(n)(1-z-1) (3)
由公式(3)可知，累加单元是一个含有一个积分器的负反馈系统，从该传递函数可以看出，它对注入的量化误差噪声呈现出高通特性。输出等于输入加上经整形的量化噪声，且输出只有一位。
在一个可选的实施例中，延迟寄存器可用于将接收到的输入信号存储，并延迟一个时钟周期之后再输出。
需要说明的是，如果仅仅在第一级累加单元301与第二级累加单元302之间增加第二延迟寄存305，那么仅仅需要在第一级累加单元301与第一级差分单元的链路中增加第三延迟寄存器308，在输入节点315和加法器314之间增加第七延迟寄存器312。
如果仅仅在第二级累加单元302与第三级累加单元303之间增加第一延迟寄存器304，那么仅仅需要在第一级累加单元301与第一级差分单元的链路中增加第三延迟寄存器308，在第二级累加单元302与第二级差分单元207的链路中增加第五延迟寄存器310，在输入节点315和加法器314之间增加第七延迟寄存器312。
如果同时在第一级累加单元301与第二级累加单元302之间增加第二延迟寄存器305，同时在第二级累加单元302与第三级累加单元303之间增加第一延迟寄存器304，那么需要在第一级累加单元301与第一级差分单元的链路中增加第三延迟寄存器308和第四延迟寄存器309，在第二级累加单元302与第二级差分单元207的链路中增加第五延迟寄存器310，在输入节点315和加法器314之间增加第七延迟寄存器312和第八延迟寄存器313。
如果同时在第一级累加单元301与第二级累加单元302之间增加第二延迟寄存器305、第二级累加单元302与第三级累加单元303之间增加第一延迟寄存器304以及第一级差分单元306与误差消除网络311之间增加第六延迟器317，那么需要在第一级累加单元301与第一级差分单元的链路中增加第三延迟寄存器308和第四延迟寄存器309，在第二级累加单元302与第二级差分单元207的链路中增加第五延迟寄存器310，在输入节点315和加法器314之间增加第七延迟寄存器312、第八延迟寄存器313和第九延迟寄存器316。
输入节点315将输入分频比分成小数部分和整数部分，并小数部分发送至第一级累加单元301，第一级累加单元301将输入分频比的小数部分通过累计器之后输出后经过一个反馈寄存器，延迟一个时钟周期，与当前分频比的小数部分进行累加，产生第一进位信号Carry1和第一误差信号e1。第一误差信号e1输入至第二延迟寄存器305。第一进位信号Carry1通过第三延迟寄存器308和第四延迟寄存器309延迟两个时钟周期之后输入至第一差分单元306。
第二延迟寄存器305接收到第一误差信号e1之后，将第一误差信号e1延迟一个时钟周期后，输出第一延迟误差信号ye1。
第二级累加单元302将接收到的第二误差信号e2’与当前第一延迟误差信号ye1进行累加，产生第二进位信号Carry2和第二误差信号e2，第二误差信号e2输入至第一延迟寄存器304。第二进位信号Carry2通过第五延迟寄存器310延迟一个时钟周期之后输入至第二差分单元307。
第一延迟寄存器304接收到第二误差信号e2之后，将第二误差信号e2延迟一个时钟周期后，输出第二延迟误差信号ye2。
第三级累加单元303将接收到的第三误差信号e3’与第二延迟误差信号ye2进行累加，产生第三进位信号Carry3和第三误差信号e3，第三进位信号Carry3输入至第二级差分单元307。
需要说明的是，第一级累加单元301将输出的第一误差信号e1经过内置的反馈寄存器延迟一个时钟周期之后，输入至第一级累加单元301。第二级累加单元302将输出的第二误差信号e2经过内置的反馈寄存器延迟一个时钟周期之后，输入至第二级累加单元302。第三级累加单元303将输出的第三误差信号e3经过内置的反馈寄存器延迟一个时钟周期之后，输入至第三级累加单元303。
第二级差分单元根据第三进位信号Carry3以及延迟一个时钟周期的第二进位信号Carry2，得到第一差分信号，第二级差分单元根据第一差分信号以及延迟两个时钟周期的的第一进位信号Carry1，得到第二差分信号，误差消除网络将第二差分信号进行差分运算和反码运算，得到中间数据，即频率差值ΔN。
在一个可选的实施例中，第一累加单元511的进位信号Carry1的传递函数为：
Carry1(n)＝F(n)+e1(n)(1-z-1) (4)
第二累加单元512的进位信号Carry2的传递函数为：
Carry2(n)＝-e1(n)z-1+e2(n)(1-z-1) (5)
第三累加单元513的进位信号Carry3的传递函数为：
Carry3(n)＝-e2(n)z-1+e3(n)(1-z-1) (6)
根据上述依据，可以推导出频率差值ΔN的传递函数为：
ΔN(n)＝Carry(1n)z-2+Carry(2n)z-1(1-z-1)+Carry(3n)(1-z-1)-2 (7)
在本实施例中，由于第一延迟寄存器和第二延迟寄存器将累加单元输出的误差信号延迟一个时钟周期之后再输出延迟误差信号。这使得后一级累加单元在完成一次累加运算后，直接从延迟寄存器中读取延迟误差信号，并不需要等待前一级累加单元输出的误差信号。
本实施例提供的技术方案，在一个参考时钟周期内，仅需要一个累加单元完成运算即可，不需要三个累加单元依次完成运算。提高了数字调制器的运行速度，实现了在参考时钟频率过高的情况下，满足建立时间和保持时间的要求，进而提高小数分频频率合成器的稳定性。
实施例三
在上述实施例的基础上，本发明实施例提供了一种小数分频频率合成器。图6是本发明实施例三提供的小数分频频率合成器的结构示意图，如图6所示，所述小数分频频率合成器依次耦合的鉴频鉴相器610、电荷泵620、滤波器630和压控振荡器640、多模分频器650以及如上述实施例中任一所述的数字分频器660。
其中，压控振荡器640的输出端经所述多模分频器650连接至所述鉴频鉴相器610的负反馈端；所述数字分频器660基于所述多模分频器650所输出的输入分频比，生成并输出控制位信号至所述多模分频器650的分频比控制端。
在本实施例中，压控振荡器640输出的频率信号经过分频装置650分频后，在鉴频鉴相器610中与参考信号比相，输出相位差函数至电荷泵620，电荷泵620将相位差函数的电压升高，然后，经过滤波器630滤除高频分量和噪声，成为压控振荡器640的控制电压，压控振荡器640通过控制电压的调整输出频率信号至分频装置650。通过上述过程的不断反复调整，输出稳定的频率信号。
本发明实施例所提供的小数分频频率合成器可包括本发明任意实施例所提供的数字调制器，具备所述数字调制器相应的功能模块和有益效果。
实施例四
本发明实施例提供了一种提高数字调制器运行速度的方法，所述方法由上述实施例提供的数字调制器来实现。数字调制器用于基于输入参考时钟利用输入分频比产生并输出控制位信号，所述数字调制器具有最长分析路径，所述最长分析路径建立时间和/或保持时间大于所述输入参考时钟的周期。图7是本发明实施例提供的提高数字调制器运行速度的方法的流程图，如图7所示，所述方法包括：
S710、于最长分析路径中插入至少一个第一延迟寄存器。
S720、将最长分析路径打断为至少两条第一子分析路径；其中，第一子分析路径的建立时间和保持时间均小于等于输入参考时钟的周期。
在本实施例中，最长分析路径是指从输入节点输出，经过一系列的运算，到消除网络输出中间数据的位置，分频比的小数部分经过的数据分析和处理路径。最长分析路径建立时间是指时钟沿到来之前，输入节点输出的小数部分数据必须保持不变的时间。最长分析路径保持时间是指时钟沿到来之后，输入节点输出的小数部分数据必须保持不变的时间。
在一个可选的实施例中，可以按照路径的长短在关键路径中加入延迟寄存器，可以先在最长分析路径中加入一个延迟寄存器，将最长分析路径划分为两个第一子分析路径，如果任意一个第一子分析路径的建立时间或者保持时间大于参考时间时钟周期，则可以在该第一子分析路径中再次加入延迟寄存器，将该第一子分析路径再次进行划分，进而将最长分析路径划分为三个子分析路径。依次类推，直至所有的子分析路径的建立时间或者保持时间均满足参考时钟周期。
在一个可选的实施例中，在第二级累加单元和第三级累加单元中引入第一延迟寄存器，打断关键路径，在第一延迟寄存器加入时，会使得第三级累加单元的输出进位被延迟一个时间单位，为了保持第一级累加单元、第二级累加单元和第三级累加单元的输出的进位信号延迟同步，在第二级累加单元的进位输出单元加入第三延迟寄存器，在第三级累加单元的进位输出单元加入第四延迟寄存器，使第二级累加单元输出的进位信号和第三级累加单元输出的进位信号同时延迟一个时间单位。
同样，在第一级累加单元和第二级累加单元中间加入第二延迟寄存器，因为第二延迟寄存器的加入，对于第二延迟寄存器之后的路径上的逻辑单元延迟了一个时间单位，即第二级累加单元的误差信号延迟一个时间单位，第二级累加单元输出的进位信号延迟一个时间单位，第三级累加单元输出的进位信号被延迟一个时间单位。为了保持三级累加单元输出的进位信号延迟一致，在第一级累加单元的输出进位端增加第四延迟寄存器，将第一级累加单元的进位信号延迟一个时间单位。
进位信号的两次延迟会通过误差消除网络输出的中间数据，被延迟两个时间单位，为了同步输入的分频比的整数部分与小数分部分配比，输入整数也需要被延迟两次，因此，在所述输入节点与加法器之间的链路中增加第七延迟寄存器和第八延迟寄存器。
在一个可选的实施例中，数字调制器还具有关键分析路径，关键分析路径的建立时间和/或保持时间大于输入参考时钟的周期，方法还包括：于各关键分析路径中插入至少一个第二寄存器，以将各关键分析路径分别打断为至少两条第二子分析路径；其中，第二子分析路径的建立时间和保持时间小于等于输入参考时钟的周期。
在本实施例中，关键分析路径是指数字调制器中各个器件之间的连接路径，如：累加单元与差分单元之间的连接路径，累加单元与累加单元之间的连接路径等。如果关键分析路径的建立时间或者保持时间大于参考时钟周期，则可以在关键分析路径中加入延迟寄存器，以使第二子分析路径的建立时间或者保持时间小于参考时钟参数。
在一个可选的实施例中，所述数字调制器为设置有反馈寄存器的MASH调制器，所述第一延迟寄存器和所述第二延迟寄存器均为与所述反馈寄存器相同的寄存器。在一个可选的实施例中，所述第一寄存器延迟的时间为一个所述参考时钟的周期。
本发明实施例提供的提高调制器速度的方法，在最长分析路径中插入至少一个延迟寄存器，将最长分析路径划分为至少两条第一子分析路径，通过引入延迟的机制，提高调制器的运行速度，实现了在参考时钟频率过高的情况下，满足建立时间和保持时间的要求，进而提高小数频率频率合成器的稳定性。
本发明实施例所提供的提高调制器速度的方法，可由本发明任意实施例所提供的数字调制器来实现，具备所述数字调制器相应的功能模块和有益效果。
以上描述仅为本发明的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本发明中所涉及的公开范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离上述公开构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本发明中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (8)

1.一种数字调制器，其特征在于，所述数字调制器包括：
输入节点，用于接收输入分频比；
依次连接的累加链路、差分链路和误差消除单元构成的调制模块，用于基于所述输入分频比的小数部分生成中间数据；所述累加链路包括级联的至少两个累加单元；
加法器，分别与所述输入节点和所述误差消除单元连接，用于基于所述中间数据和所述输入分频比的整数部分生成控制位信号；以及
延迟寄存器，设置在所述差分链路与所述误差消除单元之间的链路中、所述输入节点与所述加法器之间的链路中和/或相邻的所述累加单元之间的链路中；
其中，所述累加链路中的延迟寄存器的数量小于或者等于所述累加单元的数量减一；
其中，所述累加链路包括依次连接的第一级累加单元、第二级累加单元和第三级累加单元，所述差分链路包括级联的第一级差分单元和第二级差分单元；所述第一级差分单元分别与所述误差消除单元和所述第一级累加单元连接，所述第二级差分单元分别与所述第二级累加单元和所述第三级累加单元连接；所述延迟寄存器包括第一延迟寄存器；
其中，所述第一延迟寄存器设置在所述第二级累加单元与所述第三级累加单元之间的链路中；
其中，所述差分链路中设置有加法寄存器；
其中，所述加法寄存器与所述延迟寄存器是相同结构的寄存器。
2.根据权利要求1所述的数字调制器，其特征在于，所述延迟寄存器还包括：第二延迟寄存器、第三延迟寄存器、第四延迟寄存器、第五延迟寄存器、第六延迟寄存器、第七延迟寄存器、第八延迟寄存器和第九延迟寄存器；
其中，所述第二延迟寄存器设置在所述第一级累加单元与第二级累加单元之间的链路中；所述第三延迟寄存器和所述第四延迟寄存器设置在所述第一级累加单元与所述第一级差分单元之间的链路中；所述第五延迟寄存器设置在所述第二级累加单元与所述第二级差分单元之间的链路中；所述第六延迟寄存器设置在所述第一级差分单元与所述误差消除单元之间的链路中；所述第七延迟寄存器、所述第八延迟寄存器和所述第九延迟寄存器依次设置在所述输入节点与所述加法器之间的链路中。
3.根据权利要求1-2中任意一项所述的数字调制器，其特征在于，所述数字调制器用于基于输入参考时钟利用输入分频比产生并输出控制位信号；
其中，各所述延迟寄存器延迟的时间为一个所述参考时钟的周期。
4.一种小数分频频率合成器，其特征在于，包括：
依次耦合的鉴频鉴相器、电荷泵、滤波器、压控振荡器、多模分频器以及如权利要求1-3中任一所述的数字调制器；
其中，所述压控振荡器的输出端经所述多模分频器连接至所述鉴频鉴相器的负反馈端；所述数字调制器基于所述多模分频器所输出的输入分频比，生成并输出控制位信号至所述多模分频器的分频比控制端；
其中，压控振荡器输出的频率信号经过多模分频器分频后，在鉴频鉴相器中与参考信号比相，输出相位差函数至电荷泵，电荷泵将相位差函数的电压升高，经过滤波器滤除高频分量和噪声，成为压控振荡器的控制电压，压控振荡器通过控制电压的调整输出频率信号至多模分频器。
5.一种提高数字调制器运行速度的方法，其特征在于，所述数字调制器用于基于输入参考时钟利用输入分频比产生并输出控制位信号，所述数字调制器具有最长分析路径，所述最长分析路径为从输入节点输出，经过一系列的运算，到消除网络输出中间数据的位置，分频比的小数部分经过的数据分析和处理路径，所述最长分析路径的建立时间和/或保持时间大于所述输入参考时钟的周期，所述建立时间为时钟沿到来之前，输入节点输出的小数部分数据必须保持不变的时间，所述保持时间为时钟沿到来之后，输入节点输出的小数部分数据必须保持不变的时间，所述方法包括：
于所述最长分析路径中插入至少一个延迟寄存器，以将所述最长分析路径打断为至少两条第一子分析路径；
其中，所述第一子分析路径的建立时间和保持时间均小于等于所述输入参考时钟的周期。
6.根据权利要求5所述的方法，其特征在于，所述数字调制器还具有关键分析路径，所述关键分析路径为数字调制器中各个器件之间的连接路径，所述关键分析路径的建立时间和/或保持时间大于所述输入参考时钟的周期，所述方法还包括：
于各所述关键分析路径中插入至少一个延迟寄存器，以将各所述关键分析路径分别打断为至少两条第二子分析路径；
其中，所述第二子分析路径的建立时间和保持时间小于等于所述输入参考时钟的周期。
7.根据权利要求6所述的方法，其特征在于，所述数字调制器为设置有反馈寄存器的MASH调制器，所述延迟寄存器与所述反馈寄存器相同的寄存器。
8.根据权利要求5～7中任意一项所述的方法，其特征在于，所述延迟寄存器所延迟的时间为一个所述参考时钟的周期。
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