CN112953515B - 一种分数锁相环 - Google Patents

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Abstract

本发明公开了一种分数锁相环,包括鉴频/鉴相器PFD、电荷泵CP、Delta‑Sigma调制器、压控振荡器VCO和多模分频器MMD组成,所述鉴频/鉴相器PFD的输入端分别连接多模分频器MMD和信号FCW,鉴频/鉴相器PFD的输出端连接电荷泵CP,电荷泵CP还连接积分器A和压控振荡器VCO,Delta‑Sigma调制器的输入端连接信号FCW。本发明不再使用独立的数字‑模拟转换器,而将数字‑模拟转换器和电荷泵相结合,将提取的量化噪声直接输入电荷泵。如此,在小信号模型中,数字‑模拟转换器的增益将被归一化到电荷泵的增益中。这样就将避免数字‑模拟转换器与电荷泵的增益失配,从而达到同时消除杂散与量化噪声的目的。

Description

一种分数锁相环
技术领域
本发明涉及信号处理技术领域,具体是一种分数锁相环。
背景技术
常见的锁相环结构分为整数锁相环和分数锁相环。分数锁相环的意义在于其频率不长不是参考时钟频率的整数倍。与整数锁相环对比,其设计难度更大。在现代无线通信系统中,分数锁相环更加常用,其通常结构如图1所示,其主要模块有鉴频/鉴相器(PFD),电荷泵(CP),环路滤波器(LP),压控振荡器(VCO)和多模分频器(MMD)组成。其中压控振荡器输出频率由控制电压所控制,其输出经过多模分频器后与参考时钟(REF)作对比,由鉴频/鉴相器提取相位差,并且有电荷泵和环路滤波器转化为电压信号并且滤波,进而反馈到压控振荡器的输入端以达到相位锁定。
在常用的分数锁相环中,分数分频通常由多模分频器完成,为了降低分数杂散频率,通常采用频率控制字需要通过Delta-Sigma调制器并加入相位抖动,这样可以降低杂散频率的幅值。但是由于Delta-Sigma调制器的量化噪声整形机制,其相位噪声由低频传到高频,会影响带外的噪声幅度。虽然整个锁相环环路对此噪声有低通滤波作用,依然无法消除此机制带来的影响(图3)。
由此,一些量化噪声消除机制就有了用武之地。图3中引进了数字-模拟转换器(DAC)来消除其量化噪声作用。但是数字-模拟转换器与电荷泵上有失配问题。这在图5的小信号模型中意味着KDAC不等于1。这种失配会带来更高的杂散。本发明的目的是将数字-模拟转换器与电荷泵融合,这样从根本上解决此失配问题。
发明内容
本发明的目的在于提供一种分数锁相环,以解决上述背景技术中提出的问题。
为实现上述目的,本发明提供如下技术方案:
一种分数锁相环,包括鉴频/鉴相器PFD、电荷泵CP、Delta-Sigma调制器、压控振荡器VCO和多模分频器MMD组成,所述鉴频/鉴相器PFD的输入端分别连接多模分频器MMD和信号FCW,鉴频/鉴相器PFD的输出端连接电荷泵CP,电荷泵CP还连接积分器A和压控振荡器VCO,Delta-Sigma调制器的输入端连接信号FCW,Delta-Sigma调制器的输出端连接积分器A和加法器B,加法器B的输出端连接多模分频器MMD,多模分频器MMD还连接压控振荡器VCO。
作为本发明的进一步方案:所述振荡器VCO和电荷泵CP之间并联有阻容电路。
作为本发明的进一步方案:所述阻容电路由两个电容和一个电阻组成。
作为本发明的进一步方案:所述阻容电路中的一个电阻和一个电容串联后再与第二个电容并联。
作为本发明的进一步方案:所述电荷泵CP有多个分支,每个分支都是主分支的镜像通过。
与现有技术相比,本发明的有益效果是:本发明不再使用独立的数字-模拟转换器,而将数字-模拟转换器和电荷泵相结合,将提取的量化噪声直接输入电荷泵。如此,在小信号模型中,数字-模拟转换器的增益将被归一化到电荷泵的增益中。这样就将避免数字-模拟转换器与电荷泵的增益失配,从而达到同时消除杂散与量化噪声的目的。
附图说明
图1为锁相环的常用结构图;
图2为分数锁相环的常用结构图;
图3为分数锁相环的相位噪声贡献图;
图4为运用数字-模拟转换器(DAC)抵消量化噪声图;
图5为图4中锁相环的小信号模型图。
图6为本发明的锁相环结构图。
图7为锁相环的小信号模型结构图。
图8为一般电荷泵结构图。
图9为电荷泵结构图。
具体实施方式
下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
请参阅图6,实施例1:本发明实施例中,一种分数锁相环,包括鉴频/鉴相器PFD、电荷泵CP、Delta-Sigma调制器、压控振荡器VCO和多模分频器MMD组成,所述鉴频/鉴相器PFD的输入端分别连接多模分频器MMD和信号FCW,鉴频/鉴相器PFD的输出端连接电荷泵CP,电荷泵CP还连接积分器A和压控振荡器VCO,Delta-Sigma调制器的输入端连接信号FCW,Delta-Sigma调制器的输出端连接积分器A和加法器B,加法器B的输出端连接多模分频器MMD,多模分频器MMD还连接压控振荡器VCO。
振荡器VCO和电荷泵CP之间并联有阻容电路。阻容电路由两个电容和一个电阻组成。阻容电路中的一个电阻和一个电容串联后再与第二个电容并联。电荷泵CP有多个分支,每个分支都是主分支的镜像通过。
本结构中,不再使用独立的数字-模拟转换器,而将数字-模拟转换器和电荷泵相结合,将提取的量化噪声直接输入电荷泵。如此,在小信号模型中,数字-模拟转换器的增益将被归一化到电荷泵的增益中。这样就将避免数字-模拟转换器与电荷泵的增益失配,从而达到同时消除杂散与量化噪声的目的。
本设计不同于以往的电荷泵,本设计的电荷泵如图9所示,本电荷泵有多个分支。这样相位噪声在数字域由Delta-Sigma调制器与频率控制字相减所得。然后调制电荷泵的电流得到与多模分频器的量化噪声极性相反的信号注入环路滤波器,从而抵消量化噪声带来的干扰。
本设计的电荷泵如图7所示,电荷泵有多个分支,其中每个分支都是主分支的镜像通过此方法可以精确复制主分支的电流,从而达到降低与主分支的适配。假定量化噪声信号为D,有N比特,将其这些N比特数字通过电流精确加权相加,这样可以避免增益的失配。同时在每个分支电流源上都可以附加微型数字-模拟转换器,从而达到精确控制的目的。
实施例2:在实施例1的基础上,本设计的锁相环的小信号模型如图7所示,在此设计中KDAC和KCP天然相等,从而避免了失配带来的分数杂散。
对于本领域技术人员而言,显然本发明不限于上述示范性实施例的细节,而且在不背离本发明的精神或基本特征的情况下,能够以其他的具体形式实现本发明。因此,无论从哪一点来看,均应将实施例看作是示范性的,而且是非限制性的,本发明的范围由所附权利要求而不是上述说明限定,因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外,应当理解,虽然本说明书按照实施方式加以描述,但并非每个实施方式仅包含一个独立的技术方案,说明书的这种叙述方式仅仅是为清楚起见,本领域技术人员应当将说明书作为一个整体,各实施例中的技术方案也可以经适当组合,形成本领域技术人员可以理解的其他实施方式。

Claims (1)

1.一种分数锁相环,包括鉴频/鉴相器PFD、电荷泵CP、Delta-Sigma调制器、压控振荡器VCO和多模分频器MMD组成,其特征在于:所述鉴频/鉴相器PFD的输入端分别连接多模分频器MMD和信号FCW,鉴频/鉴相器PFD的输出端连接电荷泵CP,电荷泵CP还连接积分器A和压控振荡器VCO,Delta-Sigma调制器的输入端连接信号FCW,Delta-Sigma调制器的输出端连接积分器A和加法器B,加法器B的输出端连接多模分频器MMD,多模分频器MMD还连接压控振荡器VCO,所述振荡器VCO和电荷泵CP之间并联有阻容电路,所述阻容电路由两个电容和一个电阻组成,所述阻容电路中的一个电阻和一个电容串联后再与第二个电容并联,所述电荷泵CP有多个分支,每个分支都是主分支的镜像,每个分支精确复制主分支的电流,从而达到降低与主分支的适配,然后调制电荷泵的电流得到与多模分频器的量化噪声极性相反的信号注入环路滤波器,从而抵消量化噪声带来的干扰;
本电路中不使用独立的数字-模拟转换器,将数字-模拟转换器和电荷泵相结合,将提取的量化噪声直接输入电荷泵,在小信号模型中,数字-模拟转换器的增益被归一化到电荷泵的增益中,以避免数字-模拟转换器与电荷泵的增益失配,从而达到同时消除杂散与量化噪声的目的。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230079723A (ko) * 2021-11-29 2023-06-07 삼성전자주식회사 위상 쉬프터를 포함하는 분수 분주기 및 이를 포함하는 분수 분주형 위상 고정 루프
CN116260405B (zh) * 2023-03-30 2024-02-13 北京安超微电子有限公司 一种nfc读写芯片数字功率放大器的实现方法及系统

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5781044A (en) * 1994-05-12 1998-07-14 Northern Telecom Limited Delta-sigma fractional-N frequency synthesizer and frequency discriminator suitable for use therein
EP0986178A2 (en) * 1998-07-17 2000-03-15 Nortel Networks Corporation Frequency synthesizer
CN1685616A (zh) * 2002-06-20 2005-10-19 诺基亚有限公司 分数n频率合成器内的数字增量求和调制器
CN101013893A (zh) * 2005-12-05 2007-08-08 瑞昱半导体股份有限公司 频率合成器
CN102281059A (zh) * 2010-03-25 2011-12-14 硅谷实验室公司 用于在分数-n型锁相环中量化降噪的方法和设备
CN204425321U (zh) * 2015-03-26 2015-06-24 成都爱洁隆信息技术有限公司 一种用于小数分频锁相环中集成dac的电荷泵
CN204425319U (zh) * 2015-03-26 2015-06-24 成都爱洁隆信息技术有限公司 带dac补偿与电荷泵线性化技术的小数分频频率综合器
US9588497B1 (en) * 2016-07-27 2017-03-07 Silicon Laboratories Inc. Differential voltage-controlled oscillator analog-to-digital converter using input-referred offset
CN108562286A (zh) * 2018-06-13 2018-09-21 中国兵器工业集团第二四研究所苏州研发中心 可重构的mems陀螺数字测控系统中数字锁相环电路
CN110266309A (zh) * 2019-07-12 2019-09-20 加特兰微电子科技(上海)有限公司 数字调制器、频率合成器和提高调制器速度的方法
CN111800128A (zh) * 2020-06-23 2020-10-20 南京宇都通讯科技有限公司 一种用于小分数锁相环电荷泵电路的电荷平均补偿系统
CN111900977A (zh) * 2020-07-20 2020-11-06 清华大学 一种对锁相环的数字时间转换器进行快速增益校准的电路

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1427108A1 (en) * 2002-12-03 2004-06-09 Motorola, Inc. A third order sigma-delta modulator for noise shaping in a phase locked loop and method thereof
US7352249B2 (en) * 2003-10-03 2008-04-01 Analog Devices, Inc. Phase-locked loop bandwidth calibration circuit and method thereof
WO2006083324A1 (en) * 2005-02-02 2006-08-10 Lin Wen T A system and method of detecting a phase, a frequency and an arrival-time difference between signals
US7518455B2 (en) * 2006-07-28 2009-04-14 Mstar Semiconductor, Inc. Delta-sigma modulated fractional-N PLL frequency synthesizer
US7999622B2 (en) * 2008-01-10 2011-08-16 The Regents Of The University Of California Adaptive phase noise cancellation for fractional-N phase locked loop
US8193845B2 (en) * 2010-07-06 2012-06-05 Microchip Technology Incorporated Binary-weighted delta-sigma fractional-N frequency synthesizer with digital-to-analog differentiators canceling quantization noise
US9490818B2 (en) * 2013-11-27 2016-11-08 Silicon Laboratories Inc. Cancellation of delta-sigma quantization noise within a fractional-N PLL with a nonlinear time-to-digital converter
US10574243B2 (en) * 2017-01-24 2020-02-25 Intel Corporation Apparatus and method for generating stable reference current

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5781044A (en) * 1994-05-12 1998-07-14 Northern Telecom Limited Delta-sigma fractional-N frequency synthesizer and frequency discriminator suitable for use therein
EP0986178A2 (en) * 1998-07-17 2000-03-15 Nortel Networks Corporation Frequency synthesizer
CN1685616A (zh) * 2002-06-20 2005-10-19 诺基亚有限公司 分数n频率合成器内的数字增量求和调制器
CN101013893A (zh) * 2005-12-05 2007-08-08 瑞昱半导体股份有限公司 频率合成器
CN102281059A (zh) * 2010-03-25 2011-12-14 硅谷实验室公司 用于在分数-n型锁相环中量化降噪的方法和设备
CN204425321U (zh) * 2015-03-26 2015-06-24 成都爱洁隆信息技术有限公司 一种用于小数分频锁相环中集成dac的电荷泵
CN204425319U (zh) * 2015-03-26 2015-06-24 成都爱洁隆信息技术有限公司 带dac补偿与电荷泵线性化技术的小数分频频率综合器
US9588497B1 (en) * 2016-07-27 2017-03-07 Silicon Laboratories Inc. Differential voltage-controlled oscillator analog-to-digital converter using input-referred offset
CN108562286A (zh) * 2018-06-13 2018-09-21 中国兵器工业集团第二四研究所苏州研发中心 可重构的mems陀螺数字测控系统中数字锁相环电路
CN110266309A (zh) * 2019-07-12 2019-09-20 加特兰微电子科技(上海)有限公司 数字调制器、频率合成器和提高调制器速度的方法
CN111800128A (zh) * 2020-06-23 2020-10-20 南京宇都通讯科技有限公司 一种用于小分数锁相环电荷泵电路的电荷平均补偿系统
CN111900977A (zh) * 2020-07-20 2020-11-06 清华大学 一种对锁相环的数字时间转换器进行快速增益校准的电路

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
A Wideband Fractional-N PLL With Suppressed Charge-Pump Noise and Automatic Loop Filter Calibration;Salvatore Levantino等;《IEEE Journal of Solid-State Circuits》;20130807;第48卷(第10期);2419-2429 *
小数N分频频率合成器的原理和实现;王庆生;曾兵;吴军;;中国科技信息;20080915(第18期);158-160 *

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Publication number Publication date
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