CN1685616A - 分数n频率合成器内的数字增量求和调制器 - Google Patents

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Abstract

本发明所提供的控制分数N频率合成器(10)内的多模分频器(34)的数字增量求和调制器(100)的特征是在一个前馈电路拓扑结构内的一些级联的增量求和调制器级(102，104，106)，以将可能的多模控制输出值扩展到从－1到+1的范围之间。一个直接输入端接收N比特输入控制字(112)，它可以被例如二进制补码格式的正弦波抖动。这种数字增量求和调制器可以是任何类型的，并且包括一些级联的累加器(114，134，154)和流水线式累加器拓扑结构。

Description

分数N频率合成器内的数字增量求和调制器
技术领域
本发明总地涉及基于增量求和调制器(delta-sigma modulator)的分数N锁相环频率合成器，具体地说，涉及对锁相环反馈通道内的多模分频器(multi-modulus frequency divider)进行控制的数字增量求和调制器。
发明背景
数字频率合成器久已在通信系统中，特别是RF通信系统内用来产生在RF信道上承载的RF信号。在频率合成中，所希望的是在尽可能短的时间内获得所选的频率输出，而使任何寄生的输出频率减到最少。众所周知，通过在锁相环(PLL)内压控振荡器(VC0)的输出端与相位频率检测器(PFD)之间安置一个分频器功能就可以创建一个频率合成器，其中VCO输出频率是加到PFD上的输入基准频率的整数N倍。所关心的寄生输出通常与相位检测器有关，且出现在相位检测器的工作频率处，该工作频率通常与信道间隔相同。在PLL内合并分数N分频功能具有许多优点，并且通过使相位检测器对于同样的信道间隔可以在高得多的频率上工作，而有助于克服寄生频率输出的问题。
已知有一些方法基于整数N频率合成来实现分数N分频功能的设想，且包括脉冲吞除(pulse swallow)、相位内插、Wheatly随机抖动和增量求和调制，以便控制多模(包括双模)分频器来提供分频功能。在这些已知方法中，为了达到低的相位噪声、短的建立时间、精细的信道分辨率和宽的调谐带宽，分数N频率合成器的增量求和调制器实现是所希望和优选的。增量求和调制器分数N频率合成器基于分频比平均的构思，其中使用的是一个整数分频器而不是一个分数分频器。分频比动态地在两个或更多个值之间切换，实际上提供了一个非整数的分频功能。用增量求和调制器控制多模分频器的最重要的优点之一是能对由增量求和调制器控制的分数N分频功能引入的相位噪声整形。通常与这样的增量求和调制器分数N频率合成器有关的一个问题是在分数偏置(offset)频率处出现或者存在分数寄生(spurious)电平。分数寄生电平还可能出现在分数偏置频率的谐波处。基于增量求和调制器的分数N频率合成器内的分数寄生电平可能是源自几个源，包括增量求和调制器本身的操作，在驱动环路滤波器的多模预定标器(prescaler)或电荷泵与外界之间通过电源馈线或基片的耦合，以及电荷泵的非线性。分数寄生频率也可能源自多模预定标器的间隔误差或定时误差。
因此，所希望的是提供一种分数N频率合成器中的增量求和调制器，这种增量求和调制器可以达到低的相位噪声、短的建立时间、精细的信道分辨率和宽的调谐带宽。
因此，本发明的一个目的是提供一种在锁相环分数N频率合成器中的数字增量求和调制器，这种数字增量求和调制器提供增大的多模输入控制范围。
本发明的另一个目的是提供一种在锁相环分数N频率合成器中的数字增量求和调制器，其中在从-1到+1这个区间内产生所希望的分数多模控制输入信号。
本发明的又一个目的是提供一种在锁相环分数N频率合成器中的数字增量求和调制器，其中通过将一个分数频率加到一个小于所希望的频率的整数频率上或者从一个大于所希望的频率减去一个分数频率来获得所希望的频率。
本发明的又一个目的是提供一种具有一个用于二进制补码格式的调制数据信号的直接输入端的数字增量求和调制器。
本发明的又一个目的是提供一种数字增量求和调制器，其中在用作直接调制分数N频率合成器的调制器内处理该调制数据信号。
发明概要
如下面要进一步说明的那样，体现本发明的增量求和调制器的一个优点是一个调制数据信号、一个抖动信号或一个各不同信号的和可以直接接到调制器的输入端上。
本发明的增量求和调制器的另一个优点是所希望的或所选的信道频率可以通过使所希望的频率的一个整数组成部分加上或减去一个分数组成部分来获得，其中分数组成部分可以设置成从-1到+1之间的任何值。
本发明的增量求和调制器的另一个优点是调制数据信号或抖动信号可以用二进制补码格式直接接到输入端上。
本发明的增量求和调制器的又一个优点是抖动信号可以是一个二进制补码格式的正弦波。
本发明的增量求和调制器的又一个优点是二进制补码格式的输入信号可以是所有包括分数组成部分的调制数据信号或抖动信号的和或是其任何组合的和。
按照本发明的第一方面，控制分数N频率合成器内的多模分频器的数字增量求和调制器包括多个在前馈电路拓扑结构内级联的增量求和调制器级，且这些级的数目定义了一个N阶增量求和调制器。这种调制器具有一个直接连接输入装置，用来接收一个规定供选择的所希望的频率的N比特输入控制字。所希望的频率被分解成具有一个整数组成部分和一个分数组成部分。这种调制器还具有符号比特输入装置，用来接收一个指示是通过将分数组成部分加到整数部分还是通过从整数部分减去分数组成部分来选择所希望的频率的方向信号。提供了耦合到所述增量求和调制器级上的逻辑装置，用来检测和确定一个频率相对所希望的频率的量和方向，以产生一个经加权的M比特输出的多模分频器控制字。
优选的是，所述前馈级联电路拓扑结构包括一个级联的延迟式累加器序列。
优选的是，所述前馈级联电路拓扑结构包括一个流水线式累加器拓扑结构，其中输入控制字被管道移位(pipe shift)，而输出控制字被对准移位(align shift)。
优选的是，所述逻辑装置还包括在累加器的进位溢出信号输出端内的定时补偿寄存器和对进位溢出信号输出执行微分计算的微分电路装置。
优选的是，所述微分电路装置包括一个级联的微分器序列。
优选的是，所述N比特输入控制字是二进制补码格式的。
优选的是，所述N比特输入控制字被抖动，以产生一个平均零抖动的N比特输入控制字。
优选的是，N比特控制字被抖动为二进制补码格式的正弦波信号。
按照本发明的另一个方面，控制分数N频率合成器内的多模分频器的增量求和调制器包括多个级联的前馈累加器，其中累加器的数目为增量求和调制器的阶。虽然以一个三阶增量求和调制器进行说明，但这种设计考虑和实现同样也适用于更高的阶。第一累加器包括一个接收表示所希望的信道频率选择的N比特调制数据信号的第一输入端和一个接收表示为了产生与所希望的所选信道频率相应的频率而从一个固定频率加上或减去一个频率偏置的方向的符号(SIGN)比特控制字的第二输入端。第一累加器包括一个耦合到第一后随累加器的输入端上的前馈输出端、一个指示上溢或下溢状况的第一进位信号C1输出端和一个指示溢出方向的符号比特信号输出端。第一进位信号C1和符号比特信号在逻辑装置内被逻辑地组合且产生一个第一逻辑输出控制字。第一后随累加器包括一个耦合到一个第二后随累加器的输入端上的前馈输出端和一个指示上溢或下溢状况的第二进位信号C2输出端。第二后随累加器包括一个耦合到一个反馈输入端上的前馈输出端和一个指示上溢或下溢状况的第三进位信号C3输出端。对分别来自第一后随累加器和第二后随累加器的进位输出信号C2和C3求和，使得这些进位输出信号加到一个等于零的净和上，以便不影响分数控制字输入。所得到的进位输出信号C2与C3之和被加给第一逻辑输出控制字，从而提供一个多模分频功能控制字。
优选的是，所述N比特调制数据信号是二进制补码格式。
在本发明的又一个方面，这些前馈输出各通过一个相应的延迟寄存器耦合，而第一进位信号C1和符号比特信号输出分别通过第一和第二组多个延迟寄存器耦合。第二进位信号C2通过第三组多个延迟寄存器耦合，而第三进位信号C3通过第四组多个延迟寄存器耦合。
附图简要说明
从以下结合附图对一些示范性实施例的说明中可以更容易看到本发明的增量求和调制器的其他一些特征、效益和优点，在这些附图中：
图1为示出基于增量求和的分数N锁相环频率合成器的原理性功能方框图；
图2为基本累加器结构的原理图；
图3为延迟累加器结构的原理图；
图4为示出体现本发明的三阶增量求和调制器频率合成器的原理图；
图5为在本发明中所用的微分器传递函数实现的一个实施例的原理图；以及
图6为示出体现本发明的三阶增量求和调制器频率合成器的另一个
实施例的原理图。
优选实施例详细说明
现在来看这些附图，首先考虑图1，以便对本发明可以有更好的理解，图中例示了一个典型的基于增量求和调制器的分数N锁相环频率合成器的原理性功能方框图，总地表示为10。增量求和分数N频率合成器10包括相位频率检测器(PFD)16、环路滤波器22和压控振荡器(VC0)28。频率合成器10的输入端12上的基准频率Fref被加到PFD 16的输入端14上。多模分频器34位于VCO输出端30与PFD 16的输入端38之间的反馈环路内。PFD 16的输出端18耦合到环路滤波器22的输入端20上。环路滤波器22在功能上作为一个积分电容器操作。环路滤波器22的输出端24被耦合到VCO的输入端26上。VCO 28根据它的输入端26上的信号在VCO输出端30上产生一个频率信号Fout。VCO输出端30上的频率信号Fout被耦合到多模分频器(MMD)34的输入端32上。多模分频器34还耦合到总地标为42的增量求和调制器(DSM)上，且受它控制。DSM 42的控制输出端44被耦合到MMD 34的控制输入端40上。多模分频器34的输出端36被连接到PFD 16的输入端38上。PFD 16的输入端38上的信号Fcomp表示环路相位误差，即频率Fout与输入频率Fref之间的相位差。MMD 34的输出信号Fcomp是VCO输出信号Fout除以分数除数或者多模分频器的受DSM 42控制的分频因子M(Fcomp＝Fout/M)的相位。在PFD 16的输出端18上产生频率Fcomp与频率Fref之间的相位差。实际上，MMD 34的输出信号36是一个时钟信号，而PFD 16测量Fcomp信号的上升沿与Fref信号的上升沿间的差。同样，相位差也可以用Fcomp和Fref信号的下降时钟沿产生。在本领域内，PFD 16通常示为两个分开的功能块：一个相位检测器(PD)和一个电荷泵(CP)，对于PFD工作的进一步解释读者可以参考一些教材、文献、数据表及其他容易得到的信息。PFD 16测量相位差，且调整(提前或推迟)VCO 28的相位，从而调整VCO产生的频率Fout。VCO输出端30上的频率Fout与输入基准频率Fref通过一个由MMD 34确定的换算因子而有关。
VCO输出端30上的频率Fout是输入基准频率Fref的一个分数。由于MMD34实际上并不是用一个分数分频比而是用一个整数值分频，因此分数N频率合成通过分频比平均来实现，也就是说，分频比动态地在两个或更多值之间切换，实际上使分频器用一个非整数来分频。在图1中，DSM 42按照耦合到DSM 42的输入端48的输入线46上的一个N比特控制字Fract内的信息来控制MMD 34的分频比。为了理解的目的，在图1中，输入控制字Fract包括要向包括任何预分频器的多模分频器提供的所有必要信息。同样，多模分频器可以采取不同的形式和实现，并且为了解释的目的，在图1中多模分频器产生环路相位误差信号Fcomp。DSM 42的时钟信号没有在图1中示出，然而它可以是Fref、Fcomp或甚至更快的时钟信号，其中最大的时钟频率Fmax是VCO输出频率Fout。如在这里要进一步讨论的那样，优选的是使用Fcomp时钟信号作为确保DSM的输出信号正确地与MMD同步的时钟信号。
分数N频率合成器的输出频谱的形状、寄生电平和寄生成分直接取决于数字增量求和调制器的阶。较高阶的数字增量求和调制器的输出噪声谱密度被显示为以较大的速率单调地增大，且使量化噪声移向较高的频率。较高的带外噪声电平通过用一个被设置为比增量求和调制器的阶数高一阶的环路滤波器来抑制。该较高阶数字增量求和调制器增大了电路的复杂性、芯片大小和功率消耗。为了改善性能和最小化分数寄生电平有许多必须考虑的因素。在采用较小的信道步幅时一些通过为累加器添加一些比特而实现的情况中，取得较好的分数寄生性能。结果是在错误的方向上使所希望的信道有轻微的偏移。降低较高阶增量求和调制器产生的分数寄生电平的一种较好的解决方案是用一个伪随机信号，诸如一种抖动模式，来使静态输入随机化。这种随机化产生所希望的平均值，且只引起具有最少寄生成分的量化噪声。然而，按照所用的抖动的统计特性，量化噪声可以比不抖动情况下差许多倍。此外，如果将与采样频率相比较的长伪随机序列馈入该增量求和调制器，就不可能得到正确的分数偏置。虽然可能加上一个抖动信号来尝试减小分数寄生电平，但它是在正的这侧，例如通过序列8 16 8 16等进行，导致一个固定的分数误差。在这种情况下，平均值是已知的，而它对所希望的信道频率的影响可以事先计算出来且加以补偿。然而，如果所希望的信道频率接近整数信道频率(例如，分数为0.999)，就不可能加上例如上面那样的抖动信号。
应该明确的是，增量求和调制器的功能是产生或者生成一个长的伪随机数流，其中这些伪随机数平均到一个等于所希望的分数分频比的分数。本发明的提供一个接收包括一个整数组成部分和一个值在-1到+1之间的分数组成部分的二进制补码形式的控制信号的直接输入端的构思打算用于已知的和将来开发的各种增量求和调制器，无论其设计、实现或阶如何。例如，任何阶的增量求和调制器可以用一种流水线式累加器拓扑结构实现，其中输入信号处于“管道移位域(pipe shifteddomain)”，通过任何所希望数目的级联的流水线式加法器和/或累加器级，而对输出信号进行对准移位。沿着级联的各级按照要求引入适当所需的延迟，以提供输出信号。读者可以从本领域内的一些教科书和文献查阅流水线式实现的增量求和调制器的其他信息和详细情况。本发明人的构思通过添加比常规设计多的、相对小数目的逻辑门而将增量求和调制器的范围扩展到负值。因此，本发明的数字增量求和调制器为了取得所希望的效益，对于实现而言是经济、高效和实际的。
在说明图4和6所示的本发明的一些具体示范性实施例前，下面首先简要说明一下设计思想，这将有助于对本发明的理解。图2示出了一个基本的累加器结构，且在前馈通道内没有延迟，以及通常局限于只在低频应用中使用。图2所示的累加器被配置成一个积分器且由下式定义：
y(i)＝x(i)+y(i-1)
图2所示的积分器的传递函数在z域内为：
H(z)＝1/(1-z-1)
图3例示了一种较为适合高频应用的累加器结构，其中在前馈通道内安置了一个寄存器。图3所示的结构可以称为“延迟累加器”，因为传送给下一个累加器的相位误差信号受到了延迟。在用于以下的数字增量求和调制器实例中时，将看到并没有为调制器的输出添加延迟。在这里结果是累加器传送的信号被延迟了一个时钟周期。图3所示的“延迟累加器”由下式定义为：
y(i)＝x(i-1)+y(i-1)
而传递函数为：
H(z)＝z-1/(1-z-1).
来看图4，图中例示了本发明的数字增量求和调制器的一个示范性实施例，且其总地标为100。增量求和调制器100是一个三阶调制器，包括三个级联的、分别标为102、104和106的一阶增量求和调制器。可以理解，这个调制器可以是任意所希望阶的调制器。图4所示的三阶增量求和调制器在前向通道内没有延迟，且只能用于低频应用中。与所希望的信道或频带相应的N比特输入控制字出现在输入线112上，且被耦合到组成增量求和调制器102的累加器110的输入端108。累加器110的输出端114还耦合到寄存器118的输入端116上。寄存器118的输出端120耦合到累加器114的输入端122上。累加器110的输出端114耦合到级联的第二增量求和调制器104内累加器132的输入端130上。累加器132的输出端134还耦合到寄存器138的输入端136上。寄存器138的输出端140耦合到累加器132的输入端142上。累加器132的输出端134被耦合到形成级联的第三增量求和调制器106的累加器152的输入端150上。累加器152的输出端154耦合到寄存器158的输入端156上。寄存器158的输出端160耦合到累加器152的输入端162上。
引线124上的符号比特输入信号用于选择所希望的信道，且被耦合到累加器110的输入端128。可以用两种不同的方式或从两个不同的方向选择所希望的信道，例如一个与100.25相应的信道，例如可以用100+0.25或101-0.75来选择信道100.25。所发送的调制数据信息以二进制补码格式呈现给输入端124，其中最高有效比特(MSB)是符号比特。累加器110的输出端170上的进位信号C1表示上溢或下溢状况，而进位输出信号呈现给逻辑功能装置180的输入端174。溢出的方向作为一个符号比特呈现在累加器110的输出端172上，且被耦合到逻辑功能装置180的符号输入端176，这里符号比特信号被与进位信号逻辑地组合且被呈现在输出端178上。下溢状况由“-1”表示，上溢状况由“+1”表示，而正常情况或功能示为“0”。逻辑功能180的输出端178被耦合到总地标为190的级联的微分级内微分器194的输入端192上。微分器194的输入端192上的信号与输入端196上的、由总地标为200的级联的第二微分级中和总地标为210的级联的第三微分级中级联微分器的组合所得出的信号组合在一起。累加器132的输出端144上的进位信号C2被耦合到微分器220的输入端222，这里该累加器输出信号与由级联的第三级210所得出且耦合到微分器220的输入端224的微分信号组合在一起。
级联的第三级增量求和调制器106的累加器152的输出端164上的进位信号C3被耦合到寄存器214的输入端212和微分器218的输入端216。寄存器214的输出端218被耦合到微分器218的输入端226上，这里将寄存器输出信号与在输入端216上的进位信号C3组合在一起。微分器218的输出端228上的所得出的信号被耦合给微分器220的输入端224，这里将这个所得出的信号与来自级联的第二级增量求和调制器的累加器132的进位信号C2组合在一起。微分器220的输出端230上的信号被耦合到寄存器234的输入端232和微分器240的输入端236。寄存器234的输出端2 38被耦合到微分器240的输入端242上，其中将寄存器输出信号与来自级联的第二微分器200的微分器输出端230的所得出的信号组合在一起。微分器240的输出端244上的所得出的信号被耦合给微分器194的输入端196，其中将这个所得出的信号与来自逻辑功能装置180的输出逻辑信号组合在一起，从而在输出端246上提供一个多模分频器控制信号。微分器输出246被耦合到增量求和调制器输出控制引线248。通过用第一累加器110内部的一个异“或”门和逻辑功能装置180内的“与”门，数字增量求和调制器100以最少的附加逻辑门实现。
在异“或”功能合并入第一级累加器110时，逻辑功能装置180用一个“与”逻辑功能执行。另一个实现是在逻辑功能装置180内包括“异或”逻辑功能和“与”功能，在这种情况下符号比特呈现在异“或”和“与”逻辑功能的输入端。
下表表明所需的逻辑功能，使所希望的控制多模分频器的分数分频功能可以从“-1”到“+1”这个区间内选择。
逻辑输入 逻辑操作 逻辑输出
符号 C1   D1   D0
 0  0  0  0  0
 0  1  0  1 +1
 1  1  1  1 -1
 1  0  0  0  0
优选的是在前馈通道内在累加器110的输出端114到累加器132的输入端130之间用一个寄存器和在累加器132的输出端134到累加器152的输入端150之间用一个寄存器。在到随后的累加器级的前馈通道中使用寄存器使增量求和调制器在较高的时钟频率工作。在典型的PLL应用中，增量求和调制器以与相位检测器电路同样高的时钟频率(例如，100MHz)工作。为输出端添加寄存器是一种被采纳的逻辑设计，并且是众所周知的同步设计方法。
图4所示的增量求和调制器结构是本发明的一种可行实现。唯一困难是确定或知道在所需的微分计算中相加或求和组件和寄存器的大小。优选的是通过将表示式分成一些片断来分离和执行对于各级的溢出信息的微分计算，在这种情况下可以为求和功能确定固定的系数。微分器的传递函数D(z)在Z域是众所周知的，且被定义为D(z)＝1-z-1。于是，两个相继的微分器的传递函数就为H(z)＝(1-z-1)-2＝(1-z-1)*(1-z-1)＝1-2z-1+z-2。这个传递函数可以如图5所示那样实现。
现在来看图6，图中例示了用于分数N频率合成器的数字增量求和调制器的另一个实施例，其总地标为300。增量求和调制器300包括三个级联的增量求和调制器302、304、306，从而提供一个三阶增量求和调制器。这个实现是基于级联的、分别与增量求和调制器级302、304、306相应的锁存式累加器310、330、350的序列的方法。在线312上的代表所希望的信道频率的N比特输入字被耦合到累加器310的输入端314。累加器310的输出端314被耦合到累加器310的前馈通道内寄存器318的输入端316上。寄存器318的输出端320被耦合到累加器310的输入端322和级联的第二级304的累加器330的输入端332上。累加器330的输出端334被耦合到寄存器338的输入端336上。寄存器338的输出端340被耦合到累加器330的输入端342和累加器350的输入端352上。累加器350的输出端354被耦合到寄存器358的输入端356上。累加器358的输出端360被耦合到累加器350的输入端362上。在线370上的符号比特控制字被耦合到累加器310的输入端372，用来如上面结合图4所说明的那样选择所希望的信道。累加器310的输出端374上的进位输出信号C1通过延迟寄存器376、378、380被耦合到逻辑功能装置386的进位输入端384。累加器310的符号输出端388通过寄存器390、392、394被耦合到逻辑功能装置386的输入端398上，这里符号信号被与逻辑功能装置的输入端384上的进位信号C1逻辑地组合在一起，以在逻辑功能装置386的输出端400上提供一个“-1”、“0”或“+1”。
级联的第二增量求和调制器级304的累加器330的输出端402上的进位信号C2通过四个寄存器406、408、410被耦合给微分器414的输入端412。寄存器408的输出端416被耦合到微分器414的“+1”输入端418上。累加器350的输出端440上的进位信号C3通过四个寄存器444、446、448被耦合到加法器功能块452的“+1”输入端450。寄存器446的输出端454被耦合到加法器功能块452的“-2”输入端456上。寄存器444的输出端458被耦合到加法器功能块452的“+1”输入端460上。逻辑功能电路386的输出端400被耦合到加法器464的输入端462上。加法器414的输出端466被耦合到加法器464的输入端468上。输出端470是输入端462、468上所得到的信号之和。输出端470被耦合到加法器474的输入端472上，而加法器452的输出端476被耦合到加法器474的输入端478上。输入端472和478上被逻辑地相加到一起，且加法器474的输出端480被耦合给引线482，从而将增量求和调制器输出控制提供给多模分频器。在所示这个实施例中，增量求和调制器300为了获得所希望的分数而产生的多模分频器控制输出是一个4比特控制字。累加器310、330、350被锁存，使得在出现一个时钟脉冲后，数据被一次一个时钟脉冲步长地传送通过每个累加器。进位输出374、402、440通过比累加器数目少一个延迟的延迟寄存器耦合。所有的较高阶累加器进位输出402、440加到一个为零的净和上，以便不扰乱所希望的对第一累加器310的分数设置。固定的系数直接取自涉及累加器的阶的帕斯卡(Pascal)三角关系。
以上用一些优选实施例说明了用于分数N频率合成器的数字增量求和调制器。可以理解，本领域的技术人员可以对以上所说明的实例作出各种修改的改变，例如，可以采用其他增量求和调制器电路拓扑结构，且该增量求和调制器的阶也可以高于作为示范所说明的三阶，而并不背离本发明的精神实质和专利保护范围。因此，以上对本发明的说明是例示性的而不是限制性的。

Claims (13)

1.一种控制分数N频率合成器内的多模分频器的数字增量求和调制器，所述数字增量求和调制器包括：
多个以前馈电路拓扑结构级联的增量求和调制器级，该增量求和调制器级定义一个N阶增量求和调制器；
输入装置，用来接收一个规定供选择的所希望频率的N比特输入控制字，所述所希望的频率具有一个整数组成部分和一个分数组成部分；
符号比特输入装置，用来接收一个指示是通过将所述分数组成部分加上所述整数部分还是通过从所述整数部分减去所述分数组成部分来选择所希望的频率的方向信号；以及
耦合到所述增量求和调制器级上的逻辑装置，用来检测和确定一个频率相对所希望的频率的量和方向，以产生一个经加权的M比特输出多模分频器控制字。
2.在权利要求1中所定义的数字增量求和调制器，其中所述前馈级联电路拓扑结构包括一个级联的延迟式累加器序列。
3.在权利要求1中所定义的数字增量求和调制器，其中所述前馈级联电路拓扑结构包括一个流水线式累加器拓扑结构，其中输入控制字被管道地移位，而输出控制字被对准移位。
4.在权利要求2中所定义的数字增量求和调制器，其中所述逻辑装置包括累加器进位溢出信号输出端中的定时补偿寄存器和对进位溢出信号输出执行微分计算的微分电路装置。
5.在权利要求4中所定义的数字增量求和调制器，还包括：所述微分电路装置包括一个级联的微分器序列。
6.在权利要求1中所定义的数字增量求和调制器，其中所述N比特输入控制字是二进制补码格式的。
7.在权利要求1中所定义的数字增量求和调制器，其中所述N比特输入控制字被抖动，以产生一个平均零抖动N比特输入控制字。
8.在权利要求7中所定义的数字增量求和调制器，其中所述N比特控制字被抖动作为一个二进制补码格式的正弦波信号。
9.一种控制分数N频率合成器内的多模分频器的数字增量求和调制器，所述数字增量求和调制器包括：
多个级联的前馈累加器，其中所述多个累加器的数目为所述增量求和调制器的阶；
所述多个累加器中的第一累加器包括：
一个第一输入端，用来接收一个表示所希望的信道频率选择的N比特调制数据信号，
一个第二输入端，用来接收一个表示为了产生与所希望的所选信道频率相应的频率而向一个固定频率加上或从其减去一个频率偏置的方向的符号比特控制字，
一个耦合到所述多个累加器中的第一后随累加器的输入端的前馈输出端，
一个指示上溢或下溢状况的第一进位信号C1输出端，以及
一个指示溢出方向的符号比特信号输出端；
逻辑装置，用来组合所述第一进位信号C1和所述符号比特信号，据此产生一个第一逻辑输出控制字；
所述第一后随累加器还包括：
一个耦合到第二后随累加器的输入端上的前馈输出端，以及
一个指示上溢或下溢状况的第二进位信号C2输出端；
所述第二后随累加器还包括：
一个耦合到一反馈输入端上的前馈输出端，以及
一个指示上溢或下溢状况的第三进位信号C3输出端；
用来对分别来自所述第一后随累加器和第二后随累加器的进位输出信号C2和C3求和的装置，使得该进位输出信号加到一个等于零的净和上；以及
用来使所得到的进位输出信号C2和C 3之和与所述第一逻辑输出控制字相加的装置，从而提供一个多模分频功能控制字。
10.如在权利要求9中所定义的增量求和调制器，其中所述N比特调制数据信号是二进制补码格式的。
11.如在权利要求10中所定义的增量求和调制器，其中所述N比特调制数据信号被抖动，以产生一个平均零抖动。
12.如在权利要求9中所定义的增量求和调制器，其中所述用于求和的装置包括一个微分器。
13.如在权利要求9中所定义的增量求和调制器，所述增量求和调制器还包括：
所述前馈输出各通过一个相应的延迟寄存器耦合；
所述第一进位信号C1通过多个延迟寄存器耦合；
所述符号比特信号输出通过第二组多个延迟寄存器耦合；
所述第二进位信号C2通过第三组多个延迟寄存器耦合；以及
所述第三进位信号C3通过第四组多个延迟寄存器耦合。
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