CN111064466B - 一种负反馈方法及其系统 - Google Patents

Abstract

本发明公开了一种负反馈方法，包括：S1：获取理论第一信号频率并生成第一数据；S2：通过所述第一数据对第二信号频率进行低位补零并生成多个第二数据；S3：对所述第二数据累计求和生成用于锁定频率源的分频系数。本发明通过将理论第一信号频率和第二信号频率转换为二进制定点小数，进行分频系数的乘法运算，代替传统的使用MCU或使用FPGA IP核进行除法运算的工作方式，避免了除法运算会进行多位数据甚至理论上的无限位数据的运算的问题，解决了传统的负反馈电路中锁定频率的处理时间较长的问题。

Description

一种负反馈方法及其系统

技术领域

本发明涉及通信领域，具体涉及一种负反馈方法及其系统。

背景技术

随着现代通信技术的发展，频率源在通信中的作用越来越重要。在通信雷达、无线通信、微波测试设备和频谱监测等系统的射频前端中，都需要使用低杂散、低相位噪声的微波频率源来提高系统的抗干扰能力以及通信的保密能力。随着信号源、频谱分析仪、矢量网络分析仪等射频微波测试设备的发展，对频率源的各方面指标都提出了越来越高的要求。因此，研究低相噪、低杂散的微波频率源具有非常重要的意义。

目前基于锁相环技术实现的低相位噪声、高频谱纯度和高稳定度的频率源在很多要求高性能的系统中得到应用。锁相环技术主要通过负反馈系统实现参考频率与输出频率的相位统一，信号输入通过鉴相器、环路滤波器和压控振荡器三个主要器件，再经由分频器反馈回输入端。锁相环的锁定时间决定了锁相环的输出能从一个频点快速跳到另一个频点的能力，要实现快速锁定除了锁定电路中的快速锁定电路外，在反馈支路上锁相频率对鉴相频率的快速除法也决定了快速锁定中的处理时间。

而现有的现有技术中，反馈支路上锁相频率对鉴相频率的快速除法中，一种是用MCU的进行除法运算；另一种是使用FPGA中硬件除法IP核进行运算。上述方式均存在需要较长的处理时间、速度较慢占用较多的资源的缺点。

发明内容

有鉴于此，本发明提供一种负反馈方法，通过改进信号频率处理方法，解决了负反馈电路中锁定频率的处理时间较长的问题。

为解决以上技术问题，本发明的技术方案为采用一种负反馈方法，包括：S1：获取理论第一信号频率并生成第一数据；S2：通过所述第一数据对第二信号频率进行低位补零并生成多个第二数据；S3：对所述第二数据累计求和生成用于锁定频率源的分频系数。

可选地，所述S1包括：S11：基于第三信号频率确定所述理论第一信号频率；S12：将所述理论第一信号频率转化为二进制的所述第一数据。

可选地，所述S2包括：S21：通过遍历所述第一数据的全部非零位生成包括全部非零位数的集合i＝{0，…，n}；S22：将所述第二信号频率转换为定点小数；S23：将所述定点小数基于所述集合i，依次低位添加“i”个的零位，生成多个所述第二数据，其中，i＝{0，…，n}。

可选地，所述第一数据通过公式A获得：Y＝f1*2ⁿ(A)，其中，Y为所述第一数据，f1为所述理论第一信号频率，n为f1的位数。

可选地，所述第二数据通过公式B进行累计求和：其中，N为所述分频系数，f2_i为添加数量为i的零位后的所述第二数据。

相应地，本发明提供，一种负反馈系统，包括：所述分频单元，用于生成理论第一信号频率并转换为第一数据；压控振荡单元，用于生成第二信号频率；加法单元，用于获取理论第一信号频率，与第二信号频率生成多个第二数据，并生成用于锁定频率源的分频系数。

可选地，所述负反馈系统还包括：时钟源，用于为所述负反馈系统提供用于参考的第三信号频率。

可选地，所述分频单元包括：所述移位寄存器，用于存储代表所述理论第一信号频率的第一数据。

可选地，所述加法单元设置于FPGA的IP核中或MCU中。

可选地，所述加法单元通过调用所述移位寄存器存储的所述第一数据，对压控振荡单元的第二信号频率进行低位补零生成多个第二数据，并对所述第二数据累计求和生成用于锁定频率源的分频系数。

可选地，所述负反馈系统还包括：鉴相器，基于所述第三信号频率和所述理论第一信号频率生成用于控制所述第二信号频率的脉冲电压；环路滤波器，用于滤除所述脉冲电压的高频分量，改善脉冲电压的频谱纯度。

本发明的首要改进之处为提供的负反馈方法，通过将理论第一信号频率和第二信号频率转换为二进制定点小数，进行分频系数的乘法运算，代替传统的使用MCU或使用FPGAIP核进行除法运算的工作方式，避免了除法运算会进行多位数据甚至理论上的无限位数据的运算的问题，解决了传统的负反馈电路中锁定频率的处理时间较长的问题。同时进一步改进分频系数的乘法运算方法，通过记录所述第一数据的全部非零位，对第二信号频率转换的定点小数的低位补i个零，实现了不需要占用乘法器资源而直接得到局部乘积，同时省略乘数位为零时的操作，将分频系数的乘法运算转化为加法运算，进一步提升了锁定频率的处理时间并大大降低资源占用率。

附图说明

图1是本发明的负反馈方法的简化流程图；

图2是本发明的处理第二信号频率的简化流程图；

图3是本发明的负反馈系统的简化模块连接图；

图4是本发明的生成分频系数的简化流程图；

图5是本发明的分频系数运算原理的示意图；和

图6是本发明的获取理论第一信号频率的简化流程图。

附图标记列表

1：分频单元 2：压控振荡单元 3：加法单元

4：时钟源 5：鉴相器 6：环路滤波器

11：移位寄存器 f1：理论第一信号频率 f2：第二信号频率

f3：第三信号频率 Y：第一数据 N：分频系数

f2_i：第二数据

具体实施方式

为了使本领域的技术人员更好地理解本发明的技术方案，下面结合附图和具体实施例对本发明作进一步的详细说明。

如图1所示，一种负反馈方法，包括：S1：基于分频单元1的理论第一信号频率f1生成第一数据Y；S2：通过第一数据Y对压控振荡单元2的第二信号频率f2进行低位补零并生成多个第二数据f2_i；S3：对第二数据f2_i累计求和生成用于锁定频率源的分频系数N。

负反馈系统中的锁定时间代表着锁相环的输出从一个频点快速跳到另一个频点的能力，而该锁定时间由分频单元1的分频系数N改变速度决定，分频系数N的改变速度决定了鉴相器5生成的控制第二频率f2改变的直流脉冲电压的准确性，从而决定了压控振荡单元2输出的第二频率f2的振荡至与第三信号频率f3相等的时间长短。因此分频系数N的快速矫正能够使得第二频率f2快速振荡至与第三信号频率f3相等，使得锁相环的输出电压快速与输入电压保持固定的相位差值，提升锁相环的锁定时间。

为方便理解，理论第一信号频率f1被定义为理论上负反馈系统锁定时分频单元1分频得到的频率值，第二信号频率f2被定义为压控振荡单元2输出的频率值。

进一步的，如图6所示，S1包括：S11：基于第三信号频率确定所述理论第一信号频率；S12：将所述理论第一信号频率转化为二进制的所述第一数据。由于负反馈系统锁定时，锁相环的输出电压与输入电压保持固定的相位差值，并且锁相环的输出信号频率与输入信号频率相等。因此f1＝f3。

为提升运算速度和降低资源占用率，本发明将理论第一信号频率f1通过公式：Y＝f1*2ⁿ，将理论第一信号频率f1转化为二进制的第一数据Y。同时，由于输出信号频率与输入信号频率相等时，负反馈系统的输出电压与输入电压保持固定的相位差值。因此理论第一信号频率f1需要与时钟源4提供的用于参考的第三信号频率f3数值相等，而第三信号频率f3为固定值。因此第一数据Y为固定的定点小数，本发明通过将理论第一信号频率f1转化为固定的定点小数，再将其转换为二进制数据存于移位寄存器11中，大大降低了资源占用率的同时，每次进行反馈系数N的运算时快速抓取第一数据Y，提升了运算速度。

本发明的通过将理论第一信号频率和第二信号频率转换为二进制定点小数，进行分频系数的乘法运算，代替传统的使用MCU或使用FPGA IP核进行除法运算的工作方式，避免了除法运算会进行多位数据甚至理论上的无限位数据的运算的问题，解决了传统的负反馈电路中锁定频率的处理时间较长的问题。

进一步的，如图2所示，S2包括：S21：通过遍历第一数据Y的全部非零位生成包括全部非零位数的集合i＝{0，…，n}；S22：将第二信号频率f2转换为二进制的定点小数；S23：将定点小数基于集合i，依次低位添加“i”个的零位，生成多个第二数据f2_i，其中，i＝{0，…，n}。具体的，对第二数据f2i累计求和包括以下公式：其中，N为分频系数，f2_i为添加数量为i的零位后的第二数据。

为进一步提升运算速度和降低资源占用率，如图5所示，本发明进一步改进分频系数的乘法运算方法，通过记录第一数据的全部非零位，对第二信号频率转换的定点小数的低位补i个零实现了不需要占用乘法器资源而直接得到局部乘积，同时省略乘数位为零时的操作，将分频系数的乘法运算转化为加法运算，进一步提升了锁定频率的处理时间并大大降低资源占用率。

相应的，如图3所示，一种负反馈系统，包括：分频单元1，用于生成理论第一信号频率并转化为第一数据；压控振荡单元2，用于生成第二信号频率；加法单元3，用于获取理论第一信号频率，与第二信号频率生成多个第二数据，并生成用于锁定频率源的分频系数。

为降低资源占用率，分频单元1设置有用于存储代表理论第一信号频率f1的第一数据Y的移位寄存器11。由于第一数据Y为固定的定点小数，因此将其存于移位寄存器11中时，避免了每次运算时的重复计算导致的运算速度变慢等问题，每次运算时仅需抓取移位寄存器11中的第一数据Y即可。

进一步的，如图4所示，加法单元3通过调用移位寄存器11存储的第一数据Y，对压控振荡单元2的第二信号频率f2进行低位补零并生成多个第二数据f2_i，并对第二数据f2_i累计求和生成用于锁定频率源的分频系数N。其中，加法单元3设置于FPGA的IP核中或MCU中。

为保证参考信号的稳定，负反馈系统包括时钟源4，时钟源4用于为负反馈系统提供用于参考的第三信号频率f3。

为保证压控振荡单元2输出的第二信号频率f2快速锁定，负反馈系统还包括鉴相器5和环路滤波器6。鉴相器5，基于第三信号频率f3和理论第一信号频率f1生成用于控制第二信号频率f2的脉冲电压；环路滤波器6，用于滤除脉冲电压的高频分量，改善脉冲电压的频谱纯度。

为便于理解，以一种具体负反馈系统为例：时钟源4输出的用于参考的第三信号频率f3为120MHz，压控振荡单元2输出的第二信号频率f2为240MHz时，为了保持输出电压与输入电压保持固定的相位差值，有f3＝f1＝120M；将f1转化为二进制的第一数据：Y＝10001111001010100110001100111001010000111010011011011；遍历第一数据Y的全部非零位生成包括全部非零位数的集合i＝{0，…，n}，即i＝0,1,3,4,6,7…；对第二信号频率f2转化的二进制定点小数进行低位补零并生成多个第二数据f2_i，即该负反馈系统中第二信号频率f2转化的二进制定点小数为1110010011100001110000000000，则，

当i＝1时，f2₁＝11100100111000011100000000000；

当i＝6时，f2₆＝1110010011100001110000000000000000。

通过公式对第二数据进行累计求和即可得到分频系数N＝2。

进一步的，以本负反馈系统在28nm制程的SPATAN7上运行为例，当时钟源频率为100M时，常规算法的锁相环的分频系数运算需要几十个时钟周期完成，而本发明的分频系数的运算在1个时钟周期即可完成，相对于常规算法大大缩短运算时间，并且相比之下也大大缩小了对资源的占用率，极大地提升了系统的输出频率锁定时间。

以上仅是本发明的优选实施方式，应当指出的是，上述优选实施方式不应视为对本发明的限制，本发明的保护范围应当以权利要求所限定的范围为准。对于本技术领域的普通技术人员来说，在不脱离本发明的精神和范围内，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (7)

1.一种负反馈方法，其特征在于，包括：

S1：获取理论第一信号频率并生成第一数据；

S2：通过所述第一数据对第二信号频率进行低位补零并生成多个第二数据；具体的，通过遍历所述第一数据的全部非零位生成包括全部非零位数的集合i＝{0，…，n}；将所述第二信号频率转换为定点小数；将所述定点小数基于所述集合i，依次低位添加“i”个的零位，生成多个所述第二数据，其中，i＝{0，…，n}；

S3：对所述第二数据累计求和生成用于锁定频率源的分频系数。

2.根据权利要求1所述的负反馈方法，其特征在于，所述S1包括：

S11：基于第三信号频率确定所述理论第一信号频率；

S12：将所述理论第一信号频率转化为二进制的所述第一数据。

3.根据权利要求1所述的负反馈方法，其特征在于，所述第一数据通过公式A获得：

Y＝f1*2ⁿ(A)

其中，Y为所述第一数据，f1为所述理论第一信号频率，n为f1的位数。

4.根据权利要求3所述的负反馈方法，其特征在于，所述第二数据通过公式B进行累计求和：

其中，N为所述分频系数，f2_i为添加数量为i的零位后的所述第二数据。

5.一种负反馈系统，其特征在于，包括：

分频单元，用于生成理论第一信号频率，并转化为第一数据；所述分频单元还包括移位寄存器，用于存储代表所述理论第一信号频率的所述第一数据；

压控振荡单元，用于生成第二信号频率；

加法单元，通过调用所述移位寄存器存储的所述第一数据，对压控振荡单元的第二信号频率进行低位补零生成多个第二数据，具体的，通过遍历所述第一数据的全部非零位生成包括全部非零位数的集合i＝{0，…，n}；将所述第二信号频率转换为定点小数；将所述定点小数基于所述集合i，依次低位添加“i”个的零位，生成多个所述第二数据，其中，i＝{0，…，n}；并对所述第二数据累计求和生成用于锁定频率源的分频系数。

6.根据权利要求5所述的负反馈系统，其特征在于，所述负反馈系统还包括：

时钟源，用于为所述负反馈系统提供用于参考的第三信号频率。

7.根据权利要求6所述的负反馈系统，其特征在于，所述负反馈系统还包括：

鉴相器，基于所述第三信号频率和所述理论第一信号频率生成用于控制所述第二信号频率的脉冲电压；

环路滤波器，用于滤除所述脉冲电压的高频分量，改善脉冲电压的频谱纯度。