JP6545590B2

JP6545590B2 - 周波数逓倍回路

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Publication number: JP6545590B2
Application number: JP2015188111A
Authority: JP
Inventors: 松谷　康之; 康之松谷; 惠理水上; 雄志稲垣; 和希水上; のぞみ渡邊
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Priority date: 2015-09-25
Filing date: 2015-09-25
Publication date: 2019-07-17
Anticipated expiration: 2035-09-25
Also published as: JP2017063356A

Description

本発明は整数のみならず少数点以下の数値を有する実数で基準周波数信号を逓倍可能な周波数逓倍回路に関するものである。

「アナログCMOS集積回路の設計応用編」第15章5節には一般的な周波数逓倍回路が記載されている。図１は一般的な位相同期（PLL）型周波数逓倍回路である。回路は位相比較器13、チャージポンプ14、ローパスフィルタ15、n分周器17、電圧制御型発振器（VCO）16からなる。これら構成回路に対し、位相比較に基準周波数信号とn分周器の出力を入力し、位相比較器で位相比較に基準周波数信号とn分周器の出力信号の波形の立ち上がりの差分を比較し差分の長さのパルスを生成する。このパルス波形をチャージプンプに入力し、チャージプンプで電流に変換し、フィルタ内の容量を充放電するとともにフィルタ出力電圧を平滑化する。この平滑化された電圧をVCOの制御電圧入力端子に入力し、制御電圧に相当する周波数の発振波形をVCO出力として出力する。さらに、この発振波形をn分周器に入力しVCO発振波形の1/nの周波数が波形を分周器出力となり、これを位相比較器に入力する構成になっている。

図２に図１回路の各構成回路の出力信号のタイミングチャートを示す。VCO出力をn分周器により分周し、周波数が1/nの矩形波を得る。図２ではn=4の例を示した。この分周器出力と基準周波数信号の波形の立ち上がり時刻の差分（位相差）を位相検出器により検出し、チャージポンプにより、立ち上がり時刻の差分の部分だけがHighとなるパルス波形を発生する。このパルス波形をローパスフィルタにより平滑化し、VCOの制御電圧とする。図１回路は負帰還制御回路となっており、分周器出力と基準周波数信号の波形の立ち上がり時刻の差分が0になるように制御される。分周器出力と基準周波数信号の波形の立ち上がりが一致することから分周器出力と基準周波数信号の波形の周期が一致し、分周器出力と基準周波数信号の周波数は一致する。このため、分周器の入力であるVCO出力の周波数は基準周波数信号のn倍に逓倍される。しかし、この回路では分周器の分周数と同一の逓倍しかできない。また分周器は入力波形の立ち上がりまたは立ち下がりで動作するため、VCO出力の１周期の時間でしか動作できないため、分周数nは整数しか実現できない。

これに対し、整数のみではなく少数点以下の数字を含む逓倍が可能な分数分周PLL型周波数逓倍回路が「ΔΣモジュレータを用いた可変分周器にいる分数分周PLLの検討」電気学会電子回路研究会 2015年3月5日 ECT-15-032等で提案されている。図3にこの回路を示す。この回路は前述のPLL型周波数逓倍回路のn分周回路をn分周とn+1分周を制御信号31で可変とできる可変分周器32とするものである。例えば、nを５とした場合、５分周を４回行い、次に６分周を１回行い、これを繰り返すと、平均的には5.2分周が実現できる。これにより、図３に示す周波数逓倍回路で小数を含む実数の逓倍が可能となる。しかし、基準周波数信号の１周期をTrefとすると、５分周の期間のVCO出力の１周期はTref/5となり、６分周の期間のVCO出力の１周期はTref/6となる。理想的な5.2分周のVCO出力の１周期はTref/5.2であるため、分数分周PLL型周波数逓倍回路のVCO出力波形の各々の立ち上がり時刻は、理想的なVCO出力波形の各々の立ち上がり時刻に対し位相誤差が発生してしまう。

図４は基準周波数信号の周波数を80kHz、n=12とし、nとn+1を1:1にすることにより分周数を12.5とした場合の分数分周PLL型周波数逓倍回路のVCO出力のシミュレーション結果のスペクトラム図である。VCO出力の周波数は基準周波数信号の周波数である80kHzの12.5倍である1MHzとなっているが、基準周波数信号の周波数の80kHzを逓倍数の小数部分である0.5で乗じた40kHzおきに、フラクショナルスプリアスと呼ばれる位相雑音が発生している。また、逓倍数が12.01のような小数が小さな値である場合、12分周を99回、13分周を１回行うため、図４と同じ条件ではフラクショナルスプリアスは800Hzに発生する。このように、VCO出力の逓倍周波数とフラクショナルスプリアスの周波数差が小さくなってしまい、このフラクショナルスプリアスを抑圧するためにはローパスフィルタ15のカットオフ周波数を十分に低減させる必要がある。この場合、フィルタの構成素子の素子値を大きくする必要があり、ICの場合ではフィルタをオンチップできない、800Hzおきに発生するスプリアスを十分に抑圧するためにはフィルタの時定数を大きくしなければならず、位相同期の時間が長くなってしまう欠点を有している。

本発明は、従来の分数分周PLL型周波数逓倍回路の倍数の小数が小さな値である場合、フィルタの構成素子の素子値を大きくする必要があり、ICの場合ではフィルタをオンチップできない、フィルタの時定数が大きくなることにより位相同期の時間が長くなってしまうと言った欠点を解決するものである。また基準周波数信号の周波数が製造バラツキや温度変動によって変動しても、逓倍数を調整することによりこれらの変動を補償可能な機能を提供する。

従来の周波数逓倍回路ではPLLの帰還ループに挿入した分周器と位相同期機能を用いて逓倍を行っていたが、本発明はノーズシェーピングD/A変換器またはΔΣ変調器の原理を用いて周波数同期を行うことにより周波数逓倍を行う。

図５は本発明の元となるノイズシェーピングDACの一例であるΔΣD/A変換器の構成例である。入力信号50は16bit〜24bit程度のデジタル信号であり、減算器55により入力信号からレジスタ出力を減算しループフィルタに入力する。ΔΣ変調器ではループフィルタは一般的に離散積分特性1/(1-z^-1)のn乗の特性としている。ループフィルタ出力は入力信号と同等以上のbit数の信号となる。このループフィルタの出力を量子化器に入力し16bit〜24bit程度以上のデジタル値を1bit〜4bit程度の低bitの信号57に変換する。この低bitの信号を低bitDACに入力すると共にレジスタの入力とし、レジスタはサンプリングクロックにより入力をラッチし出力する。この時、入力信号50をX、の低bitの信号57をY、量子化するときの丸め込み誤差（量子化雑音）をQとすると、Yはz関数表記で下式となる。

Y = X + (1−z^-1)n・Q (1)
(1−z^-1)nはn次の微分特性であり、低周波領域ほど減衰の大きな特性となる。Qは量子化雑音であり、すべての周波数領域において均一な量の電力を有するので、Yは図６に示すような低周波領域ほど量子化雑音が小さな特性となる。このことから、入力信号が低周波または直流である場合は、低bit信号から高周波の量子化雑音を除去した信号は入力信号と一致することがわかる。

図７に本発明の概念構成を示す。図５に示すΔΣD/A変換器の量子化器をDAC７5、VCO７6、カウンタ７7で置き換えたものである。入力信号は逓倍数であり、固定小数点で表現される２進数であり、逓倍出力信号はVCO出力となる。ここで、ループフィルタ出力はDACでアナログ値に変換されてVCOの周波数制御信号となる。この周波数制御信号の電圧値に応じた周波数の信号がVCOから出力される。カウンタは１サンプリング期間内のVCO出力信号の波数をカウントし整数値のカウント数を出力する。ここでDAC入力のbit数は10bit〜16bit程度の多bitであり、カウンタ出力は逓倍数近傍の整数値となるため少bitとなる。これは図５で説明した量子化器と全く同一の動作である。このため本構成回路ではカウンタ出力の平均値と入力逓倍数は等しくなる。

DAC出力電圧値をVcont、VCOの中心発振周波数をFcent、VCO利得をGfv、基準周波数信号の周波数をFsamp、逓倍数をFDW, VCO出力周波数Fvco、カウンタ出力値をNcount、カウンタのリセットで発生する切り捨て誤差をQとすると、下記の式が成立する。

Fvco = Fcent + Vcont・Gfv (2)
Ncount + Q = Fvco / Fsamp (3)
この回路の負帰還ループの作用で減算器83の出力値が0になるように制御されるので
FDW = Ncount (4)
となる。これから、
Fvco = FDW・Fsamp +Q・Fsamp (5)
となる。ここで誤差Qはランダム雑音なので長期間の平均は0となり、
Fvco = FDW・Fsamp (6)
となる。また、Vcontについては
Vcont = (FDW・Fsamp−Fcent) / Gfv (7)
が得られる。
これから、VCO出力は基準周波数信号の周波数の逓倍数を乗じた周波数になること、および、VCO制御電圧（Vcont）はVCOの発振周波数を中心発振周波数から基準周波数信号の周波数の逓倍数を乗じた周波数へ移動させる電圧値になることがわかる。この場合、逓倍数を16bitから24bit程度とすることができるので、小数点以下が5桁程度の逓倍数を設定することが可能になる。サンプリング信号に基準周波数信号を用いると、基準周波数信号を小数点以下の数値を有する逓倍数で逓倍可能な周波数逓倍回路を得ることができる。

従来技術では基準周波数信号とVCO出力を分周した信号の位相を同期し周波数逓倍するのに対し、本発明では基準周波数信号の１周期の間のVCO出力の波数を逓倍数に合わせることにより周波数逓倍を行うものであり、従来技術とは逓倍原理の基本が異なる。このため、逓倍数を小数点以下の値を含む実数に設定する場合、従来技術ではn分周とn+1分周の可変分周により実現するためファラクショナルスプリアスが発生するが、本発明ではこのファラクショナルスプリアスが原理的に発生しない利点を有している。また、従来技術では基準周波数信号とVCO出力を分周した信号の立ち上がりが一致するタイミングで位相比較と同期のための動作を行うが、逓倍数が小数点以下の値を含む場合は、逓倍数のk倍が整数になるようなkをもとめ、基準周波数信号の波長のk倍ごとのタイミングでのみでしか位相比較と同期のための動作をすることができない。このため逓倍数の設定値によってはkが非常に大きな値になり、位相同期が困難になる。これに対し、本発明では１周期の間のVCO出力の波数の平均値をノイズシェーピング動作により逓倍数と同一にするようにするため、基準周波数信号とVCO出力を分周した信号の周波数が一致するための時間を短くすることが可能で、原理的には逓倍数を任意の実数とすることができる。

従来のPLL型周波数逓倍回路。 PLL型周波数逓倍回路の各回路の出力波形のタイミングチャート。分数分周PLL型周波数逓倍回路。分数分周PLL型周波数逓倍回路の出力波形のスペクトラム。 ΔΣD/A変換器の構成例。 ΔΣD/A変換器の出力信号のスペクトラム。本発明の周波数逓倍回路の概念回路図。請求項１の実施形態。請求項２の実施形態。請求項３の第１の実施形態。請求項３の第２の実施形態。請求項４の実施形態。直流検出回路の例。請求項５の第１の実施形態。請求項５の第１２の実施形態。請求項６の実施形態。

図８は本発明の請求項１の実施形態である。周波数逓倍回路は、定数である逓倍数80と基準信号である基準周波数信号81を入力とし、周波数逓倍回路の逓倍出力信号82はVCO86出力である。逓倍数80から基準周波数信号81をラッチクロックとして動作するレジスタ88の出力を減算器83で減算しループフィルタに入力する。ループフィルタは離散積分特性1/(1-z^-1)のn乗の特性または利得を有するn次ローパスフィルタ特性を有する利得を持つデジタルフィルタまたは積分器である。このループフィルタのデジタル出力をDAC（D/A変換器）で電圧値または電流値に変換し、この電圧値または電流値をVCOの制御入力に入力しVCOの発振周波数を制御する。さらに、VCO出力をカウンタ87に入力し、VCO出力の波数をカウントする。このカウンタ出力をレジスタ88に入力し基準周波数信号81の立ち上がりまたは立ち下がりのタイミングでラッチするとともに、同一タイミングでカウンタの内容を０にリセットする構成となっている。ここでDACとVCOをデジタル値制御発振器（DCO）に置き換えても同等の回路となる。本回路は図７回路と同一であるため、DAC、VCO、カウンタを１つのブロックとし、量子化器として扱えば動作が前述したものと同一である。

図９は本発明の請求項２の実施形態である。DACの入力にデジタルフィルタ90を、DACの出力にアナログフィルタ91を挿入することによりVCOの制御入力に入力される制御電圧の雑音を低減することにより、VCO出力の位相雑音およびジッタを低減するものである。本例ではデジタルフィルタとアナログフィルタの両方を挿入しているが、どちらか一方だけも良い。どちらか一方でも雑音低減の効果は得られる。

図１０は本発明の請求項３の実施形態である。定数である逓倍数80と基準周波数信号81が入力であり、VCO出力が逓倍出力信号82となる。定数３から乗算器105の出力を減算器83で減算しループフィルタに入力する。定数３は0とするが、他の値もよい。ループフィルタは離散積分特性1/(1-z^-1)のn乗の特性または利得を有するn次ローパスフィルタ特性を有するデジタルフィルタである。このループフィルタのデジタル出力に定数１を加算器102で加算し加算結果をDAC（D/A変換器）で電圧値または電流値に変換し、この電圧値または電流値をVCOの制御入力に入力しVCOの発振周波数を制御する構成となっている。さらに、VCO出力をカウンタ87に入力し、VCO出力の波数をカウントする。このカウンタ出力をレジスタ88に入力し基準周波数信号81の立ち上がりまたは立ち下がりのタイミングでラッチするとともに、同一タイミングでカウンタの内容を０にリセットする。レジスタ出力から逓倍数80を減算器104で減算し、減算器104の出力に定数２を乗算器105で乗算し減算器83の減算入力とする構成となっている。ここでDACとVCOをデジタル値制御発振器（DCO）に置き換えても同等の回路となる。

定数１をC1とすると、前述(7)式から下式となる
Vcont + C1 = (FDW・Fsamp−Fcent) / Gfv (8)
ここでC1 = (FDW・Fsamp−Fcent) / Gfvとなるような値に定めておけばVcontの平均値を0とすることができる。また、
FDW = Fvco/Fsamp
であるので、(3)式から
Ncount−FDW = Ncount−Fvco/Fsamp = -Q (9)
となり、レジスタ出力から逓倍数を減算したものに定数２= C2を乗算したものは、
-Q・C2となる。ここでC2を1より小さい定数とすると、減算器83に帰還する値のなかのカウンタのリセットで発生する切り捨て誤差を小さくすることができ、VCO出力に発生する位相雑音を低減できる。

図11は本発明の請求項４の実施形態である。第２のＤＡＣ115を有し、定数１を第２のDACによりアナログ値に変換し、第１のDAC出力とアナリグ値の加算器113により加算し加算結果をVCOの制御電圧としている。また請求項３の第１および第２の実施形態とも実施形態２のようにDACの前後にフィルタを挿入することもできる。

図12は本発明の請求項４の実施形態である。図10の請求項３の実施形態に直流検出回路121を追加した回路である。直流検出回路はループフィルタ84の出力の直流値を検出し、ループフィルタ84の出力が0になるような値を加算器103で加算しDACに入力する回路である。図13にこの動作を実現する直流検出回路の例をしめす。ループフィルタ出力の直流値をローパスフィルタで抽出し、この直流値を加算器133とレジスタ132からなる積分器で積分し、この積分値を出力とする。図12回路ではこの積分器出力がVCO、カウンタを介して負帰還されるため、ループフィルタ出力の絶対値が小さくなるように制御せれ、ループフィルタ出力の直流値が0となると積分値は変化しなくなる。これによりループフィルタ出力の直流値を0にすることが可能となる。

図14は本発明の請求項５の第１の実施形態である。係数141をa1としたとき、ループフィルタの特性（伝達関数）を離散積分特性1/(1- a1・z^-1)とし、ΔΣ変調器の特性を持たせたものである。ΔΣ変調器は入力が0近傍の小さい直流値である場合、リミットサイクル発振と呼ばれる発振現象をおこし正常な動作をしなくなる。このとき、係数141を1より大きい値にすると、リミットサイクル発振が抑圧され正常に動作する。

図15は本発明の請求項５の第２の実施形態である。ループフィルタとして離散積分器を２段直列接続したものを用い [1/(1- a1・z^-1)]²とし、２次ΔΣ変調器の特性を持たせたものである。１段目出力に乗算器出力を負帰還させることにより、ループを安定化させた構成である。本実施形態でも入力が0近傍の小さい直流値である場合、リミットサイクル発振と呼ばれる発振現象をおこし正常な動作をしなくなる。このとき、係数141と係数147のどちらかを1より大きい値にすると、リミットサイクル発振が抑圧され正常に動作する。

図16は本発明の請求項６の実施形態である。請求項６は請求項１から請求項５の全てに適用できるが、図16は請求項１の実施形態である図８に適用した例である。DAC58の出力をフィルタ161に入力し、フィルタ161の出力をVCO162の制御入力に入力し、VCO162の出力を周波数逓倍回路の出力とする。このとき、VCO162をVCO86と同一特性とし、かつフィルタをカットオフ周波数の低いローパスフィルタ特性とすることにより、実施形態１と同一の周波数同期時間でありなが、カットオフ周波数の低いローパスフィルタにより高周波雑音を除去し、周波数逓倍回路の出力としては低位相雑音特性を得ることができる。

11:基準周波数信号、12:逓倍出力信号、13:位相検出器、14:チャージポンプ、15:ローパスフィルタ、16：電圧制御発振器、17: n分周器、
31:分周制御信号、32: n/n+1可変分周器、
50:入力信号、51:サンプリングクロック、52:ループフィルタ、53:量子化器、54:レジスタ、56:低bitDAC、57:低bit信号、58:アナログ出力、59:ΔΣモジュレータ、
75:DAC、76:VCO、77:カウンタ、
80:逓倍数、81:基準周波数信号、82:逓倍出力信号、83:減算器、84:ループフィルタ、85:DAC、86:VCO、87:カウンタ、88:レジスタ、
90:デジタルフィルタ、91:アナログフィルタ、
101:定数１、102:定数２、103:加算器、104:減算器、105:乗算器、106:定数３、
113:加算器、115:DAC、
121:直流検出回路、
130:入力、131:出力、132:レジスタ、133:加算器、134:ローパスフィルタ、135:積分器
141:係数１、142:レジスタ、143:加算器
144:減算器、145:レジスタ、146:加算器、147:係数２
161:フィルタ、162:VCO

Claims

基準周波数信号の周波数に任意の実数を乗算した周波数の出力信号を出力する周波数逓倍回路であり、減算器、ループフィルタ、デジタルアナログ変換器（DAC）、電圧制御型発振器（VCO）、カウンタ、レジスタを備え、
前記減算器で任意の実数である逓倍数から基準周波数信号をクロックとした前記レジスタの出力値を減算し、この減算値を前記ループフィルタに入力し、前記ループフィルタのデジタル出力を前記デジタルアナログ変換器（DAC）によりアナログ値に変換し、このアナログ値を前記電圧制御型発振器（VCO）に入力し、前記電圧制御型発振器（VCO）の発振出力を出力信号とし、この出力信号を前記カウンタの入力とし、前記出力信号の波数をカウントし、前記カウンタの出力を前記レジスタの入力とすると共に、前記基準周波数信号により前記カウンタの出力を”０”にリセットし、前記基準周波数信号の１周期の間の前記電圧制御型発振器（VCO）出力の波数をカウントし、このカウント数の平均を逓倍数と一致させることを特徴とする周波数逓倍回路。
請求項１記載の周波数逓倍回路において、
前記デジタルアナログ変換器（DAC）の入力側にデジタルフィルタ、出力側にアナログフィルタの両方を有し、または、どちらか一方を有する周波数逓倍回路。
請求項１記載の周波数逓倍回路において、
前記減算器の入力を第３の定数とし、前記デジタルアナログ変換器（DAC）の入力値に第１の定数を加算する機能と、前記レジスタの出力値から逓倍数を減算する機能と、前記レジスタの出力値から逓倍数を減算した値に第２の定数を乗算する機能を有する周波数逓倍回路。
請求項３記載の周波数逓倍回路において、
前記ループフィルタの出力を入力とし、このループフィルタの出力の平均値が”0”になるような第４の定数を出力し前記デジタルアナログ変換器（DAC）の入力値に加算する機能を有する周波数逓倍回路。
請求項１から４の何れか一項に記載の周波数逓倍回路において、
前記ループフィルタ内に１つ以上の積分器を有する場合、その中の１つまたはそれ以上の前記積分器の積分係数を１より大きな係数とすることによりリミットサイクル発振を防止する周波数逓倍回路。
請求項１から５の何れか一項に記載の周波数逓倍回路において、
前記フィルタと前記電圧制御型発振器（VCO）を追加し、前記デジタルアナログ変換器（DAC）の出力を追加した前記フィルタに入力し、追加した前記フィルタの出力を追加した前記電圧制御型発振器（VCO）の制御入力に入力し、追加した前記電圧制御型発振器（VCO）の出力を周波数逓倍回路の出力とする周波数逓倍回路。