JP6258722B2 - タイムデジタルコンバータ及びこれに用いられるキャリブレーション方法 - Google Patents

Description

本発明は、タイムデジタルコンバータに関し、特に、コース及びファインの２段構成からなるタイムデジタルコンバータにおけるキャリブレーション技術に関する。

ＬＳＩ製造プロセスの微細化及びそれに伴うＬＳＩチップの低電圧化が進むにつれて、デジタル回路の分野では、チップ面積の縮小化、高速化、及び低消費電力化が急速に進展している。一方で、アナログ回路の分野では、トランジスタの利得の減少や特性ばらつきの増加、リーク電流の増大といった問題により、このような進展は依然として見られない。また、デジタル回路は、アナログ回路に比べて動作の制御が容易であるという利点もある。このため、近年では、アナログ回路の使用を極力減らし、また、「アナログ回路のデジタル回路への置き換え」といった考え方が主流となっている。

例えば、ＰＬＬ回路は、クロック生成回路や周波数シンセサイザといった、非常に幅広い用途があるが、ピュアなアナログ回路として構成されるチャージポンプやループフィルタといった回路要素がチップの小面積化を阻んでいた。このため、従来のＰＬＬ回路の回路要素をデジタル回路に置き換えたＡＤＰＬＬ（All Digital Phase Locked Loop）回路が提案されている。かかるＡＤＰＬＬ回路の実現には、高い時間分解能、広い入力範囲、及び良好な線形性を有するタイムデジタルコンバータ（ＴＤＣ：Time-to-Digital Converter）が要求される。タイムデジタルコンバータは、タイムデジタイザや時間量子化器等と呼ばれることもある。

下記特許文献１は、発振器と、該発振器からの出力の分周信号ＣＫＶと参照信号Ｆｒｅｆとの正規化された位相差を検出するＴＤＣ回路とを備え、ＴＤＣ回路によって検出された正規化された位相差に基づいて発振器の周波数を制御する周波数シンセサイザを開示する。該特許文献１に開示されたＴＤＣ回路は、位相差検出の解像度をさらに向上させるため、粗い位相差検出を行うコースＴＤＣと、より細かな位相差検出を行うファインＴＤＣとを備える。

また、下記非特許文献１は、遅延セルの遅延時間のばらつきに起因した時間分解能のばらつきが発生すると、ＴＤＣの線形性が劣化し、これにより検出される位相差に周期的なずれが発生し、ＰＬＬ回路の出力にスプリアスが生じるという問題に対処すべく、ＴＤＣに入力される基準信号の遅延量をランダムに制御することにより、非線形性に起因した周期性をランダム化してスプリアスを低減する技術を開示する。しかしながら、基準信号の遅延量をランダム化することによって、位相差算出時の誤差が増大、位相ノイズのフロアレベルの増加を招いてしまう。このため、該非特許文献１は、予め各遅延量に対するＴＤＣにより算出される位相差算出時の誤差をルックアップテーブルに格納しておき、ＰＬＬ回路のスタートアップ時に、遅延量の制御信号に応じて位相差算出時の誤差を補正することで、位相ノイズのフロアレベルの劣化を防いでいる。

さらに、下記特許文献２は、基準信号をランダムに遅延させて遅延基準信号として出力し、遅延量に相当する時間差を有する遅延量信号を出力する手段と、遅延基準信号と発振器出力信号との時間差をデジタル値に変換し第１のデジタル値として出力する手段と、第１の時間量子化器で発生した時間残差を検出し、時間残差に応じた時間差を有する時間残差信号を出力する手段と、基準信号の状態に応じて時間残差信号を出力するか遅延量信号を出力するかを切り替える手段と、時間残差信号の時間差をデジタル値に変換して第２のデジタル値として出力し、遅延量信号の時間差をデジタル値に変換して第３のデジタル値として出力する手段と、第２のデジタル値および前記第３のデジタル値を用いて第１のデジタル値を補正することで小数位相を算出する手段と、を有するデジタル位相比較器を開示する。これにより、該特許文献２のデジタル位相比較器は、非特許文献１のようなスタートアップ時のキャリブレーションを不要にしている。

特開２０１２−１０９８４５号公報 特開２０１２−１０９８２４号公報

Colin Weltin-Wu, Enrico Temporiti, Daniele Baldi, Macro Cusmai, Francesco Svelto, "A 3.5 GHz wideband ADPLL with Fractional Spur suppression Through TDC Dithering and Feedforward Compensation", IEEE ISSCC Dig.Tech. Papers, pp. 468-469, Feb. 2010.

上記従来の特許文献１のような２段構成のＴＤＣにおいて、コースＴＤＣとファインＴＤＣとの間にゲイン（時間分解能比）のミスマッチがあると、該ＴＤＣの線形性が劣化してしまう。かかるゲインのミスマッチは、典型的には、半導体の製造プロセス、電源電圧及び温度（即ち、ＰＶＴ）の変動によって生じ得る。従って、このようなゲインミスマッチを含む２段構成のＴＤＣをＡＤＰＬＬ回路に用いた場合、該ＡＤＰＬＬ回路の出力にスプリアスが発生してしまうという問題がある。

また、特許文献２では、第１の時間量子化器により得られた第１のデジタル値と、第２の時間量子化器により得られた第２のデジタル値との間のゲインミスマッチは何ら考慮されておらず、線形性の劣化が生じうる。

そこで、本発明は、２段構成のタイムデジタルコンバータ（ＴＤＣ）において、コースＴＤＣとファインＴＤＣとの間のゲインミスマッチを校正する新たなキャリブレーション技術を提供することを目的としている。

本発明は、上記課題に鑑みてなされたもので、以下に示すような発明特定事項乃至は技術的特徴を含んで構成される。

即ち、ある観点に従う本発明は、入力信号ペア間の位相差を第１の時間分解能に従って変換した第１のデジタルコード値を出力するとともに、前記第１のデジタルコードへの変換に伴う時間残差に基づく第１の残差信号ペア及び第２の残差信号ペアのそれぞれを出力する、コースＴＤＣと、前記第１の残差信号ペア間の位相差を前記第１の時間分解能よりも小さい第２の時間分解能に従って変換した第２のデジタルコード値を出力する第１のファインＴＤＣと、前記第２の残差信号ペア間の位相差を前記第２の時間分解能に従って変換した第３のデジタルコード値を出力する第２のファインＴＤＣと、前記第１のファインＴＤＣから出力される前記第２のデジタルコード値及び前記第２のファインＴＤＣから出力される前記第３のデジタルコード値に基づいて、前記第１の時間分解能と前記第２の時間分解能との間の理想的な時間分解能比に対するずれ量に関する非理想因子を算出し、該算出した非理想因子に基づいて、前記第１のデジタルコード値、前記第２のデジタルコード値、及び第３のデジタルコード値の少なくとも１つに対してキャリブレーションを行う、キャリブレーション部と、を備えるタイムデジタルコンバータである。

かかる構成により、本発明は、２段構成のタイムデジタルコンバータにおける２つのファインＴＤＣの出力差に従って非理想因子を算出し、該非理想因子を用いて、コースＴＤＣとファインＴＤＣとの間のゲインミスマッチを校正することができるようになる。

ここで、前記コースＴＤＣは、前記第１のデジタルコードへの変換に伴う時間残差の関係を示す前記第１の残差信号ペアを前記第１のファインＴＤＣに出力するとともに、前記時間残差に前記第１の時間分解能に対応する最小単位時間を加えた時間差の関係を有する前記第２の残差信号ペアを前記第２のファインＴＤＣに出力し得る。

また、前記キャリブレーション部は、前記第２のデジタルコード値と前記第３のデジタルコード値との差を算出することにより、前記非理想因子を算出し得る。

また、前記キャリブレーション部は、前記第２のデジタルコード値と前記第３のデジタルコード値との差を経時的に算出し、該経時的に算出される差の平均値を算出することにより、前記非理想因子を算出し得る。

また、前記キャリブレーション部は、前記非理想因子を、逐次近似法を用いて繰り返し演算を行うことにより、算出し得る。

また、前記キャリブレーション部は、前記第１のデジタルコード値に対して前記非理想因子を乗ずることによってキャリブレーションを行い得る。

また、前記キャリブレーション部は、前記第２のデジタルコード値と前記第３のデジタルコード値との差を算出し、前記理想的な時間分解能比を該算出した差で除することにより、前記非理想因子を算出し得る。

また、前記キャリブレーション部は、経時的に算出される、前記第２のデジタルコード値と前記第３のデジタルコード値との差の平均値を算出し、前記理想的な時間分解能比を該算出した平均値で除することにより、前記非理想因子を算出し得る。

また、前記キャリブレーション部は、前記非理想因子を、逐次近似法を用いて繰り返し演算を行うことにより、算出し得る。

また、前記キャリブレーション部は、前記第２のデジタルコード値に対して前記非理想因子を乗ずることによってキャリブレーションを行い得る。

さらに、別の観点に従う本発明は、相互に時間分解能が異なるＴＤＣからなる２段構成タイムデジタルコンバータにおけるキャリブレーション方法である。本キャリブレーション方法は、入力信号ペア間の位相差を第１の時間分解能に従い第１のデジタルコード値に変換することと、前記第１のデジタルコードへの変換に伴う時間残差に基づいて、第１の残差信号ペア及び第２の残差信号ペアのそれぞれを生成することと、前記第１の残差信号ペア間の位相差を前記第１の時間分解能よりも小さい第２の時間分解能に従って第２のデジタルコード値に変換することと、前記第２の残差信号ペア間の位相差を前記第２の時間分解能に従って第３のデジタルコード値に変換することと、前記第２のデジタルコード値及び前記第３のデジタルコード値に基づいて、前記第１の時間分解能と前記第２の時間分解能との間の理想的な時間分解能比に対するずれ量に関する非理想因子を算出することと、前記算出した非理想因子に基づいて、前記第１のデジタルコード値、前記第２のデジタルコード値、及び第３のデジタルコード値の少なくとも１つに対してキャリブレーションを行うこと、を含む。

本発明によれば、２段構成のＴＤＣにおいて効果的にキャリブレーションを行うので、コースＴＤＣとファインＴＤＣとの間のゲインミスマッチを校正することができ、ＡＤＰＬＬ回路の高い線形性を保証することができるようになる。

また、かかるキャリブレーションをＡＤＰＬＬ回路に用いることにより、デジタル回路によるチップの小面積化が可能になり、従って、低消費電力化を図ることができるようになる。

本発明の一実施形態に係るタイムデジタルコンバータを用いたＡＤＰＬＬ回路の概略構成の一例を示す図である。 ２段構成ＴＤＣにおけるコース時間分解能とファイン時間分解能との比が理想状態にあることを示す図である。 ２段構成ＴＤＣにおけるコース時間分解能とのファイン時間分解能と比が非理想状態（ファイン時間分解能＞理想値）にあることを示す図である。 ２段構成ＴＤＣにおけるコース時間分解能とのファイン時間分解能と比が非理想状態（ファイン時間分解能＜理想値）にあることを示す図である。 本発明の一実施形態に係るＴＤＣ部の概略構成の一例を示す図である。 本発明の一実施形態に係るＴＤＣ部の概略構成の他の例を示す図である。 本発明の一実施形態に係るキャリブレーション部の概略構成の一例を示すブロックダイアグラムである。 本発明の一実施形態に係るキャリブレーション部の概略構成の他の一例を示すブロックダイアグラムである。 本発明の一実施形態に係るキャリブレーション部の概略構成の一例を示すブロックダイアグラムである。 本発明の一実施形態に係るキャリブレーション部の概略構成の他の例を示すブロックダイアグラムである。 本発明の一実施形態に係るキャリブレーション部の概略構成の変形例を示すブロックダイアグラムである。 本発明の一実施形態に係るキャリブレーション部の概略構成の他の変形例を示すブロックダイアグラムである。 本発明の一実施形態に係るＴＤＣ部におけるコースＴＤＣの構成の一例を示す図である。 本発明の一実施形態に係るＴＤＣ部におけるコースＴＤＣによる出力信号を示す図である。 本発明の一実施形態に係るＴＤＣ部におけるコースＴＤＣによる入出力信号を示す図である。 本発明の一実施形態に係るＴＤＣ部におけるファインＴＤＣブロックを構成するファインＴＤＣの構成の一例を示している。 本発明の一実施形態に係るＴＤＣ部におけるファインＴＤＣによる入力信号を示す図である。

次に、本発明の実施の形態について、図面を参照しつつ説明する。

［第１の実施形態］
（ＰＬＬ回路の概略構成）
図１は、本発明の一実施形態に係るタイムデジタルコンバータを用いたＰＬＬ回路の概略構成の一例を示す図である。同図に示すように、本実施形態のＰＬＬ回路１００は、例えば、基準発振回路１１０と、タイムデジタルコンバータ（ＴＤＣ）部１２０と、デジタルループフィルタ（ＤＬＦ）１３０と、デジタル制御発振器（ＤＣＯ）１４０と、分周器１５０を含んで構成される。このようなＰＬＬ回路１００は、各コンポーネントがデジタル回路によって構成されるため、ＡＤＰＬＬ（All Digital PLL）回路と呼ばれることもある。

基準発振回路１１０は、例えば水晶振動子等の振動子を含み（図示せず）、該振動子に所定の電圧を印加することによって該振動子の固有振動数に応じた周波数を有する基準クロック信号ＲＥＦＣＬＫを生成し、出力する。

ＴＤＣ部１２０は、分周器１５０から出力される分周出力信号ＤＩＶＣＬＫと基準クロック信号ＲＥＦＣＬＫとの間の正規化された位相差を検出し、これをコード値Ｔｄｉｆｆ＿ｏｕｔとして出力する。ここで、正規化された位相差とは、ＴＤＣ部１２０の最小時間分解能（即ち、ファインＴＤＣブロック１２２の時間分解能）を用いて示される値をいう。

本実施形態のＴＤＣ部１２０は、粒度（即ち、時間分解能）の異なる２つのＴＤＣ回路、即ち、粗い位相差検出を行うコースＴＤＣ１２１と、より細かな位相差検出を行う一対のファインＴＤＣ１２２ａ及び１２２ｂを含むファインＴＤＣブロック１２２とから構成される（図３Ａ等参照）。コースＴＤＣ１２１並びにファインＴＤＣ１２２ａ及び１２２ｂはそれぞれ既知のものを用いることができる。また、本実施形態のＴＤＣ部１２０は、コースＴＤＣ１２１の出力と、ファインＴＤＣブロック１２２の出力との間のゲイン（時間分解能）のミスマッチを校正するためのキャリブレーション部１２３を備える。ここで、ゲインミスマッチとは、コースＴＤＣ１２１及びファインＴＤＣブロック１２２の出力における時間分解能の比が理想値から所定量だけずれることをいう。ＴＤＣ部１２０の詳細については後述する。

デジタルループフィルタ１３０は、ＴＤＣ部１２０の出力に従ってデジタル制御発振器１４０に対する発振周波数を制御するためのループゲイン信号を生成する。即ち、デジタルループフィルタ１３０は、ＴＤＣ部１２０から入力された信号に対して、ループフィルタリング及びゲインの正規化を行う。

デジタル制御発振器（ＤＣＯ：Digitally Controlled Oscillator）１４０は、デジタルループフィルタ１３０から入力されるＯＴＷ（Oscillator Tuning Word）信号に基づいて、その値に応じた発振周波数の信号を出力する。デジタル制御発振器１４０から出力される信号が、ＰＬＬ回路１００の出力、即ち、クロック信号ＣＬＫとなる。デジタル制御発振器１４０は、図示はしないが、典型的には、インダクタＬ及び容量Ｃから構成されるＬＣ発振回路又はリング発信器が用いられる。

分周器１５０は、デジタル制御発振器１４０から出力されたクロック信号ＣＬＫを所定の分周比で分周する回路である。分周比は、任意の値とすることができる。分周器１５０は、所定の分周比で分周した信号を、分周出力信号ＤＩＶＣＬＫとしてＴＤＣ部１２０に出力する。分周出力信号ＤＩＶＣＬＫは、ＴＤＣ部１２０に入力されるフィードバック信号である。

以上のような構成により、ＰＬＬ回路１００は、基準クロック信号ＲＥＦＣＬＫに基づいて生成されるクロック信号ＣＬＫの周波数を、フィードバック制御しながら、所定の周波数にロックさせることができる。

上記の例では、デジタル制御発振器１４０から出力される信号を分周器１５０により所定の分周比で分周し、これによって得られた分周出力信号ＤＩＶＣＬＫをＴＤＣ部１２０への入力に用いているが、これに限られるものではなく、例えば、デジタル制御発振器１４０から出力されるクロック信号ＣＬＫをそのままＴＤＣ部１２０への入力に用いるようにしても良い。また、ＴＤＣ部１２０の構成によっては、別途、カウンタ回路が用いられ得る。

（２段構成ＴＤＣの基本概念）
次に、本実施形態のＴＤＣ部１２０で採用される、コース及びファインからなる２段構成ＴＤＣ（以下、「２段構成ＴＤＣ」という。）の基本概念について説明する。

かかる２段構成ＴＤＣにおいては、コースＴＤＣに入力された２つの信号間の時間差（入力時間差）を第１の時間分解能で量子化し、該量子化により余った信号成分がファインＴＤＣに送られる。ファインＴＤＣは、該信号成分をさらに該第１の時間分解能よりも小さい第２の時間分解能で量子化する。これにより、２段構成ＴＤＣは、最終的な時間分解能をファインＴＤＣの時間分解能まで向上させることができる。この場合、２段構成ＴＤＣへの入力時間差Ｔｄｉｆｆ＿ｉｎとそこからの出力Ｔｄｉｆｆ＿ｏｕｔとの理想的な関係は、以下のように示される。
…＜１＞
ただし、ｃｆｒａｔｉｏ＝ｔｒｅｓｃ／ｔｒｅｓｆ
ｃｆｒａｔｉｏ：理想時間分解能比
ｔｒｅｓｃ：コース時間分解能
ｔｒｅｓｆ：ファイン時間分解能

このことから明らかなように、２段構成ＴＤＣからの最終出力Ｔｄｉｆｆ＿ｏｕｔは、入力時間差Ｔｄｉｆｆ＿ｉｎに比例する。即ち、図２Ａに示すように、理想状態では、コースＴＤＣによるコース時間分解能ｔｒｅｓｃ１スケールに対して常に所定スケールのファインＴＤＣによるファイン時間分解能ｔｒｅｓｆが対応する（本例では、コース時間分解能ｔｒｅｓｃ１スケール対してファイン時間分解能ｔｒｅｓｆが６スケールとしている）。

例えば、コースＴＤＣの時間分解能ｔｒｅｓｃを３０［ｐｓ］、ファインＴＤＣの時間分解能ｔｒｅｓｆを５［ｐｓ］とし、２段構成ＴＤＣへの入力時間差Ｔｄｉｆｆ＿ｉｎが７４［ｐｓ］であったとすると、コースＴＤＣが出力する量子化値（デジタルコード）は２、ファインＴＤＣに送られる余り成分は、７４−２×３０＝１４［ｐｓ］となり、従って、ファインＴＤＣの量子化値は２となる。このように、２段構成ＴＤＣの入力Ｔｄｉｆｆ＿ｉｎと出力Ｔｄｉｆｆ＿ｏｕｔとが理想的な関係にあれば、該２段構成ＴＤＣは、全体として、線形性を有することとなる。

しかしながら、実際上は、回路設計の段階で、時間分解能比ｃｆｒａｔｉｏを理想的な値に設定したとしても、例えばＰＶＴの変動よりその値は保証されず、従って、図２Ｂ及び図２Ｃに示すようなコースＴＤＣの出力とファインＴＤＣの出力との間のゲインミスマッチが生じ得る。即ち、同図Ｂは、実際のファイン時間分解能ｔｒｅｓｆが理想値よりも大きく、従って、時間分解能比ｃｆｒａｔｉｏが理想値よりも小さい場合を示し、また、同図Ｃは、実際のファイン時間分解能ｔｒｅｓｆが理想値よりも小さく、従って、時間分解能比ｃｆｒａｔｉｏが理想値よりも大きい場合を示している。

（２段構成ＴＤＣにおけるキャリブレーション方法）
ここで、上記式１を、コースＴＤＣ及びファインＴＤＣのそれぞれの出力に着目し、さらに詳細に記述すると、以下のようになる。なお、以下では、理想的なコース及びファイン時間分解能はそれぞれ、ｔｒｅｓｃ＿ｉｄｅａｌ及びｔｒｅｓｆ＿ｉｄｅａｌと再定義する。
…＜２＞
ただし、Ｔｄｉｆｆ＿ｉｎ＿ｃｏａｒｓｅ：コースＴＤＣにより量子化される成分（アナログ値）
Ｔｄｉｆｆ＿ｉｎ＿ｆｉｎｅ：ファインＴＤＣにより量子化される成分（量子化雑音を除く。）（アナログ値）

従って、式２は、
…＜３＞
となり、ゆえに、
…＜４＞
となる。

一方、非理想的なコース時間分解能及び非理想的なファイン時間分解能をそれぞれ、ｔｒｅｓｃ＿ｎｉｅａｌ及びｔｒｅｓｆ＿ｎｉｄｅａｌとし、非理想状態について考えると、
…＜５＞

…＜６＞
となり、２段構成ＴＤＣの線形性を確保できない。そこで、２段階ＴＤＣの線形性を確保するために、理想的な時間分解能比ｃｆｒａｔｉｏに代えて、非理想状態における時間分解能比（非理想時間分解能比）ｃｆｒａｔｉｏ＿ｎｉｄｅａｌを導入し、その解を見つけ出すために、
…＜７＞

…＜８＞
を計算する（第１のキャリブレーション方法）。

また、式６中、［（１／ｃｆｒａｔｉｏ）×（ｔｒｅｓｃ＿ｎｉｄｅａｌ／ｔｒｅｓｆ＿ｎｉｄｅａｌ）］が非理想因子であることから、
…＜９＞
を見つけ出し、式９の右辺の値を校正値としてファインＴＤＣの出力に重畳する（第２のキャリブレーション方法）。

以下では、第１及び第２のキャリブレーション方法を実現する本発明に係るＴＤＣ部１２０について説明する。

（ＴＤＣ部の概略構成）
図３Ａは、本発明の一実施形態に係るＴＤＣ部の概略構成の一例を示す図である。同図に示すように、ＴＤＣ部１２０は、コースＴＤＣ１２１と、ファインＴＤＣブロック１２２と、キャリブレーション部１２３Ａと、増幅器１２４と、加算器１２５を含んで構成される。同図に示すキャリブレーション部１２３Ａは、上記第１のキャリブレーション方法を実現するために適合されている。

コースＴＤＣ１２１は、分周出力信号ＤＩＶＣＬＫと基準クロック信号ＲＥＦＣＬＫとの間の時間差（即ち、入力時間差Ｔｄｉｆｆ＿ｉｎ）を検出し、該入力時間差Ｔｄｉｆｆ＿ｉｎに基づくコード値Ｔｄｉｆｆ＿ｏｕｔ＿ｃｏａｒｓｅを出力するとともに、相互に所定の時間的関係を有する２組の出力Ｔｄｉｆｆ＿ｏｕｔ＿ｃｏａｒｓｅ＿ａ及びＴｄｉｆｆ＿ｏｕｔ＿ｃｏａｒｓｅ＿ｂを出力する。ここで、第１の出力Ｔｄｉｆｆ＿ｏｕｔ＿ｃｏａｒｓｅ＿ａ及び第２の出力Ｔｄｉｆｆ＿ｏｕｔ＿ｃｏａｒｓｅ＿ｂは、以下のように定義される。
…＜１０＞

…＜１１＞
つまり、コースＴＤＣ１２１からの第２の出力Ｔｄｉｆｆ＿ｏｕｔ＿ｃｏａｒｓｅ＿ｂは、第１の出力Ｔｄｉｆｆ＿ｏｕｔ＿ｃｏａｒｓｅ＿ａに対して、コースＴＤＣ１２１の最小時間分解能ｔｒｅｓｃ（正確には、ｔｒｅｓｃ＿ｎｉｄｅａｌ）だけ延長した値を有する。コースＴＤＣ１２１の出力Ｔｄｉｆｆ＿ｏｕｔ＿ｃｏａｒｓｅ＿ａ及びＴｄｉｆｆ＿ｏｕｔ＿ｃｏａｒｓｅ＿ｂについては、第４の実施形態で説明する。

ファインＴＤＣブロック１２２は、一対のファインＴＤＣ１２２ａ及び１２２ｂを含んで構成される。ＰＬＬ回路１００は、キャリブレーション時は、ファインＴＤＣ１２２ａ及び１２２ｂの双方を動作させ、通常時は、ファインＴＤＣ１２２ａ及び１２２ｂのいずれか一方を動作させるように構成されても良い。或いは、ＰＬＬ回路１００は、バックグラウンドでキャリブレーションが行われるよう、通常時においても、ファインＴＤＣ１２２ａ及び１２２ｂの双方を動作させるように構成されても良い。

ファインＴＤＣ１２２ａは、コースＴＤＣ１２１からの出力Ｔｄｉｆｆ＿ｏｕｔ＿ｃｏａｒｓｅ＿ａに基づいてコード値Ｔｄｉｆｆ＿ｏｕｔ＿ｆｉｎｅ＿ａを出力する。出力信号Ｔｄｉｆｆ＿ｏｕｔ＿ｆｉｎｅ＿ａは、キャリブレーション部１２３の非理想因子検出器１２３１Ａ及び加算器１２５に入力される。また、ファインＴＤＣ１２２ｂは、コースＴＤＣ１２１からの出力Ｔｄｉｆｆ＿ｏｕｔ＿ｃｏａｒｓｅ＿ｂに基づいてコード値Ｔｄｉｆｆ＿ｏｕｔ＿ｆｉｎｅ＿ｂを出力する。出力信号Ｔｄｉｆｆ＿ｏｕｔ＿ｆｉｎｅ＿ｂは、キャリブレーション部１２３の非理想因子検出器１２３１Ａに入力される。一対のファインＴＤＣ１２２ａ及び１２２ｂは、コースＴＤＣ１２１の時間分解能よりも小さな時間分解能を持つものであれば良く、両者は同じ回路構成のものを用いることができる。

キャリブレーション部１２３Ａは、コースＴＤＣ１２１とファインＴＤＣ１２２ａ及び１２２ｂとの間のゲインミスマッチを検出し、これを校正するように構成される。本実施形態のキャリブレーション部１２３Ａは、例えば、非理想因子検出器１２３１Ａを含んで構成される。非理想因子検出器１２３１Ａは、後述するように、ファインＴＤＣ１２２ａによる出力Ｔｄｉｆｆ＿ｏｕｔ＿ｆｉｎｅ＿ａとファインＴＤＣ１２２ｂによる出力Ｔｄｉｆｆ＿ｏｕｔ＿ｆｉｎｅ＿ｂとに基づいて、非理想因子（非理想時間分解能比）ｃｆｒａｔｉｏ＿ｎｉｄｅａｌを算出する。

増幅器１２４、コースＴＤＣ１２１から出力されるコード値Ｔｄｉｆｆ＿ｏｕｔ＿ｃｏａｒｓｅを非理想因子検出器１２３１Ａから出力される非理想因子ｃｆｒａｔｉｏ＿ｎｉｄｅａｌで増幅（乗算）、即ち校正し、これを校正値Ｔｄｉｆｆ＿ｏｕｔ＿ｃｏａｒｓｅ＿ｇとして出力する。乗算値Ｔｄｉｆｆ＿ｏｕｔ＿ｃｏａｒｓｅ＿ｇは、加算器１２５により、ファインＴＤＣ１２２ａからのコード値Ｔｄｉｆｆ＿ｏｕｔ＿ｆｉｎｅ＿ａと加算され、その結果はＴＤＣ部１２０の出力Ｔｄｉｆｆ＿ｏｕｔとなる。

なお、同図中、増幅器１２４は、キャリブレーション部１２３Ａとは別体に構成されているが、キャリブレーション部１２３の機能の一部としてそこに組み込まれるように構成されても良い。

次に、このように構成されたＴＤＣ部１２０におけるキャリブレーション方法について説明する。今、コースＴＤＣ１２１からの出力Ｔｄｉｆｆ＿ｏｕｔ＿ｃｏａｒｓｅ＿ａ及びＴｄｉｆｆ＿ｏｕｔ＿ｃｏａｒｓｅ＿ｂを、ファインＴＤＣ１２２ａ及び１２２ｂへの入力Ｔｄｉｆｆ＿ｉｎ＿ｆｉｎｅ＿ａ＋Ｑ及びＴｄｉｆｆ＿ｉｎ＿ｆｉｎｅ＿ｂ＋Ｑと再定義する。ここで、Ｔｄｉｆｆ＿ｉｎ＿ｆｉｎｅ＿ａ及びＴｄｉｆｆ＿ｉｎ＿ｆｉｎｅ＿ｂは、ファインＴＤＣ１２２ａ及び１２２ｂによりそれぞれ量子化される成分であり、Ｑは量子化されない成分（余り成分）である。上述したように、入力Ｔｄｉｆｆ＿ｉｎ＿ｆｉｎｅ＿ｂ＋Ｑは、Ｔｄｉｆｆ＿ｉｎ＿ｆｉｎｅ＿ａ＋Ｑに対してコースＴＤＣ１２１の最小時間分解能分だけ大きい遅延量を有する。

従って、コースＴＤＣ１２１の時間分解能もまた、実際上は、不定であることから、
…＜１２＞
となる。

これより、ファインＴＤＣ１２２ａ及び１２２ｂの出力はそれぞれ、
…＜１３＞

…＜１４＞
となる。従って、式１４から式１３を引くと、
…＜１５＞
となる。つまり、非理想因子検出部１２３１Ａは、ファインＴＤＣ１２２ｂによる出力Ｔｄｉｆｆ＿ｏｕｔ＿ｆｉｎｅ＿ｂとファインＴＤＣ１２２ａによる出力Ｔｄｉｆｆ＿ｏｕｔ＿ｆｉｎｅ＿ａとの差に基づいて、非理想因子ｃｆｒａｔｉｏ＿ｎｉｄｅａｌを算出する。

以上より、ＴＤＣ部１２０の出力Ｔｄｉｆｆ＿ｏｕｔは、
…＜１６＞
となる。ここで、Ｔｄｉｆｆ＿ｏｕｔ＿ｆｉｎｅは、コースＴＤＣに対するファインＴＤＣの出力として記述されており、本実施形態では、Ｔｄｉｆｆ＿ｏｕｔ＿ｆｉｎｅ＿ａとなる。これにより、コースＴＤＣ１２１とファインＴＤＣ１２２ａ及び１２２ｂとのゲインミスマッチが解消されることになる。

図３Ｂは、本発明の一の実施形態に係るＴＤＣ部の概略構成の他の一例を示す図である。同図に示すように、ＴＤＣ部１２０は、コースＴＤＣ１２１と、ファインＴＤＣ１２２と、キャリブレーション部１２３Ｂと、増幅器１２４’と、加算器１２５とを含んで構成される。同図に示すキャリブレーション部１２３Ｂは、上記第２のキャリブレーション方法を実現するように適合されている。なお、コースＴＤＣ１２１及びファインＴＤＣ１２２ａ及び１２２ｂは、図３Ａを参照して説明したものと同じであるので、ここでは説明を省略する。

本例のキャリブレーション部１２３は、非理想因子検出部１２３１Ｂ及び乗算器１２３２を含む。非理想因子検出部１２３１Ｂもまた、後述するように、ファインＴＤＣ１２２ｂによる出力Ｔｄｉｆｆ＿ｏｕｔ＿ｆｉｎｅ＿ｂとファインＴＤＣ１２２ａによる出力Ｔｄｉｆｆ＿ｏｕｔ＿ｆｉｎｅ＿ａとに基づいて、非理想因子ｃｆｒａｔｉｏ＿ｎｉｄｅａｌを求める。

増幅器１２４’は、コースＴＤＣ１２１から出力されるコード値Ｔｄｉｆｆ＿ｏｕｔ＿ｃｏａｒｓｅを理想的な時間分解能比ｃｆｒａｔｉｏで増幅（乗算）し、これを乗算値Ｔｄｉｆｆ＿ｏｕｔ＿ｃｏａｒｓｅ＿ｇとして出力する。即ち、図３Ａに示す増幅器１２４は、増幅率が非理想因子によって変化する増幅器であるのに対し、本例の増幅器１２４’は、設計上の時間分解能比ｃｆｒａｔｉｏ（即ち、定数）で増幅する増幅器である。校正値Ｔｄｉｆｆ＿ｏｕｔ＿ｃｏａｒｓｅ＿ｇは、加算器１２５により乗算器１２３２からの出力と加算され、その結果はＴＤＣ部１２０の最終的なコード値Ｔｄｉｆｆ＿ｏｕｔとして出力される。

即ち、このように構成されたＴＤＣ部１２０によるキャリブレーション方法では、上記式１５に示されるように、ファインＴＤＣ１２２ａによる出力Ｔｄｉｆｆ＿ｏｕｔ＿ｆｉｎｅ＿ａとファインＴＤＣ１２２ｂによる出力Ｔｄｉｆｆ＿ｏｕｔ＿ｆｉｎｅ＿ｂとの差に基づいて、非理想コース時間分解能ｔｒｅｓｃ＿ｎｉｄｅａｌと非理想ファイン時間分解能ｔｒｅｓｆ＿ｎｉｄｅａｌとの比が求められる。これにより、ＴＤＣ部１２０の出力Ｔｄｉｆｆ＿ｏｕｔは、
…＜１７＞
となる。これにより、コースＴＤＣ１２１とファインＴＤＣ１２２ａ及び１２２ｂとのゲインミスマッチが解消されることになる。

［第２の実施形態］
本実施形態は、上記第１の実施形態の改良技術を開示する。即ち、上記第１の実施形態において、キャリブレーション部１２３Ａ及び１２３Ｂは、ファインＴＤＣ１２２ａによる出力Ｔｄｉｆｆ＿ｏｕｔ＿ｆｉｎｅ＿ａとファインＴＤＣ１２２ｂによる出力Ｔｄｉｆｆ＿ｏｕｔ＿ｆｉｎｅ＿ｂとの時間差を求めている。しかしながら、実用上は、ＴＤＣ部１２０（特にファインＴＤＣ１２２）における量子化雑音を無視できないため、これを考慮することが、ＴＤＣ部１２０の線形性のさらなる向上に寄与することになる。即ち、上記式１３及び式１４は、より正確には、
…＜１８＞

…＜１９＞
ただし、ｑｎａ：ファインＴＤＣ１２２ａにおける量子化雑音成分
ｑｎｂ：ファインＴＤＣ１２２ｂにおける量子化雑音成分
と表され得る。

一般に、ＴＤＣ部１２０内の量子化雑音は、白色雑音であるとみなし得る。従って、量子化雑音成分の影響は、出力差Ｔｄｉｆｆ＿ｏｕｔ＿ｆｉｎｅ＿ｂ−Ｔｄｉｆｆ＿ｏｕｔ＿ｆｉｎｅ＿ａを経時的に求め、求めた値を平均化することによって、より小さくすることができる。即ち、非理想因子ｃｆｒａｔｉｏ＿ｎｉｄｅａｌは、
…＜２０＞
と表すことができる。

図４Ａ及び図４Ｂは、本発明の一実施形態に係るキャリブレーション部の概略構成の一例を示すブロックダイアグラムである。具体的には、同図Ａは、第１のキャリブレーション方法を実行する本実施形態のキャリブレーション部１２３Ａの概略構成の一例を示し、同図Ｂは、第２のキャリブレーション方法を実行する本実施形態のキャリブレーション部１２３Ｂの概略構成の一例を示している。

同図Ａに示すように、本実施形態のキャリブレーション部１２３Ａの非理想因子検出部１２３１Ａは、減算器ＳＢ１と平均化処理部１２３３とを含んで構成される。減算器ＳＢ１は、出力差Ｔｄｉｆｆ＿ｏｕｔ＿ｆｉｎｅ＿ｂ（ｉ）−Ｔｄｉｆｆ＿ｏｕｔ＿ｆｉｎｅ＿ａ（ｉ）を算出する。平均化処理部１２３３は、式２０の右辺、即ち、ファインＴＤＣ１２２ａとファインＴＤＣ１２２ｂとの出力差Ｔｄｉｆｆ＿ｏｕｔ＿ｆｉｎｅ＿ｂ（ｉ）−Ｔｄｉｆｆ＿ｏｕｔ＿ｆｉｎｅ＿ａ（ｉ）の総和の平均を求めるように構成される。平均化処理部１２３３は、既知のものを用いることができ、システム構成や要件に応じ、周波数や収束の速さ等を考慮して、適宜に設計される。

一方、同図Ｂに示す非理想因子検出部１２３１Ｂは、減算器ＳＢ１と、平均化処理部１２３３と、除算器ＤＶとを含んで構成される。同図Ｂに示す平均化処理部１２３３の機能及び構成は、同図Ａに示したものと同じである。

以上のように、本実施形態によれば、特にファインＴＤＣ１２２の量子化雑音を考慮し、ファインＴＤＣ１２２ａとファインＴＤＣ１２２ｂとの出力差Ｔｄｉｆｆ＿ｏｕｔ＿ｆｉｎｅ＿ｂ−Ｔｄｉｆｆ＿ｏｕｔ＿ｆｉｎｅ＿ａを経時的に求め、求めた値を平均化しているので、該量子化雑音を小さくすることができるようになる。

［第３の実施形態］
本実施形態は、上記第２の実施形態のさらなる変形例を開示する。即ち、本実施形態のキャリブレーション部は、より高精度かつ安定的なキャリブレーションを実現するため、逐次近似法を用いて繰り返し演算することにより、非理想因子（非理想時間分解能比）を算出する。

図５Ａは、本発明の一実施形態に係るキャリブレーション部の概略構成の一例を示すブロックダイアグラムである。同図に示すキャリブレーション部１２３Ａ’は、第１のキャリブレーション方法を実現するように適合されている。

即ち、本実施形態のキャリブレーション部１２３Ａ’における非理想因子検出部１２３１Ａ’は、減算器ＳＢ１と、平均化処理部１２３３と、減算器ＳＢ２、加算器ＡＤ１と、増幅器ＡＰと、レジスタ部１２３４とを含んで構成される。増幅器ＡＰは、予め定められた係数ｋの値に従って逐次近似法における演算回数、即ち、演算精度を決定するために用いられる。本例では、増幅器ＡＰは、入力値に対して２^−ｋを乗じるように構成される。レジスタ部１２３４は、例えば、フリップフロップ回路を含んで構成され（図示せず）、現在の非理想因子ｃｆｒａｔｉｏ＿ｎｉｄｅａｌ（ｉ）の値を保持する。レジスタ部１２３４の初期値には、例えば、理想的な時間分解能比ｃｆｒａｔｉｏが設定される。

非理想因子検出部１２３１Ａ’は、減算器ＳＢ２により、平均化処理部１２３３から出力される出力差の平均値とレジスタ部１２３４に保持された現在の非理想因子ｃｆｒａｔｉｏ＿ｎｉｄｅａｌ（ｉ）との差を算出し、その結果を増幅器ＡＰにより２^−ｋ倍し、さらに、加算器ＡＤ１により現在の非理想因子ｃｆｒａｔｉｏ＿ｎｉｄｅａｌ（ｉ）の値を加算し、そして、得られた結果でレジスタ部１２３４の内容を更新する。このような処理が繰り返されることにより、非理想因子ｃｆｒａｔｉｏ＿ｎｉｄｅａｌ（ｉ）の値は、実際の値に徐々に近づいていくことになり、従って、ゲインミスマッチが校正されることになる。

図５Ｂは、本発明の一実施形態に係るキャリブレーション部の概略構成の他の例を示すブロックダイアグラムである。同図に示すキャリブレーション部１２３Ｂ’は、第２のキャリブレーション方法を実現するように適合されている。

即ち、本例の非理想因子検出部１２３１Ｂ’は、減算器ＳＢ１と、平均化処理部１２３３と、除算器ＤＶと、減算器ＳＢ２と、加算器ＡＤ１と、増幅器ＡＰと、レジスタ部１２３４とを含んで構成される。図５Ａに示したコンポーネントと同じものは同じ符号が付されている。

本例の非理想因子検出部１２３１Ｂ’もまた、平均化処理部１２３３から出力される出力差の平均値とレジスタ部１２３４に保持された現在の非理想因子ｃｆｒａｔｉｏ＿ｎｉｄｅａｌ（ｉ）との差に従って演算を繰り返し行うことによって、非理想因子ｃｆｒａｔｉｏ＿ｎｉｄｅａｌ（ｉ）を実際の値に徐々に近づいていくことになる。従って、ファインＴＤＣ１２２ａの出力Ｔｄｉｆｆ＿ｏｕｔ＿ｆｉｎｅ＿ａ（又はファインＴＤＣ１２２ｂの出力Ｔｄｉｆｆ＿ｏｕｔ＿ｆｉｎｅ＿ｂ）は、乗算器ＡＰにより、現在の非理想因子ｃｆｒａｔｉｏ＿ｎｉｄｅａｌ（ｉ）と乗算されることで、ゲインミスマッチを校正することができるようになる。

図５Ｃは、本発明の一実施形態に係るキャリブレーション部の概略構成の変形例を示すブロックダイアグラムである。即ち、上述した同図Ｂに示すキャリブレーション部１２３Ｂ’では、除算器ＤＶが用いられているが、実際の設計上は、このような除算器を用いない方が、消費電力及びチップ面積の観点で有利と考えられる。そこで、本変形例では、除算器ＤＶを用いない構成が採用されている。併せて、同図Ｃでは、レジスタ部１２３４の具体的構成の一例が示されている。本変形例では、レジスタ部１２３４は、フリップフロップＦＦ１及びＦＦ２と加算器ＡＤ２とを含んで構成される。

同図を参照して、フリップフロップＦＦ１及びＦＦ２の初期値は“０”である。キャリブレーション部１２３Ｂ’’において、動作開始直後は、平均化処理部１２３３から出力される出力差の平均値とレジスタ部１２３４の初期値“１”とが乗算され、減算器ＳＢ２で理想時間分解能比ｃｆｒａｔｉｏとの差を求め、これに増幅器ＡＰで２^−ｋを乗じた値がフリップフロップＦＦ１に格納されるとともに、加算器ＡＤ２に出力され、加算器ＡＤ２により“１”を加算された値がフリップフロップＦＦ２に格納される。フリップフロップＦＦ２に格納された値は、所定のタイミングで乗算器ＭＰに出力される。従って、次の平均化処理で得られた値に対しては、フリップフロップＦＦ１に格納された値に“１”が加算された値が乗じられることになる。以降、このような処理を繰り返し行うことにより、校正値ｃｆｒａｔｉｏ／ｃｆｒａｔｉｏ＿ｎｉｄｅａｌの値は徐々に収束していくことになり、ゲインミスマッチを小さくしていくことができるようになる。

図５Ｄは、本発明の一実施形態に係るキャリブレーション部の概略構成の他の変形例を示すブロックダイアグラムである。同図は、図５Ｃに示したキャリブレーション部１２３’のさらなる変形例を示している。

即ち、同図に示すように、本実施形態のキャリブレーション部１２３Ｂ’’’では、２つの乗算器１２３２ａ及び１２３２ｂが非理想因子検出器１２３１Ｂ’’’の前段に設けられている。つまり、キャリブレーション部１２３Ｂ’’’は、ファインＴＤＣ１２２ａとファインＴＤＣ１２２ｂとの出力差を求める前に、出力Ｔｄｉｆｆ＿ｏｕｔ＿ｆｉｎｅ＿ａ及び出力Ｔｄｉｆｆ＿ｏｕｔ＿ｆｉｎｅ＿ｂのそれぞれに対して現在の非理想因子ｃｆｒａｔｉｏ＿ｎｉｅａｌを乗ずるように構成される。

例えば、ＴＤＣ部１２０において、理想的な時間分解能比ｃｆｒａｔｉｏが“６”、レジスタ部１２３４の初期値が１、動作開始直後の非理想因子ｃｆｒａｔｉｏ＿ｎｉｄｅａｌが“３”であるとする。この時点で、平均化処理部１２３３により得られる値は“３”であるから、キャリブレーション部１２３Ｂ’’’は、“３×２^−ｋ”に“１”を加算した後、次の平均化処理に入ることになる。従って、このようなキャリブレーション処理を繰り返していくことにより、ｃｆｒａｔｉｏ／ｃｆｒａｔｉｏ＿ｎｉｄｅａｌの値は“２”に収束し、平均化処理部１２３３により得られる値、即ち、非理想因子ｃｆｒａｔｉｏ＿ｎｉｄｅａｌは“６”になる。このようにして、本変形例においても同様に、コースＴＤＣ１２１とファインＴＤＣ１２２ａ及び１２２ｂとのゲインのミスマッチを校正することができるようになる。

［第４の実施形態］
本実施形態では、ＴＤＣ部１２０におけるコースＴＤＣ１２１及びファインＴＤＣ１２２の一例を詳述する。なお、上述したように、本発明においては、コースＴＤＣ１２１及びファインＴＤＣ１２２のそれぞれは、既知のさまざまな構成のものを用いることができ、ここに示すものに限定されるものではない。

（コースＴＤＣの構成）
図６は、本発明の一実施形態に係るＴＤＣ部におけるコースＴＤＣの構成の一例を示す図である。本実施形態のコースＴＤＣ１２１は、２系統からなる複数段の遅延バッファ群を含んで構成される。

コースＴＤＣ１２１は、入力信号ペア、即ち、分周出力信号ＤＩＶＣＬＫと基準クロック信号ＲＥＦＣＬＫとの間の時間差（即ち、入力時間差Ｔｄｉｆｆ＿ｉｎ）を検出し、該時間差を示すサーモメータコードｔｄｃ＿ｃｏａｒｓｅ＜０：Ｎ＞を出力するとともに、相互に所定の時間的関係（即ち、量子化に伴う残差の関係）を有する２種類の残差信号ペア、即ち、第１のスタート／ストップ信号“ｓｔａｒｔ＿ｆｉｎｅ＿ａ／ｓｔｏｐ＿ｆｉｎｅ＿ａ”及び第２のスタート／ストップ信号“ｓｔａｒｔ＿ｆｉｎｅ＿ｂ／ｓｔｏｐ＿ｆｉｎｅ＿ｂ”を出力する（図７参照）。なお、コード値ｔｄｃ＿ｃｏａｒｓｅ＜０：Ｎ＞は、図示しないエンコーダによってバイナリコード値Ｔｄｉｆｆ＿ｏｕｔ＿ｃｏａｒｓｅに変換され、出力される。つまり、２種類の残差信号ペアのそれぞれは、上述したコースＴＤＣ１２１の出力Ｔｄｉｆｆ＿ｏｕｔ＿ｃｏａｒｓｅ＿ａ及びＴｄｉｆｆ＿ｏｕｔ＿ｃｏａｒｓｅ＿ｂ（即ち、Ｔｄｉｆｆ＿ｉｎ＿ｆｉｎｅ＿ａ及びＴｄｉｆｆ＿ｉｎ＿ｆｉｎｅ＿ｂ）に対応する。

より具体的には、同図に示すように、コースＴＤＣ１２１は、分周出力信号ＤＩＶＣＬＫに対して遅延線を構成するように複数段に接続された第１の遅延バッファ群１２１１と、該第１の遅延バッファ群１２１１のそれぞれの遅延バッファ間の中間タップにＤ端子が接続され、基準クロック信号ＲＥＦＣＬＫをクロック入力とする第１のフリップフロップ群１２１２とを含んで構成される。遅延バッファ一段分の遅延時間が、コースＴＤＣ１２１の時間分解能となる。従って、第１のフリップフロップ群１２１２のそれぞれから出力される値が、最終的に、時間差を示すコード値Ｔｄｉｆｆ＿ｏｕｔ＿ｃｏａｒｓｅとなる。また、第１の遅延バッファ群１２１１の特定の遅延バッファ間の中間タップには、ファインＴＤＣ１２２ブロック（即ち、ファインＴＤＣ１２２ａ及び１２２ｂ）に対するスタート信号ｓｔａｒｔｆｉｎｅ＿ａ及びｓｔａｒｔ＿ｆｉｎｅ＿ｂを供給するための引き出し線が設けられる。また、本例では、任意の中間タップからの出力を選択できるように、ゲート回路１２１３ａ〜１２１３ｃが設けられている。なお、同図から明らかなように、スタート信号ｓｔａｒｔ＿ｆｉｎｅ＿ａ及びｓｔａｒｔ＿ｆｉｎｅ＿ｂは、同一の遅延時間を持っており、同一の信号として扱うことができる。第１の遅延バッファ群１２１１の段数がコースＴＤＣ１２１の入力レンジである。

また、コースＴＤＣ１２１は、基準クロック信号ＲＥＦＬＣＬＫに対して遅延線を構成するように複数段に接続された第２の遅延バッファ群１２１４と、該第２の遅延バッファ群１２１４のそれぞれの遅延バッファ間の中間タップにデータ端子が接続された第２のフリップフロップ群１２１５とを含んで構成される。第２のフリップフロップ群１２１５のクロック入力はグランドに接続されている。また、第２の遅延バッファ群１２１４の所定の遅延バッファ間の中間タップには、ファインＴＤＣ１２２に対してストップ信号ｓｔｏｐ＿ｆｉｎｅ＿ａ及びｓｔｏｐ＿ｆｉｎｅ＿ｂを供給するための引き出し線が設けられる。また、本例では、任意の中間タップからの出力を選択できるように、ゲート回路１２１６ａ及び１２１６ｂが設けられている。同図から明らかなように、ストップ信号ｓｔｏｐ＿ｆｉｎｅ＿ａ及びｓｔｏｐ＿ｆｉｎｅ＿ｂが遅延バッファ１個分の遅延時間を持つように、各引き出し線は、隣接する中間タップに接続される。

なお、同図中、ゲート回路のいくつかは、コースＴＤＣ１２１の線形性を確保するためにダミー回路として設けられている。

以上のように構成されたコースＴＤＣ１２１は、分周出力信号ＤＩＶＣＬＫを第１のフリップフロップ群１２１２のデータ端子に、基準クロック信号ＲＥＦＣＬＫをクロック端子に入力することにより、第１のフリップフロップ群１２１２の出力列に現れる“１”及び“０”の境界を検出し、その“１”の個数から位相差を求める。このとき、“１”及び“０”の境界までの遅延バッファＭ個が、コースＴＤＣ１２０による量子化出力（バイナリコード値Ｔｄｉｆｆ＿ｏｕｔ＿ｃｏａｒｓｅ）となる。よって、遅延バッファ群１２１１と、遅延バッファ群１２１４の遅延バッファの段数の差がＭ個となるように、ゲート回路群１２１３を制御することにより、量子化に伴う残差を有する残差信号ペア、即ち、第１のスタート／ストップ信号ｓｔａｒｔ＿ｆｉｎｅ＿ａ／ｓｔｏｐ＿ｆｉｎｅ＿ａが出力される。同様に、遅延バッファ群１２１１と、遅延バッファ群１２１４の遅延バッファの段数の差がＭ＋１個となるように、ゲート回路群１２１３を制御することにより、量子化に伴う残差に、量子化の時間分解能を加えた値を有する残差信号ペア、即ち、第２のスタート／ストップ信号ｓｔａｒｔ＿ｆｉｎｅ＿ｂ／ｓｔｏｐ＿ｆｉｎｅ＿ｂが出力される。

例えば、第１のフリップフロップ群１２１２のうちの２個によって“１”が出力された場合、位相差は、第１のフリップフロップ群１２１２の２個目と３個目の間にある。即ち、
２×ｔｒｅｓｃ＜位相差＜３×ｔｒｅｓｃ …＜２１＞
である。従って、コースＴＤＣ１２１による量子化値は、“２”となる。また、位相差−２×ｔｒｅｓｃが残差ｒｅｓｉｄｕｅであり、コースＴＤＣ１２１は、これをｓｔａｒｔ＿ｆｉｎｅ＿ａ及びｓｔｏｐ＿ｆｉｎｅ＿ａのエッジ立ち上がりの時間差として出力する。

即ち、コースＴＤＣ１２１において、第１種類の信号ｓｔａｒｔ＿ｆｉｎｅ＿ａとｓｔｏｐ＿ｆｉｎｅ＿ａとの間のエッジ立ち上がりの時間差が量子化余り成分（時間残差）となり、ファインＴＤＣ１２２ａに入力されることになる。また、第２種類の信号ｓｔａｒｔ＿ｆｉｎｅ＿ｂとｓｔｏｐ＿ｆｉｎｅ＿ｂは、第１の信号組ｓｔａｒｔ＿ｆｉｎｅ＿ａ及びｓｔｏｐ＿ｆｉｎｅ＿ａに対して遅延バッファ１個分の位相差が加えられており、これらの間のエッジ立ち上がりの時間残差として、ファインＴＤＣ１２２ｂに入力されることになる。

図８は、本発明の一実施形態に係るＴＤＣ部におけるコースＴＤＣによる入出力信号を示す図である。同図を参照して、コースＴＤＣ１２１は、上述したように、分周出力信号ＤＩＶＣＬＫに第１のバッファ群１２１１により遅延させた遅延量ＤＩＶＣＬＫ＿ｄｅｌａｙｅｄを加算することで、第１のフリップフロップ群１２１２の出力列に現れる“１”及び“０”の境界を検出する。同図中、符号Ｘで示す鎖線の部分が、図１０を参照して後述される。

図９は、本発明の一実施形態に係るＴＤＣ部におけるファインＴＤＣブロックを構成するファインＴＤＣの構成の一例を示している。以下では、ファインＴＤＣ１２２ａについて説明するが、上述したように、ファインＴＤＣ１２２ａ及び１２２ｂは同一の構成であるため、ファインＴＤＣ１２２ｂについても同様に当てはまる。本実施形態のファインＴＤＣ１２２ａは、入力される信号（即ち、スタート／ストップ信号）の遅延量をランダムに制御するように構成される。

ファインＴＤＣ１２２ａは、コースＴＤＣ１２１と比較して、時間分解能が高くなるように構成され、一般に、その入力レンジは狭くなる。ただし、本実施形態のファインＴＤＣ１２２ａの入力レンジは、少なくともコース時間分解能ｔｒｅｓｃ×２を有するものとする。

即ち、同図に示すように、本実施形態のファインＴＤＣ１２２ａは、スタート信号ｓｔａｒｔ＿ｆｉｎｅ＿ａを遅延バッファ群１２２１を経て、Ｎ個の容量素子を持つ負荷容量群ＰＤＬ＿ｏｕｔに入力し、接続する容量素子の数をランダム変えることによりファイン時間分解能ｔｒｅｓｆ間隔で遅延させ、フリックフロップ群１２２２のデータ端子にそれぞれ入力する。このとき、負荷容量群ＰＤＬ＿ｏｕｔによる遅延量は、乱数回路１２２３から出力される乱数値に基づいて０〜Ｎの間でランダムに制御される。これにより、各容量素子の非線形性に起因した周期性をランダム化することができ、スプリアスを低減させることができるようになる。一方、フリップフロップ群１２２２のクロック端子には、ストップ信号ｓｔｏｐ＿ｆｉｎｅ＿ａが入力される。これにより、ファインＴＤＣ１２２ａは、フリップフロップ群１２２２からの出力を加算器１２２４に入力し、“１”の数をカウントすることで入力された信号ｓｔａｒｔ＿ｆｉｎｅ＿ａとｓｔｏｐ＿ｆｉｎｅ＿ａとの間の位相差の量子化値を求めることができる。

図１０は、本発明の一実施形態に係るＴＤＣ部におけるファインＴＤＣによる入力信号を示す図であり、より具体的には、同図（ａ）はファイン時間分解能ｔｒｅｓｆが理想値である場合の信号間の関係を示し、同図（ｂ）はファイン時間分解能ｔｒｅｓｆが非理想的値である場合の信号間の関係を示している。同図（ａ）に示すように、ファイン時間分解能が理想値ｔｒｅｓｆ＿ｉｄｅａｌであれば、コース時間分解能ｔｒｅｓｃとファイン時間分解能ｔｒｅｓｆとの比は、理想的な時間分解能比ｃｆｒａｔｉｏ（本例によれば“６”）に一致する。

例えば、フリップフロップ群１２２２のうちの２個によって“１”が出力された場合、位相差は、
２×ｔｒｅｓｆ＜位相差＜３×ｔｒｅｓｆ …＜２２＞
となる。従って、ファインＴＤＣ１２２ａによる量子化値は、“２”となる。

以上のように、本実施形態によれば、粒度（時間分解能）の異なるコースＴＤＣ１２１とファインＴＤＣ１２２ａ及び１２２ｂとを用いた２段構成ＴＤＣを構成することができ、上述した各実施形態のキャリブレーション部１２３，…に適用することができるようになる。特に、本実施形態のコースＴＤＣ１２１は、２つのファインＴＤＣ１２２ａ及び１２２ｂに対して、最小コース時間分解能ｔｒｅｓｃ分ずらしたストップ信号ｓｔｏｐ＿ｆｉｎｅ＿ａ及びｓｔｏｐ＿ｆｉｎｅ＿ｂを入力することができ、これにより、キャリブレーション部１２３，…において非理想因子（非理想時間分解能ｃｆｒａｔｉｏ＿ｎｉｄｅａｌ）を求めることができるようになる。

本発明は、タイムデジタルコンバータを使用するアナログ／デジタル回路の分野において広く利用されうる。

１００…ＰＬＬ回路
１１０…基準発振回路
１２０…タイムデジタルコンバータ（ＴＤＣ）部
１２１…コースＴＤＣ
１２１１…第１の遅延バッファ群
１２１２…第１のフリップフロップ群
１２１３…ゲート回路
１２１４…第２の遅延バッファ群
１２１５…第２のフリップフロップ群
１２１６…ゲート回路
１２２…ファインＴＤＣブロック
１２２ａ，１２２ｂ…ファインＴＤＣ
１２２１…遅延バッファ群
１２２２…フリップフロップ群
１２２３…乱数回路
１２２４…加算器
１２３，１２３Ａ，１２３Ｂ…キャリブレーション部
１２３１，１２３１Ａ，１２３１Ｂ…非理想因子検出部
１２３２，１２３２ａ，１２３２ｂ…乗算器
１２３３…平均化処理部
１２３４…レジスタ部
１２４…増幅器
１２５…加算器
ＡＤ１，ＡＤ２…加算器
ＡＰ…乗算器
ＤＶ…除算器
ＦＦ１，ＦＦ２…フリップフロップ
ＳＢ１，ＳＢ２…減算器
ＭＰ…乗算器
１３０…デジタルループフィルタ
１４０…デジタル制御発振器（ＤＣＯ）
１５０…分周器

Claims (10)

1. 入力信号ペア間の位相差を第１の時間分解能に従って変換した第１のデジタルコード値を出力するとともに、前記第１のデジタルコードへの変換に伴う時間残差に基づく第１の残差信号ペア及び第２の残差信号ペアのそれぞれを出力する、コースＴＤＣと、
   前記第１の残差信号ペア間の位相差を前記第１の時間分解能よりも小さい第２の時間分解能に従って変換した第２のデジタルコード値を出力する第１のファインＴＤＣと、
   前記第２の残差信号ペア間の位相差を前記第２の時間分解能に従って変換した第３のデジタルコード値を出力する第２のファインＴＤＣと、
   前記第１のファインＴＤＣから出力される前記第２のデジタルコード値及び前記第２のファインＴＤＣから出力される前記第３のデジタルコード値に基づいて、前記第１の時間分解能と前記第２の時間分解能との間の理想的な時間分解能比に対するずれ量に関する非理想因子を算出し、該算出した非理想因子に基づいて、前記第１のデジタルコード値、前記第２のデジタルコード値、及び第３のデジタルコード値の少なくとも１つに対してキャリブレーションを行う、キャリブレーション部と、を備え、
   前記コースＴＤＣは、前記第１のデジタルコードへの変換に伴う時間残差の関係を示す前記第１の残差信号ペアを前記第１のファインＴＤＣに出力するとともに、前記時間残差に前記第１の時間分解能に対応する最小単位時間を加えた時間差の関係を有する前記第２の残差信号ペアを前記第２のファインＴＤＣに出力する、
   タイムデジタルコンバータ。
2. 前記キャリブレーション部は、前記第２のデジタルコード値と前記第３のデジタルコード値との差を算出することにより、前記非理想因子を算出する、請求項１記載のタイムデジタルコンバータ。
3. 前記キャリブレーション部は、前記第２のデジタルコード値と前記第３のデジタルコード値との差を経時的に算出し、該経時的に算出される差の平均値を算出することにより、前記非理想因子を算出する、請求項１記載のタイムデジタルコンバータ。
4. 前記キャリブレーション部は、前記非理想因子を、逐次近似法を用いて繰り返し演算を行うことにより、算出する、請求項３記載のタイムデジタルコンバータ。
5. 前記キャリブレーション部は、前記第１のデジタルコード値に対して前記非理想因子を乗ずることによってキャリブレーションを行う、請求項２乃至４のいずれか記載のタイムデジタルコンバータ。
6. 前記キャリブレーション部は、前記第２のデジタルコード値と前記第３のデジタルコード値との差を算出し、前記理想的な時間分解能比を該算出した差で除することにより、前記非理想因子を算出する、請求項１記載のタイムデジタルコンバータ。
7. 前記キャリブレーション部は、経時的に算出される、前記第２のデジタルコード値と前記第３のデジタルコード値との差の平均値を算出し、前記理想的な時間分解能比を該算出した平均値で除することにより、前記非理想因子を算出する、請求項１記載のタイムデジタルコンバータ。
8. 前記キャリブレーション部は、前記非理想因子を、逐次近似法を用いて繰り返し演算を行うことにより、算出する、請求項７記載のタイムデジタルコンバータ。
9. 前記キャリブレーション部は、前記第２のデジタルコード値に対して前記非理想因子を乗ずることによってキャリブレーションを行う、請求項６乃至８のいずれか記載のタイムデジタルコンバータ。
10. 相互に時間分解能が異なるＴＤＣからなる２段構成タイムデジタルコンバータにおけるキャリブレーション方法であって、
    入力信号ペア間の位相差を第１の時間分解能に従い第１のデジタルコード値に変換することと、前記第１のデジタルコードへの変換に伴う時間残差に基づいて、第１の残差信号ペア及び第２の残差信号ペアのそれぞれを生成することと、
    前記第１の残差信号ペア間の位相差を前記第１の時間分解能よりも小さい第２の時間分解能に従って第２のデジタルコード値に変換することと、
    前記第２の残差信号ペア間の位相差を前記第２の時間分解能に従って第３のデジタルコード値に変換することと、
    前記第２のデジタルコード値及び前記第３のデジタルコード値に基づいて、前記第１の時間分解能と前記第２の時間分解能との間の理想的な時間分解能比に対するずれ量に関する非理想因子を算出することと、
    前記算出した非理想因子に基づいて、前記第１のデジタルコード値、前記第２のデジタルコード値、及び第３のデジタルコード値の少なくとも１つに対してキャリブレーションを行うことと、
    を含み、
    生成された前記第１の残差信号ペアは、前記第１のデジタルコードへの変換に伴う時間残差の関係を有し、生成された前記第２の残差信号ペアは、前記時間残差に前記第１の時間分解能に対応する最小単位時間を加えた時間差の関係を有する、
    キャリブレーション方法。