WO2017150241A1 - 位相同期回路及びその制御方法 - Google Patents

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digital converter
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田村　昌久
俊輔 酒詰
岳志 松原
山本　憲
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ソニー株式会社
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    • H03L2207/50—All digital phase-locked loop

Definitions

  • the present technology relates to a phase synchronization circuit and a control method thereof, and more particularly, to a phase synchronization circuit and a control method thereof capable of improving power consumption and phase noise while suppressing an increase in circuit area. .
  • ADPLL All Digital Phase Locked Loop circuits have been widely used for clock generation in various LSIs and local oscillators in RF (Radio Frequency) systems. Many of the components of the ADPLL circuit are composed of digital circuits. Compared to conventional PLLs that use charge pumps and VCOs (Voltage Controlled Oscillators), they can achieve high performance with low area and low power. It is characterized by being easy to apply to fine processes.
  • Patent Document 1 and Patent Document 2 are disclosed as techniques related to the ADPLL circuit.
  • the integer part information (integer part phase) of the feedback phase is obtained by the counter driven by the feedback clock signal, and the time digital conversion configured by the delay line and the flip-flop is performed.
  • TDC Time-to-Digital Converter
  • decimal part information decimal part phase
  • FIG. 1 the feedback clock period
  • JP 2002-76886 A Patent No. 5021871 JP 2012-49660 A
  • the time digital converter (TDC) used in the ADPLL circuit needs to have a detection range that can cover one period of the feedback clock signal. If the detection range of the time digital converter (TDC) is narrower than one cycle of the feedback clock signal, correct phase information cannot be detected, and a large phase error may occur, leading to serious phase noise degradation. .
  • TDC time digital converter
  • TDC quantization noise increases.
  • This TDC quantization noise has a uniform characteristic with respect to frequency, and the transfer function of the phase-locked loop (PLL) has a low-pass characteristic, so that the contribution of TDC quantization noise is reduced. Therefore, it is necessary to design the loop band narrow.
  • the transfer function of the phase locked loop (PLL) with respect to the phase noise (DCO phase noise) of the digitally controlled oscillator (DCO) has a high-pass characteristic. Therefore, if the loop band is designed to be narrow in order to reduce the contribution of the TDC quantization noise, sufficient feedback cannot be applied to the DCO phase noise. Therefore, it is necessary to design the DCO phase noise well. Therefore, there is a problem that it is difficult to reduce the power consumption of the digitally controlled oscillator (DCO).
  • TDC time digital converter
  • the present technology has been made in view of such a situation, and makes it possible to improve phase noise with low power consumption while suppressing an increase in circuit area.
  • a phase synchronization circuit includes a digital control oscillation unit that controls an oscillation frequency by a digital control signal, a multiphase clock generation unit that generates a multiphase clock signal synchronized with the digital control oscillation unit, A time for detecting a time difference between a clock selection unit that selects any one of the multiphase clock signals as a selected clock signal, and a reference clock signal that is a reference clock signal.
  • a digital conversion unit a counter unit driven by any one of the multiphase clock signals, a reference phase generation unit for generating a reference phase, an output value of the counter unit and the time digital conversion
  • the phase comparison unit that compares the feedback phase information obtained from the output value of the unit with the reference phase and the output of the phase comparison unit are smoothed To a phase locked loop circuit and a digital loop filter configured to generate the control signal for the digital controlled oscillator.
  • phase synchronization circuit according to one aspect of the present technology may be an independent device or may be an internal block constituting one device.
  • a control method according to one aspect of the present technology is a control method corresponding to the phase synchronization circuit according to one aspect of the present technology described above.
  • a digitally controlled oscillation unit a multiphase clock generation unit, a clock selection unit, a time digital conversion unit, a counter unit, a reference phase generation unit, A phase comparison unit and a digital loop filter unit are included. Then, the oscillation frequency of the digitally controlled oscillator is controlled by a digital control signal, a multiphase clock signal synchronized with the digitally controlled oscillator is generated, and any one of the multiphase clock signals is generated. A signal is selected as a selected clock signal, a time difference between the selected clock signal and a reference clock signal that is a reference clock signal is detected, and the counter unit selects any one of the multiphase clock signals.
  • phase comparison unit compares the feedback phase information obtained from the output value of the counter unit and the output value of the time digital conversion unit with the reference phase generated by the reference phase generation unit, and The output of the phase comparison unit is smoothed, and the control signal for the digital control oscillation unit is generated.
  • FIG. 21 is a timing chart showing a phase selection operation by the multiplexer of FIG. 20.
  • FIG. It is a figure which shows the state which does not accompany unlocking at the time of the update of an offset value.
  • FIG. 5th Embodiment It is a timing chart which shows the operation
  • FIG. 31 is a timing chart showing operations during phase detection and period measurement of the phase detection / period measurement unit in FIG. 30.
  • First embodiment basic configuration 2.
  • Second embodiment Configuration in which a digitally controlled oscillator also serves to generate a multiphase clock signal
  • Third Embodiment Configuration for Correcting Output of Phase Comparator with Offset Value 4.
  • Fourth embodiment Configuration for correcting a reference phase with an offset value when generating a control signal of a multiplexer 5.
  • Fifth Embodiment Configuration for performing period measurement using the falling edge of the reference clock signal 6.
  • Sixth Embodiment Configuration for performing period measurement using a delay of a reference clock signal 7.
  • Seventh embodiment Configuration for performing period measurement using a dedicated time digital converter 8.
  • Eighth embodiment Configuration for performing period measurement using an enable signal Modified example
  • FIG. 1 is a diagram illustrating a configuration of an embodiment (first embodiment) of a phase synchronization circuit to which the present technology is applied.
  • the phase synchronization circuit 10 is an ADPLL (All Digital Phase Locked Loop) circuit, and is used for applications such as clock generation in various LSIs and local oscillators in RF systems.
  • ADPLL All Digital Phase Locked Loop
  • a phase synchronization circuit 10 includes a digitally controlled oscillator 101, a frequency divider 102, a multiplexer 103, a time digital converter 104, a retiming circuit 105, a counter 106, a reference phase generation unit 107, a phase comparator 108, and a digital signal.
  • the loop filter 109 is used.
  • a digitally controlled oscillator (DCO: Digitally Controlled Oscillator) 101 outputs a clock signal having an oscillation frequency corresponding to a control signal (digital control signal) input from the digital loop filter 109.
  • a clock signal output from the digitally controlled oscillator 101 is input to the frequency divider 102.
  • the frequency divider 102 divides the clock signal output from the digitally controlled oscillator 101 and generates four-phase clock signals (CKV0, CKV90, CKV180, and CKV270) synchronized with the digitally controlled oscillator 101.
  • the four-phase clock signal generated by the frequency divider 102 is input to the multiplexer 103.
  • One of the four-phase clock signals generated by the frequency divider 102 is output to the counter 106.
  • the multiplexer 103 receives any one of the four-phase clock signals (CKV0, CKV90, CKV180, CKV270) input from the frequency divider 102 in accordance with the control signal SEL input from the reference phase generation unit 107. select.
  • the selected clock signal CKV_ROT selected by the multiplexer 103 is output to the time digital converter 104.
  • a time-to-digital converter (TDC) 104 receives a selection clock signal CKV_ROT from the multiplexer 103 and a reference clock signal FREF that is a reference clock signal.
  • the time digital converter 104 detects the time difference between the selected clock signal CKV_ROT and the reference clock signal FREF, and outputs the fractional phase obtained thereby to the phase comparator 108.
  • the selection clock signal CKV_ROT from the multiplexer 103 and the reference clock signal FREF are input to the retiming circuit 105.
  • the retiming circuit 105 synchronizes the reference clock signal FREF with the selected clock signal CKV_ROT, and outputs the synchronous clock signal CKR obtained thereby to the counter 106, the reference phase generation unit 107, and the digital loop filter 109.
  • the counter 106 is driven by any one of the measured clock signals CKV among the four-phase clock signals (CKV0, CKV90, CKV180, CKV270) generated by the frequency divider 102, and is output from the retiming circuit 105.
  • a value is sampled at the period of the synchronous clock signal CKR, and an integer part phase (Integer Phase) obtained thereby is output to the phase comparator 108.
  • the reference phase generation unit 107 generates a reference phase by accumulating the frequency division ratio FCW (Frequency Command Word) input thereto in accordance with the synchronous clock signal CKR output from the retiming circuit 105 and supplies the reference phase to the phase comparator 108. Output. Further, the reference phase generation unit 107 generates a control signal SEL corresponding to the decimal part of the reference phase and outputs the control signal SEL to the multiplexer 103 and the phase comparator 108.
  • FCW Frequency Command Word
  • the phase comparator 108 receives the fractional phase from the time digital converter 104, the integer phase from the counter 106, and the reference phase from the reference phase generator 107.
  • the phase comparator 108 compares the fixed-point feedback phase information composed of the integer part phase and the fractional part phase with the reference phase, and outputs a comparison result (phase error) obtained thereby to the digital loop filter 109.
  • the phase comparator 108 receives the control signal SEL from the reference phase generation unit 107 so that the phase shift due to switching of the selected clock signal CKV_ROT in the multiplexer 103 is compensated.
  • the digital loop filter 109 smoothes the output from the phase comparator 108 in accordance with the synchronous clock signal CKR output from the retiming circuit 105, and supplies the control signal (digital control signal) obtained thereby to the digital control oscillator 101. Output.
  • the oscillation frequency of the digitally controlled oscillator 101 is controlled by this control signal.
  • the phase synchronization circuit 10 is configured as described above.
  • FIG. 2 is a diagram illustrating a configuration example of the time digital converter 104 in FIG.
  • the time digital converter 104 includes a delay line composed of delay elements 121-1 to 121-5, and flip-flops 122-1 to 122-4 that capture the output state of each stage of the delay line. And a decoder 123 for converting the outputs of the flip-flops 122-1 to 122-4.
  • the delay elements 121-1 to 121-5 constituting the delay line are configured by inverters or the like, and gradually delay the selected clock signal CKV_ROT input from the multiplexer 103.
  • the selected clock signal CKV_ROT delayed by the delay elements 121-1 to 121-5 is input to the flip-flops 122-1 to 122-4.
  • the flip-flops 122-1 to 122-4 receive the selection clock signal CKV_ROT gradually delayed by the delay elements 121-1 to 121-5, and the rising edge (or falling edge) of the reference clock signal FREF input thereto. Then, sample all at once.
  • the flip-flops 122-1 to 122-4 output the phase difference (phase difference) between the selected clock signal CKV_ROT and the reference clock signal FREF, which is obtained by simultaneous sampling, to the decoder 123.
  • the decoder 123 converts the output from the flip-flops 122-1 to 122-4 into an expression suitable for subsequent processing such as binary code. Then, the signal (output code) converted by the decoder 123 is output to the phase comparator 108 as a fractional phase.
  • the delay of the delay elements 121-1 to 121-5 constituting the delay line depends on the semiconductor process to be manufactured, but in the current state-of-the-art CMOS (Complementary Metal Oxide Semiconductor) process, Is on the order of tens of ps.
  • the (time) detection range of the time digital converter 104 using the delay line is limited by the length of the delay line, and in the case of the time digital converter 104 shown in FIG. 2, a time difference corresponding to four stages of delay elements. Can be detected. For example, if the delay per delay element is 30 ps, the detection range of the time digital converter 104 shown in FIG. 2 is 120 ps at the maximum.
  • phase-locked loop PLL
  • time digital converter TDC
  • a phase Fractional phase
  • Integer Phase integer phase measured by a counter (Counter)
  • the time digital converter TDC
  • the time digital converter 104 in FIG. 2 is designed to have a length that can measure a quarter of one cycle of the clock signal to be measured CKV.
  • FIG. 3 is a timing chart showing the operation of the time digital converter 104 (FIG. 2) designed to have a length capable of measuring a quarter of one cycle of the clock signal to be measured CKV.
  • the phase difference between the selected clock signal CKV_ROT and the reference clock signal FREF is within the detection range of the time digital converter 104 (FIG. 2), it is out of the detection range. Also shown is the case. However, in FIG. 3, the (time) detection range of the time digital converter 104 (FIG. 2) has a length corresponding to four stages of delay elements, going back from the rising edge of the reference clock signal FREF (dotted line in the figure). "TDC detection range").
  • signals D (0) to D (3) obtained by gradually delaying the selected clock signal CKV_ROT input from the multiplexer 103 by the delay elements 121-1 to 121-5 are flip-flops.
  • sampling is performed simultaneously at the rising edge of the reference clock signal FREF at time t1.
  • the rising edge of the selected clock signal CKV_ROT (signal D (0), signal D (1), signal D (2), signal D (3)) is the rising edge of the reference clock signal FREF. Since the input is delayed from the edge, the outputs of the flip-flops 122-1 to 122-4 are all 0 ("0000"), and the phase difference between the selected clock signal CKV_ROT and the reference clock signal FREF is correctly detected. I can't.
  • the rising edge of the selected clock signal CKV_ROT (signal D (0), signal D (1), signal D (2)) exists within the TDC detection range of the time digital converter 104, and the time A code “1110” is output to the flip-flops 122-1 to 122-4 at the rising edge of the reference clock signal FREF at t1. Therefore, the phase relationship between the selected clock signal CKV_ROT and the reference clock signal FREF can be detected by the change point of the output code from 1 to 0.
  • the rising edge of the selected clock signal CKV_ROT (signal D (0), signal D (1), signal D (2), signal D (3)) is higher than the rising edge of the reference clock signal FREF. Since the signals are input earlier, the outputs of the flip-flops 122-1 to 122-4 are all 1 ("1111"), and the phase difference between the selected clock signal CKV_ROT and the reference clock signal FREF cannot be detected correctly.
  • the time digital converter 104 (FIG. 2) is designed to have a length capable of measuring a quarter of one cycle of the clock signal CKV to be measured, so that its detection range (TDC detection range) is Since it is narrower than the detection range of a general time digital converter (TDC), the selected clock signal is within the detection range (TDC detection range) of the time digital converter 104 (FIG. 2) as shown in FIG. It is necessary to perform control so that the phase relationship between CKV_ROT and the reference clock signal FREF can be detected.
  • the multiplexer 103 is controlled by the control signal SEL output from the reference phase generation unit 107.
  • the reference clock signal FREF is used in the multiplexer 103.
  • a signal that is close and within the detection range (TDC detection range) of the time digital converter 104 is selected as the selected clock signal CKV_ROT.
  • the phase relationship between the selected clock signal CKV_ROT and the reference clock signal FREF can be detected within the detection range (TDC detection range) of the time digital converter 104.
  • the multiplexer 103 selects the selected clock signal CKV_ROT from the four-phase clock signals (CKV0, CKV90, CKV180, CKV270), and the time digital converter 104 selects the selected clock signal CKV_ROT as Control for detecting the phase relationship with the reference clock signal FREF will be described.
  • the control signal SEL from the reference phase generation unit 107 is also input to the phase comparator 108, and is used by the phase comparator 108 to compensate for a phase shift due to switching in the multiplexer 103.
  • FIG. 4 is a timing chart showing the phase selection operation by the multiplexer 103 of FIG.
  • the control signal SEL input from the reference phase generator 107 to the multiplexer 103 is set to zero. Therefore, the multiplexer 103 selects the 0-degree phase output CKV0 from the four-phase clock signals (CKV0, CKV90, CKV180, and CKV270) generated by the frequency divider 102, and outputs the selected clock signal CKV_ROT.
  • the time digital converter 104 detects the phase relationship between the selected clock signal CKV_ROT (0 degree phase output CKV0) and the reference clock signal FREF within the TDC detection range indicated by the dotted line range in the figure. Then, the time digital converter 104 outputs 0.1, which is the detected difference of the fractional part phase, to the phase comparator 108.
  • the multiplexer 103 outputs a 90-degree phase output CKV90 out of the four-phase clock signals (CKV0, CKV90, CKV180, CKV270). Is selected and output as the selected clock signal CKV_ROT.
  • the time-to-digital converter 104 detects the phase relationship between the selected clock signal CKV_ROT (90-degree phase output CKV90) and the reference clock signal FREF within the TDC detection range, thereby obtaining a fractional phase difference.
  • 0.1 is output to the phase comparator 108.
  • the phase comparator 108 obtains 0.35, which is a value obtained by correcting the decimal part phase difference, as the final decimal part phase.
  • the multiplexer 103 since the control signal SEL is set to 2 by the reference phase generation unit 107, the multiplexer 103 outputs a 180-degree phase output CKV180 out of the four-phase clock signals (CKV0, CKV90, CKV180, CKV270). Is selected and output as the selected clock signal CKV_ROT.
  • the time-to-digital converter 104 detects the phase relationship between the selected clock signal CKV_ROT (180-degree phase output CKV180) and the reference clock signal FREF within the TDC detection range, thereby obtaining a difference in the fractional phase. 0.1 is output to the phase comparator 108.
  • the multiplexer 103 outputs a 270-degree phase output CKV270 among the four-phase clock signals (CKV0, CKV90, CKV180, CKV270). Is selected and output as the selected clock signal CKV_ROT.
  • the time-to-digital converter 104 detects the phase relationship between the selected clock signal CKV_ROT (270-degree phase output CKV270) and the reference clock signal FREF within the TDC detection range, thereby obtaining a difference in the fractional phase. 0.1 is output to the phase comparator 108.
  • the range (0 to 1.0) of the fractional part of the reference phase is divided into four (0.25 to 0.25, 0.25 to 0.5, 0.5 to 0.75, 0.75).
  • a different control signal SEL (0, 1, 2, 3) is set, and one of the four-phase clock signals (CKV0, CKV90, CKV180, CKV270) is set according to the control signal SEL.
  • the clock signal (CKV_ROT) is selected, and the range of the decimal part consisting of the four divided ranges is set as one cycle, and thereafter the same phase selection operation is repeated.
  • the reference clock signal FREF among the four-phase clock signals (CKV0, CKV90, CKV180, CKV270) generated by the frequency divider 102 by the multiplexer 103 is used.
  • ADPLL circuit phase locked loop circuit
  • the time digital converter 104 having a narrow detection range can be used by shortening the delay line. And power consumption can be reduced.
  • the detection range of the time digital converter 104 is narrow, the resolution of the time digital converter 104 can be increased while suppressing an increase in circuit area and power consumption.
  • the resolution of the time digital converter 104 shown in FIG. 1 is determined by the delay of the delay element 121 (FIG. 2) used in the delay line, and becomes quantization noise in phase detection.
  • the loop design of the phase locked loop (PLL) in order to reduce the contribution of the quantization noise (TDC quantization noise) of the time digital converter 104, it is necessary to use the time digital converter 104 with higher resolution. preferable.
  • time digital converter 104 capable of realizing higher resolution will be described as the time digital converter 104 used in the phase synchronization circuit 10 (FIG. 1). .
  • the time digital converter 104 in FIG. 5 includes a Coarse TDC 141, a remainder generation unit 142, a Fine TDC 143, and a Coarse-Fine connection processing unit 144.
  • Coarse TDC 141 is a time digital converter (TDC) that roughly detects the phase difference between the selected clock signal CKV_ROT and the reference clock signal FREF with the delay of the delay element as a unit.
  • TDC time digital converter
  • the Coarse TDC 141 outputs the detection result to the remainder generation unit 142 and the Coarse-Fine connection processing unit 144.
  • the remainder generation unit 142 generates a remainder phase difference with respect to the detection result (quantization step) from the Coarse TDC 141 and outputs it to the Fine TDC 143.
  • Fine TDC 143 is a time digital converter (TDC) that can detect a phase difference with higher resolution than Coarse TDC 141. Fine TDC 143 detects the remainder phase difference from remainder generator 142 with high resolution and outputs the detection result to Coarse-Fine connection processor 144.
  • TDC time digital converter
  • Vernier-TDC can be used as the FineVerTDC 143. In Vernier-TDC, each of two input signals is input to a separate delay line, and a phase difference is detected with high resolution by using the difference between the two types of delay obtained thereby.
  • the detection result (output code) is input from the Coarse TDC 141 and the Fine TDC 143 to the Coarse-Fine connection processing unit 144.
  • the Coarse-Fine connection processing unit 144 combines the output code from the Coarse TDC 141 and the output code from the Fine TDC 143 to generate and output a final output code (Fractional Phase).
  • a time amplifier 145 is provided between the remainder generation unit 142 and the Fine TDC 143.
  • the time amplifier 145 amplifies the remainder phase difference from the remainder generation unit 142 and outputs the amplified difference to the Fine TDC 143.
  • Fine TDC 143 detects a surplus phase difference from time amplifier 145 with high resolution. Since this surplus phase difference is amplified by time amplifier 145, the resolution of Fine TDC 143 is assumed to be the resolution of Coarse TDC 141. Can achieve high resolution.
  • phase synchronization circuit 10 As described above, in the phase synchronization circuit 10 (FIG. 1), by using the two-step time digital converter 104 (FIGS. 5 and 6), higher resolution can be realized, and as a result, phase synchronization is achieved. In the loop design of the circuit 10 (FIG. 1), the contribution of quantization noise (TDC quantization noise) of the time digital converter 104 can be reduced.
  • TDC quantization noise quantization noise
  • the two-step time digital converter 104 has been described in order to realize a high resolution with the time digital converter 104, but the time digital converter 104 that realizes a high resolution is limited to this. is not.
  • the resolution of the time digital converter 104 may be increased by another method such as a pipeline method.
  • FIG. 7 is a diagram showing a loop design example in the PLL (ADPLL) of the present technology.
  • the horizontal axis represents frequency (Hz) and the vertical axis represents phase noise (dBc / Hz).
  • FIG. 8 to FIG. 10 show loop design examples in a conventional PLL (ADPLL).
  • FIG. 8 shows a loop design when the loop is set to a narrow band in order to reduce the contribution of the phase noise (TDC phase noise) of the time digital converter (TDC). While the out-of-band specification can be satisfied with the loop design shown in FIG. 8, the narrow-band loop cannot provide sufficient feedback to the contribution of the digitally controlled oscillator (DCO), and the in-band specification can be reduced. I can't be satisfied.
  • DCO digitally controlled oscillator
  • FIG. 9 shows a loop design when the loop is set to a wide band in order to provide sufficient feedback to the digitally controlled oscillator (DCO).
  • DCO digitally controlled oscillator
  • TDC phase noise phase noise of the time digital converter
  • FIG. 10 shows a loop design in which the phase noise (DCO phase noise) of the digitally controlled oscillator (DCO) is improved and the loop is set to a narrow band.
  • the loop design of FIG. 10 can satisfy the specifications both inside and outside the band, but the phase noise (DCO phase noise) of the digitally controlled oscillator (DCO) is the loop of FIGS. 8 and 9 described above. Compared to the case of design, it is necessary to improve by about 10 dB to 20 dB, which causes an increase in power consumption.
  • the phase noise (DCO phase noise) of the digitally controlled oscillator 101 uses the same characteristics as those shown in the loop designs of FIGS. However, since the contribution of the time digital converter 104 is reduced, the loop can be set in a wide band, and the phase noise (DCO phase noise) of the digitally controlled oscillator 101 can be sufficiently suppressed. As a result, it is possible to obtain good characteristics that satisfy the specifications both inside and outside the band.
  • the phase locked loop 10 (FIG. 1) to which the loop design of FIG. 7 is applied, the contribution of the phase noise (TDC phase noise) of the time digital converter 104 is small. It is possible to sufficiently suppress the phase noise (DCO phase noise) of the digitally controlled oscillator 101 by applying sufficient feedback to 101. Therefore, in the phase locked loop 10 (FIG. 1), the digitally controlled oscillator 101 can be designed with low power consumption.
  • the time digital converter 104 having a narrow detection range can be used by shortening the delay line. 104 circuit area and power consumption can be reduced.
  • the resolution of the time digital converter 104 is increased and quantization noise is reduced while suppressing an increase in circuit area and power consumption. It becomes possible to do.
  • the loop band can be designed wide by reducing the quantization noise of the time digital converter 104, the phase noise of the digitally controlled oscillator 101 can be suppressed. Therefore, the demand for phase noise of the digitally controlled oscillator 101 can be relaxed, and low power consumption of the digitally controlled oscillator 101 can be realized.
  • the phase synchronization circuit 10 can reduce the power consumption and improve the phase noise while suppressing an increase in circuit area. Further, the time digital converter 104 of the phase synchronization circuit 10 can shorten the delay line composed of the plurality of delay elements 121, thereby suppressing the deterioration of INL (integral nonlinearity) of the time digital converter 104. can do.
  • the oscillation period of the digitally controlled oscillator 101 in the phase synchronization circuit 10 is equal to the detection range (of time) by the time digital converter 104. It can be made longer than the value obtained by dividing by the division ratio of 102.
  • the time digital converter 104 can have a resolution finer than the propagation delay of the logic gate.
  • FIG. 11 is a diagram illustrating a configuration of an embodiment (second embodiment) of a phase synchronization circuit to which the present technology is applied.
  • the phase synchronization circuit 20 includes a digitally controlled oscillator 201, a multiplexer 103, a time digital converter 104, a retiming circuit 105, a counter 106, a reference phase generation unit 107, a phase comparator 108, and a digital loop filter 109. Is done.
  • the frequency divider 102 is removed and the digital controlled oscillator 201 is provided in place of the digital controlled oscillator 101 as compared with the phase locked loop 10 of FIG. Is different.
  • the digitally controlled oscillator 201 generates a six-phase clock signal (CKV0, CKV60, CKV120, CKV180, CKV240, CKV300) according to a control signal (digital control signal) from the digital loop filter 109 and outputs it to the multiplexer 103.
  • FIG. 12 shows the detailed configuration of the digitally controlled oscillator 201.
  • a three-stage ring oscillator having an oscillation ring 222-1 and an oscillation ring 222-2 is formed by differential amplifiers 221-1 to 221-3 connected in a ring.
  • the ring oscillator shown in FIG. 12 is an example of a configuration for generating a multiphase clock signal, adopting a configuration different from the configuration shown in FIG. 12, and changing the number of stages to a desired phase.
  • a number of clock signals may be generated.
  • the multiplexer 103 receives the six-phase clock signals (CKV0, CKV60, CKV120, CKV180, CKV240, CKV300) input from the digitally controlled oscillator 201 in accordance with the control signal SEL input from the reference phase generation unit 107. ) To select one of the clock signals.
  • the selected clock signal CKV_ROT selected by the multiplexer 103 is output to the time digital converter 104.
  • phase synchronization circuit 20 of FIG. 11 the same reference numerals are given to the same parts as those of the phase synchronization circuit 10 of FIG. 1, and the description thereof is omitted.
  • a six-phase clock signal is generated, and the selected clock signal CKV_ROT is selected from the six-phase clock signal, so that the time digital converter 104 has one cycle of the measured clock signal CKV.
  • the length is designed to be able to measure 1/6.
  • the phase synchronization circuit 20 is configured as described above.
  • a multi-phase clock signal can be generated by the digital control oscillator 201 that controls the oscillation frequency by a digital control signal.
  • CKV0, CKV90, CKV180, and CKV270 are described as clock signals input to the multiplexer 103.
  • CKV60, CKV120, CKV180, CKV240, CKV300 have been described.
  • the 4 and 6 phases are examples of the number of phases of the clock signal. You may make it use.
  • the larger the number of phases of the clock signal the shorter the delay line composed of the plurality of delay elements 121, thereby reducing the circuit area and power consumption.
  • shortening the delay line leads to suppression of deterioration of INL (integral nonlinearity) of the time digital converter 104.
  • the phase synchronization circuit 20 since the phase synchronization circuit 20 has the above-described configuration, in the phase synchronization circuit 20, the oscillation cycle of the digitally controlled oscillator 201 should be longer than the (time) detection range by the time digital converter 104. Can do.
  • the detection range (TDC detection range) of the time digital converter 104 is the length of four delay elements retroactively from the rising edge of the reference clock signal FREF.
  • the measurable length of the time digital converter 104 is shorter than one cycle of the clock signal CKV to be measured, the edge of the selected clock signal CKV_ROT and the reference clock signal FREF is detected by the time digital converter 104. If it is out of the range, the correct phase cannot be detected, and good performance may not be obtained.
  • the two input clock signals of the selection clock signal CKV_ROT and the reference clock signal FREF are transmitted through a number of buffers (various delays). In order to reach the digital converter 104 (its core circuit), the phases of both are offset.
  • FIG. 13 shows the configuration of the time digital converter 104 (core circuit thereof) to which two offset input clock signals are input.
  • the reference clock signal FREF is input as a delayed reference clock signal FREF_D through a number of buffers 124 (various delays). That is, in the time digital converter 104 (core circuit thereof), the phases of the selected clock signal CKV_ROT and the delayed reference clock signal FREF_D are offset.
  • time digital converter 104 it is assumed that not the reference clock signal FREF but the selected clock signal CKV_ROT is delayed, but it can be considered in the same manner as when the reference clock signal FREF is delayed. Only the case where the reference clock signal FREF is delayed will be described.
  • FIG. 14 is a timing chart showing the operation of the time digital converter 104 (FIG. 13) to which two offset input clock signals are input.
  • FIG. 14 also illustrates the case where the phase difference between the selected clock signal CKV_ROT and the reference clock signal FREF falls outside the detection range in addition to being within the detection range of the time digital converter 104 (FIG. 13). ing. However, also in FIG. 14, the detection range of the time digital converter 104 (FIG. 13) is the length of four delay elements retroactively from the rising edge of the reference clock signal FREF (indicated by the dotted line in the figure). “TDC detection range”).
  • phase difference between CKV_ROT and FREF_D falls within the detection range
  • the phase difference between the selected clock signal CKV_ROT and the delayed reference clock signal FREF_D is detected by the time digital converter 104 (FIG. 13). The timing chart when possible is shown.
  • signals D (0) to D (3) obtained by gradually delaying the selected clock signal CKV_ROT input from the multiplexer 103 by the delay elements 121-1 to 121-5 are flip-flops.
  • sampling is performed at the rising edge of the delayed reference clock signal FREF_D at time t1.
  • the rising edge of the selected clock signal CKV_ROT (signal D (0), signal D (1), signal D (2), signal D (3)) is the rising edge of the reference clock signal FREF. Since the input is delayed from the edge, the phase difference between the selected clock signal CKV_ROT and the reference clock signal FREF cannot be detected correctly.
  • the reference clock signal FREF uses the delayed reference clock signal FREF_D delayed by the buffer 124
  • the selected clock signal CKV_ROT (signal D (0), signal D (1 )) Rising edge exists within the TDC detection range of the time digital converter 104 (FIG. 13)
  • the code which is “1100” at the rising edge of the delayed reference clock signal FREF_D at time t1 is flip-flop 122 ⁇ . 1 to 122-4. Therefore, the phase relationship between the selected clock signal CKV_ROT and the delayed reference clock signal FREF_D can be detected based on the change point of the output code from 1 to 0.
  • the phase relationship between the selected clock signal CKV_ROT and the reference clock signal FREF exists within the TDC detection range of the time digital converter 104 (FIG. 13), but the selected clock signal CKV_ROT and the delayed reference clock signal FREF_D Is outside the TDC detection range of the time digital converter 104 (FIG. 13), and thus the phase difference between the selected clock signal CKV_ROT and the delayed reference clock signal FREF_D cannot be detected correctly.
  • the rising edge of the selected clock signal CKV_ROT (signal D (0), signal D (1), signal D (2), signal D (3)) is input earlier than the rising edge of the delayed reference clock signal FREF_D. Therefore, the outputs of the flip-flops 122-1 to 122-4 are all 1 ("1111").
  • the phase relationship between the selected clock signal CKV_ROT and the reference clock signal FREF is such that the edge of the selected clock signal CKV_ROT is input earlier than the rising edge of the reference clock signal FREF. Further, since the phase relationship between the selected clock signal CKV_ROT and the delayed reference clock signal FREF_D is outside the TDC detection range of the time digital converter 104 (FIG. 13), the phase difference between the selected clock signal CKV_ROT and the delayed reference clock signal FREF_D. Cannot be detected correctly.
  • FIG. 15 is a timing chart showing the phase selection operation by the multiplexer 103 when the reference clock signal FREF is delayed by the buffer 124. In FIG. 15, it is assumed that the maximum value that can be detected by the time digital converter 104 (FIG. 13) is 0.3.
  • the control signal SEL input from the reference phase generator 107 to the multiplexer 103 is set to zero. Therefore, the multiplexer 103 selects the 0-degree phase output CKV0 from the four-phase clock signals (CKV0, CKV90, CKV180, and CKV270) generated by the frequency divider 102, and outputs the selected clock signal CKV_ROT.
  • the multiplexer 103 outputs a 90-degree phase output CKV90 among the four-phase clock signals (CKV0, CKV90, CKV180, CKV270). Is selected and output as the selected clock signal CKV_ROT.
  • the phase comparator 108 obtains 0.55, which is a value obtained by correcting the fractional phase difference, as the final fractional phase, which is based on the selection clock signal CKV_ROT and the reference clock signal FREF that are originally to be detected. This is a value different from the phase difference.
  • the multiplexer 103 since the control signal SEL is set to 2 by the reference phase generation unit 107, the multiplexer 103 outputs a 180-degree phase output CKV180 out of the four-phase clock signals (CKV0, CKV90, CKV180, CKV270). Is selected and output as the selected clock signal CKV_ROT.
  • the multiplexer 103 outputs a 270-degree phase output CKV270 among the four-phase clock signals (CKV0, CKV90, CKV180, CKV270). Is selected and output as the selected clock signal CKV_ROT.
  • the multiplexer 103 when the multiplexer 103 is used to select a phase close to the reference clock signal FREF, when the multiplexer 103 is controlled based on the reference phase information of the reference phase generation unit 107, the correct phase is affected by the offset. May not be selectable.
  • the output of the phase comparator converges to a certain DC value.
  • This DC value is amplified by the loop gain, and the oscillator is controlled to a desired frequency. Since the DC value at which the output of the phase comparator converges varies depending on the center frequency of the oscillator, the fixed offset value manages the phase relationship between the clock signal under test CKV and the reference clock signal FREF in the locked state. It is not possible. Therefore, also from such a point, it is necessary to perform adjustment corresponding to PVT.
  • FIG. 16 is a diagram illustrating a configuration of an embodiment (third embodiment) of a phase synchronization circuit to which the present technology is applied.
  • a phase locked loop circuit 30 includes a digitally controlled oscillator 101, a frequency divider 102, a multiplexer 103, a time digital converter 104, a retiming circuit 105, a counter 106, a reference phase generation unit 107, a phase comparator 108, a digital loop.
  • the filter 109, the offset adjustment unit 301, and the adder 302 are configured.
  • phase synchronization circuit 40 in FIG. 16 an offset adjustment unit 301 and an adder 302 are newly provided as compared with the phase synchronization circuit 10 in FIG.
  • the offset adjustment unit 301 monitors the output from the time digital converter 104.
  • the offset adjustment unit 301 determines the offset value (OFST) so that the time difference between the selected clock signal CKV_ROT and the reference clock signal FREF falls within the detection range (TDC detection range) of the time digital converter 104 according to the monitoring result. ).
  • This offset value (OFST) is output to the adder 302.
  • the adder 302 receives the output (comparison result) of the phase comparator 108 and the offset value (OFST) from the offset adjustment unit 301.
  • the adder 302 adds the offset value (OFST) to the output (comparison result) of the phase comparator 108 and outputs the result to the digital loop filter 109.
  • phase synchronization circuit 30 in FIG. 16 the same parts as those in the phase synchronization circuit 10 in FIG. 1 are denoted by the same reference numerals, and the description thereof is omitted.
  • the phase synchronization circuit 30 is configured as described above.
  • Offset adjustment process (Offset adjustment process)
  • the offset adjustment process executed by the offset adjustment unit 301 (FIG. 16) will be described with reference to the flowcharts of FIGS.
  • step S11 the offset adjustment unit 301 determines whether or not the time digital converter 104 has output the maximum value code based on the monitoring result of the output of the time digital converter 104. If it is determined in step S11 that the time digital converter 104 has output the maximum value code, the process proceeds to step S12.
  • step S12 the offset adjustment unit 301 reduces the offset value (OFST) by a predetermined step amount (step) (OFST-step).
  • step S12 the adder 302 adds the offset value (OFST) with the step amount reduced to the output (comparison result) of the phase comparator 108.
  • step S12 When the processing in step S12 is completed, the processing returns to step S11, and the subsequent processing is repeated. On the other hand, if it is determined in step S11 that the time digital converter 104 does not output the maximum value code, the process proceeds to step S13.
  • step S13 the offset adjustment unit 301 determines whether or not the time digital converter 104 has output the minimum value code based on the monitoring result of the output of the time digital converter 104. If it is determined in step S13 that the time digital converter 104 has output the minimum value code, the process proceeds to step S14.
  • step S14 the offset adjustment unit 301 increases the offset value (OFST) by a predetermined step amount (step) (OFST + step).
  • step S14 the adder 302 adds the offset value (OFST) with the increased step amount to the output (comparison result) of the phase comparator 108.
  • step S14 ends or when it is determined that the time digital converter 104 does not output the minimum value code ("NO" in S13), the process returns to step S11 and thereafter The process is repeated.
  • step S21 the offset adjustment unit 301 determines whether the average value of the output code exceeds a predetermined target value based on the monitoring result of the output of the time digital converter 104. If it is determined in step 21 that the average value of the output code exceeds the target value, the process proceeds to step S22.
  • step S22 the offset adjustment unit 301 reduces the offset value (OFST) by a predetermined step amount (step) (OFST-step).
  • step S22 the adder 302 adds the offset value (OFST) with the step amount reduced to the output (comparison result) of the phase comparator 108.
  • step S22 When the process of step S22 is completed, the process returns to step S21, and the subsequent processes are repeated. On the other hand, if it is determined in step S21 that the average value of the output code is equal to or less than the target value, the process proceeds to step S23.
  • step S23 the offset adjustment unit 301 determines whether the average value of the output code is less than a predetermined target value based on the monitoring result of the output of the time digital converter 104. If it is determined in step S23 that the average value of the output code is less than the target value, the process proceeds to step S24.
  • step S24 the offset adjustment unit 301 increases the offset value (OFST) by a predetermined step amount (step) (OFST + step).
  • step S24 the adder 302 adds the offset value (OFST) with the increased step amount to the output (comparison result) of the phase comparator 108.
  • step S24 ends or when it is determined that the average value of the output code is equal to or greater than the target value (“NO” in S23), the process returns to step S21 and the subsequent processes are repeated. .
  • the offset value (OFST) is adjusted so that the average value of the output code of the time digital converter 104 always approaches the target value. For example, if the maximum value of the output code is 0.25 and the minimum value is 0, 0.125 is set as the target value, and the offset value (OFST) is reduced when the average value of the output code exceeds the target value. When the average value of the output code is less than the target value, the offset value (OFST) is increased.
  • the first offset adjustment process and the second offset adjustment process described above are examples of an offset value (OFST) adjustment process.
  • the offset value is determined using a parameter other than the maximum value and the average value. (OFST) may be adjusted.
  • the target values used in the determination processes in step S21 and step S23 may be the same value or different values.
  • the output of the time digital converter 104 is monitored by the offset adjustment unit 301, and the selected clock signal CKV_ROT and the reference clock signal FREF are The offset value (OFST) is adjusted so as to fall within the detection range of the time digital converter 104. Therefore, even when there is a fixed phase difference due to circuit mounting or when there is a PVT fluctuation, the phase difference between the selected clock signal CKV_ROT and the reference clock signal FREF is within the detection range of the time digital converter 104. It becomes possible to put.
  • the offset value (OFST) is added to the output (comparison result) of the phase comparator 108, but the offset value (OFST) is added to the output (comparison result) of the phase comparator 108.
  • FIG. 19 shows an example of a transient unlock operation when the offset value (OFST) is updated in the phase synchronization circuit 30 (FIG. 16) of the third embodiment.
  • the phase error Phase (Error)
  • TDC output the output of the time digital converter 104
  • OFST the update of the offset value
  • TDC overflow the overflow
  • TDC underflow
  • phase synchronization circuit 30 (FIG. 16) overflow or underflow continues in the time digital converter 104 when the offset value (OFST) is updated according to the environmental fluctuation (PVT fluctuation). This occurs in a transient manner (sticking occurs) and is transiently unlocked.
  • OFST offset value
  • PVT fluctuation environmental fluctuation
  • FIG. 20 is a diagram illustrating a configuration of an embodiment (fourth embodiment) of a phase synchronization circuit to which the present technology is applied.
  • a phase synchronization circuit 40 includes a digitally controlled oscillator 101, a frequency divider 102, a multiplexer 103, a time digital converter 104, a retiming circuit 105, a counter 106, a reference phase generation unit 407, a phase comparator 108, a digital loop.
  • the filter 109 and the offset adjustment unit 401 are included.
  • phase synchronization circuit 40 in FIG. 20 compared to the phase synchronization circuit 10 in FIG. 1, a reference phase generation unit 407 is provided instead of the reference phase generation unit 107, and an offset adjustment unit 401 is newly added. Is provided.
  • the offset adjustment unit 401 is configured in the same manner as the offset adjustment unit 301 in FIG. 16, but the output destination of the offset value (OFST) is not the adder 302 (FIG. 16) but the reference phase generation unit 407 (FIG. 20). Is different.
  • the offset adjustment unit 401 monitors the output from the time digital converter 104, and the time difference between the selected clock signal CKV_ROT and the reference clock signal FREF is detected by the time digital converter 104 according to the monitoring result. Adjust the offset value (OFST) so that it falls within the TDC detection range.
  • the offset value (OFST) is output to the reference phase generation unit 407.
  • the reference phase generation unit 407 accumulates the frequency division ratio FCW (Frequency Command Word) input thereto to generate a reference phase, and outputs the reference phase to the phase comparator 108. In addition, the reference phase generation unit 407 corrects the reference phase based on the offset value (OFST) input from the offset adjustment unit 401. Then, the reference phase generation unit 407 generates a control signal SEL corresponding to the decimal part of the corrected reference phase, and outputs it to the multiplexer 103 and the phase comparator 108.
  • FCW Frequency Command Word
  • FIG. 21 shows a detailed configuration of the reference phase generation unit 407.
  • the reference phase generation unit 407 includes an adder 421, a flip-flop 422, an adder 423, and a control signal generation unit 424.
  • the adder 421 and the flip-flop 422 generate and output the reference phase RPH by cumulatively adding the frequency division ratio FCW input thereto.
  • the adder 423 receives the reference phase RPH generated by the adder 421 and the flip-flop 422 and the offset value (OFST) from the offset adjustment unit 401 (FIG. 20). The adder 423 adds the offset value (OFST) to the reference phase RPH for correction.
  • the reference phase RPHOFST obtained by correcting the reference phase RPH with the offset value (OFST) is output to the control signal generation unit 424.
  • the control signal generation unit 424 generates a control signal SEL based on the decimal part of the reference phase RPHOFST input from the adder 423 and outputs the control signal SEL to the multiplexer 103 and the phase comparator 108.
  • phase synchronization circuit 40 of FIG. 20 the same parts as those of the phase synchronization circuit 10 of FIG. 1 are denoted by the same reference numerals, and the description thereof is omitted.
  • the phase synchronization circuit 40 is configured as described above.
  • FIG. 22 is a timing chart showing an operation of phase selection by the multiplexer 103 of FIG.
  • the control signal SEL input from the reference phase generator 407 to the multiplexer 103 is set to 0. Therefore, the multiplexer 103 selects the 0-degree phase output CKV0 from the four-phase clock signals (CKV0, CKV90, CKV180, and CKV270) generated by the frequency divider 102, and outputs the selected clock signal CKV_ROT.
  • the time digital converter 104 detects the phase relationship between the selected clock signal CKV_ROT (0 degree phase output CKV0) and the reference clock signal FREF within the TDC detection range indicated by the dotted line range in the figure. Then, the time digital converter 104 outputs 0.1, which is the detected difference of the fractional part phase, to the phase comparator 108.
  • FIG. 22B shows an example when the fractional part of the reference phase generated by the reference phase generation unit 407 is between 0.25 and 0.5.
  • the timing chart when the decimal part of the reference phase corrected by the offset value (OFST) is 0.35 is shown.
  • the multiplexer 103 selects the 90-degree phase output CKV90 from the four-phase clock signals (CKV0, CKV90, CKV180, CKV270), Output as the selected clock signal CKV_ROT.
  • the time-to-digital converter 104 detects the phase relationship between the clock signal (90-degree phase output CKV90) and the reference clock signal FREF within the TDC detection range, thereby reducing the fractional phase difference of 0.1. And output to the phase comparator 108.
  • the phase comparator 108 obtains 0.35, which is a value obtained by correcting the decimal part phase difference, as the final decimal part phase.
  • the multiplexer 103 selects the 180-degree phase output CKV180 from the four-phase clock signals (CKV0, CKV90, CKV180, CKV270), Output as the selected clock signal CKV_ROT.
  • the time-to-digital converter 104 detects the phase relationship between the clock signal (180-degree phase output CKV180) and the reference clock signal FREF within the TDC detection range, thereby reducing the fractional phase difference of 0.1. And output to the phase comparator 108.
  • the multiplexer 103 selects the 270-degree phase output CKV270 from the four-phase clock signals (CKV0, CKV90, CKV180, CKV270), Output as the selected clock signal CKV_ROT.
  • the time-to-digital converter 104 detects the phase relationship between the clock signal (270-degree phase output CKV270) and the reference clock signal FREF within the TDC detection range, thereby reducing the fractional phase difference of 0.1. And output to the phase comparator 108.
  • the range (0 to 1.0) of the fractional part of the reference phase is divided into four (0.25 to 0.25, 0.25 to 0.5, 0.5 to 0.75, 0.75).
  • a different control signal SEL (0, 1, 2, 3) is set, and one of the four-phase clock signals (CKV0, CKV90, CKV180, CKV270) is set according to the control signal SEL.
  • the clock signal (CKV_ROT) is selected, and the range of the decimal part consisting of the four divided ranges is set as one cycle, and thereafter the same phase selection operation is repeated.
  • the reference phase generation unit 407 adds an appropriate offset value (OFST) adjusted by the offset adjustment unit 401 to the reference phase, and the corrected reference phase
  • OFST offset value
  • FIG. 23 shows an example of the operation in the steady state when the offset value (OFST) is updated in the phase synchronization circuit 40 (FIG. 20) of the fourth embodiment.
  • the phase error Phase ⁇ Error
  • TDC output the output of the time digital converter 104
  • OFST update of the offset value
  • TDC underflow TDC underflow
  • the time digital converter 104 when the offset value (OFST) is updated according to the environmental fluctuation (PVT fluctuation), the time digital converter 104 generates an overflow or underflow ( Almost) does not occur and is in a steady state.
  • phase synchronization circuit 40 the update of the offset value (OFST) generated due to the environmental fluctuation (PVT fluctuation) is immediately reflected in the phase control signal of the feedback clock, and the phase shift in the multiplexer 103 is further reduced. Since this is compensated for in the phase comparator 108, the phase error is not affected at all.
  • OFST offset value generated due to the environmental fluctuation
  • phase synchronization circuit 40 of the fourth embodiment it is possible to appropriately follow the environmental fluctuation after the phase synchronization circuit (PLL) is locked without affecting the performance.
  • the phase can be selected. That is, a feedback clock signal adjustment method that can always follow environmental fluctuations without affecting the loop operation even if the offset value (OFST) is updated is provided.
  • the reference phase is corrected by the reference phase generation unit 407 according to the offset value (OFST) adjusted by the offset adjustment unit 401. Since the control signal SEL is generated using the corrected reference phase, it is possible to suppress a transient unlock state when the offset value (OFST) is updated.
  • the detection range of the time digital converter 104 is the length of four delay elements retroactively from the rising edge of the reference clock signal FREF (indicated by the dotted line in the figure). “TDC detection range”).
  • the length of the time digital converter 104 needs to have a detection range that can cover one period of the feedback clock signal, and the detection range of the time digital converter 104 is narrower than one period of the feedback clock signal. If correct phase information cannot be detected, a large phase error may occur, leading to serious phase noise degradation.
  • phase difference In the timing chart of FIG. 4 described above, the principle of measuring the phase difference between the reference clock signal FREF and the selected clock signal CKV_ROT (feedback clock signal) has been described.
  • a value normalized by one cycle of the reference signal is used as an amount indicating the phase difference. For example, a phase difference equal to one period of the clock signal is described as 1, and a phase difference equal to a half period of the clock signal is described as 0.5.
  • SEL value is the value of the control signal SEL of the multiplexer 103.
  • the control signal SEL is set to 0, and at this time, it is detected by the time digital converter 104. If the difference in the fractional part phase is 0.1, the SEL value is 0, so that 0.1 is obtained as the final fractional part phase.
  • the final fraction phase is obtained by applying Equation (1) with a fixed value of 0.25, but there is an error in the “fixed value” in Equation (1).
  • an offset is generated in the addition amount with respect to the “TDC detection decimal part phase difference”, and it is assumed that accurate feedback phase information cannot be obtained.
  • FIG. 24 is a diagram illustrating a configuration of an embodiment (fifth embodiment) of a phase synchronization circuit to which the present technology is applied.
  • the phase synchronization circuit 50 includes a digitally controlled oscillator 101, a frequency divider 102, a multiplexer 103, a counter 106, a reference phase generation unit 107, a phase comparator 108, a digital loop filter 109, and a phase detection / period measurement unit 501. Consists of
  • phase detection / period measurement unit 501 is provided instead of the time digital converter 104 and the retiming circuit 105 as compared with the phase synchronization circuit 10 in FIG.
  • the phase detection / period measurement unit 501 replaces “phase detection” for obtaining the fractional phase (Fractional phase) and the “fixed value” shown in the equation (1) with a value measured at all times. To operate in one of the modes of “period detection”.
  • the phase detection / period measurement unit 501 has a retiming circuit 521, a multiplexer 522, a decoder 523, a demultiplexer 524, and an average value in addition to the above-described time digital converter 104 in order to combine the functions of phase detection and period measurement.
  • a calculation unit 525 is included.
  • the retiming circuit 521 receives the clock signal CKV_ROT and the clock signal CKV_ROT90 from the multiplexer 103 and the reference clock signal FREF which is a reference clock signal.
  • the clock signal CKV_ROT and the clock signal CKV_ROT90 are two clock signals among the four-phase clock signals (CKV0, CKV90, CKV180, CKV270) selected by the multiplexer 103, and the phases of these clock signals. Have a 90 ° relationship.
  • the retiming circuit 521 outputs the clock signal REF_DLY obtained by delaying the reference clock signal FREF to the multiplexer 522. Further, the retiming circuit 521 synchronizes the clock signal REF_DLY with the clock signal CKV_ROT, and outputs the clock signal VR_SS obtained thereby to the multiplexer 522.
  • the retiming circuit 521 synchronizes the clock signal REF_DLY with the clock signal CKV_ROT, and outputs the clock signal VR_SS_PD obtained thereby to the multiplexer 522. In addition, the retiming circuit 521 synchronizes the clock signal REF_DLY with the clock signal CKV_ROT90 and outputs the clock signal VR90_SS_PD obtained thereby to the multiplexer 522.
  • the retiming circuit 521 generates a control signal PSEL based on the reference clock signal FREF and outputs it to the multiplexer 522 and the demultiplexer 524.
  • the control signal PSEL when phase detection (phase detection) is performed by the phase detection / period measurement unit 501, 0 is set, and period measurement (period detection) by the phase detection / period measurement unit 501. 1 is set when the operation is performed.
  • the multiplexer 522 converts the clock signal REF_DLY and the clock signal VR_SS input from the retiming circuit 521 into a time digital converter. To 104.
  • the time digital converter 104 detects a time difference between the clock signal REF_DLY (START) and the clock signal VR_SS (STOP) from the multiplexer 522 and outputs a detection result (TDC code) obtained thereby to the decoder 523.
  • the clock signal VR_SS from the retiming circuit 521 is output to the counter 106, the reference phase generation unit 107, the digital loop filter 109, and the decoder 523 as the synchronous clock signal CKR. That is, when phase detection is performed in the phase detection / period measurement unit 501, the time digital converter 104 and the retiming circuit 521 are connected to the time digital converter 104 and the retiming in the phase synchronization circuit 10 (FIG. 1) described above. The operation is the same as that of the circuit 105.
  • the decoder 523 receives the TDC code from the time digital converter 104 and the average value calculation result from the average value calculation unit 525.
  • the decoder 523 converts the TDC code and the code obtained from the calculation result of the average value into an expression suitable for subsequent processing, and outputs the data (output code) obtained thereby to the demultiplexer 524.
  • the average value calculation unit 525 performs calculation processing for calculating the average value of the TDC code for each phase when period measurement is performed.
  • the time digital converter 104 measures the time difference between the clock signal VR_SS_PD (START) and the clock signal VR90_SS_PD (STOP) for period measurement from the multiplexer 522, and the measurement result (TDC code) obtained thereby is sent to the decoder 523. Output.
  • the decoder 523 processes the TDC code from the time digital converter 104 and outputs data obtained thereby to the demultiplexer 524.
  • the average value calculation unit 525 Since the average value calculation unit 525 obtains the TDC code for each phase as the output from the demultiplexer 524, the average value calculation unit 525 calculates the average value of the TDC code for each phase and outputs the calculation result of the average value to the decoder 523. Yes (feedback).
  • the TDC code for one period of the feedback clock signal is obtained by adding the average value of the TDC code for each phase obtained as the calculation result of the average value from the average value calculation unit 525.
  • a more accurate fractional phase is obtained by performing a predetermined calculation that applies the calculation result obtained at the period measurement to the detection result obtained at the phase detection. can get. Details of the method for obtaining this accurate fractional phase will be described later.
  • the phase synchronization circuit 50 is configured as described above.
  • FIG. 25 is a timing chart showing an operation during period measurement in the time digital converter 104 of FIG.
  • the phase detection / period measurement unit 501 uses two clock signals CKV_ROT and CKV_ROT90 that are 90 ° out of phase among the four-phase clock signals (CKV0, CKV90, CKV180, and CKV270) selected by the multiplexer 103 during period measurement. Measurement is performed by sequentially selecting the obtained clock time differences QP1 to QP4.
  • clock signals CKV0 and CKV90 from multiplexer 103 are input to retiming circuit 521 as clock signals CKV_ROT and CKV_ROT90.
  • the retiming circuit 521 outputs the clock signal VR_SS_PD (CKV0) for period measurement and the clock signal VR90_SS_PD (CKV90) synchronized with the clock signal CKV_ROT (CKV0) and the clock signal CKV_ROT90 (CKV90) to the multiplexer 522.
  • the multiplexer 522 when period measurement is performed, 1 is set as the control signal PSEL, and the clock signal VR_SS_PD (CKV0) and the clock signal VR90_SS_PD (CKV90) for period measurement from the retiming circuit 521 are set. Is input to the time digital converter 104. That is, as shown in FIG. 25A, the time of the section in which the rising edge of the clock signal VR_SS_PD (CKV0) is the start position (START) and the rising edge of the clock signal VR90_SS_PD (CKV90) is the end position (STOP) The time digital converter 104 measures the clock time difference QP1.
  • clock signals CKV90 and CKV180 from multiplexer 103 are input to retiming circuit 521 as clock signals CKV_ROT and CKV_ROT90.
  • the retiming circuit 521 outputs the clock signal VR_SS_PD (CKV90) and the clock signal VR90_SS_PD (CKV180) for period measurement synchronized with the clock signal CKV_ROT (CKV90) and the clock signal CKV_ROT90 (CKV180) to the multiplexer 522.
  • the clock signal VR_SS_PD (CKV90) and the clock signal VR90_SS_PD (CKV180) for period measurement from the retiming circuit 521 are converted into the time digital converter 104. Is input. That is, as shown in FIG. 25B, the time of the section in which the rising edge of the clock signal VR_SS_PD (CKV90) is the start position (START) and the rising edge of the clock signal VR90_SS_PD (CKV180) is the end position (STOP)
  • the time digital converter 104 measures the clock time difference QP2.
  • clock signals CKV180 and CKV270 from multiplexer 103 are input to retiming circuit 521 as clock signals CKV_ROT and CKV_ROT90.
  • the retiming circuit 521 outputs the clock signal VR_SS_PD (CKV180) and the clock signal VR90_SS_PD (CKV270) for period measurement synchronized with the clock signal CKV_ROT (CKV180) and the clock signal CKV_ROT90 (CKV270) to the multiplexer 522.
  • the clock signal VR_SS_PD (CKV180) and the clock signal VR90_SS_PD (CKV270) for the period measurement from the retiming circuit 521 are converted into the time digital converter 104. Is input. That is, as shown in FIG. 25C, the time of the section in which the rising edge of the clock signal VR_SS_PD (CKV180) is the start position (START) and the rising edge of the clock signal VR90_SS_PD (CKV270) is the end position (STOP)
  • the time digital converter 104 measures the clock time difference QP3.
  • clock signals CKV270 and CKV0 from multiplexer 103 are input to retiming circuit 521 as clock signals CKV_ROT and CKV_ROT90.
  • the retiming circuit 521 outputs the clock signal VR_SS_PD (CKV270) and the clock signal VR90_SS_PD (CKV0) for period measurement synchronized with the clock signal CKV_ROT (CKV270) and the clock signal CKV_ROT90 (CKV0) to the multiplexer 522.
  • the clock signal VR_SS_PD (CKV270) and the clock signal VR90_SS_PD (CKV0) for period measurement from the retiming circuit 521 are converted into the time digital converter 104. Is input. That is, as shown in FIG. 25D, the time of the section in which the rising edge of the clock signal VR_SS_PD (CKV270) is the start position (START) and the rising edge of the clock signal VR90_SS_PD (CKV0) is the end position (STOP) is The time digital converter 104 measures the clock time difference QP4.
  • the time digital converter 104 of the phase detection / period measurement unit 501 has a phase shift of 90 ° among the four-phase clock signals (CKV0, CKV90, CKV180, CKV270) during the period measurement.
  • the clock time differences QP1 to QP4 obtained from the two clock signals CKV_ROT and CKV_ROT90 are measured.
  • the phase detection / period measurement unit 501 is provided with the multiplexer 522 and the demultiplexer 524 in order to share the functions of phase detection (phase detection) and period measurement (period detection).
  • phase detection phase detection
  • period measurement period detection
  • 1 is set as the control signal PSEL for the multiplexer 522 and the demultiplexer 524.
  • the multiplexer 522 shown in FIG. 24 is replaced with the multiplexer 522-1 to which the clock signals VR_SS_PD and REF_DLY are input and the multiplexer 522-2 to which the clock signals VR90_SS_PD and VR_SS are input. They are shown separately.
  • the time digital converter 104 and the decoder 523 shown in FIG. 24 are collectively shown as a TDC + Decoder 531.
  • the clock signal VR_SS_PD for period measurement among the clock signals VR_SS_PD and REF_DLY is input to the TDC + Decoder 531.
  • the clock signal VR90_SS_PD for period measurement among the clock signals VR90_SS_PD and VR_SS is input to the TDC + Decoder 531.
  • the TDC + Decoder 531 calculates the time difference between the clock signal VR_SS_PD (START) for period measurement from the multiplexer 522-1 and the clock signal VR90_SS_PD (STOP) for period measurement from the multiplexer 522-2. taking measurement.
  • the time digital converter 104 as shown in FIG. 25 described above, for each phase, the rising edge of the clock signal VR_SS_PD for period measurement is set as the start position (START), and the rising edge of the clock signal VR90_SS_PD for period measurement is set.
  • the time of the section set as the end position (STOP) is sequentially measured as clock time differences QP1 to QP4.
  • the TDC codes of the clock time differences QP1 to QP4 measured by the TDC + Decoder 531 are input to the demultiplexer 524.
  • 1 is set as the control signal PSEL, and therefore, the data from the TDC + Decoder 531 (for each phase) is output to the average value calculator 525 among the output destinations of the phase comparator 108 and the average value calculator 525.
  • Clock time difference (TDC code of QP1 to QP4) is output.
  • the average value calculation unit 525 calculates an average value (Ave (QP)) of the clock time difference for each phase based on the data from the demultiplexer 524, and calculates the average value calculation result as a TDC + Decoder 531 (decoder 523). Output to (feedback). That is, the average value calculation unit 525 sequentially inputs the clock time differences QP1 to QP4 for each phase. Therefore, by calculating the average value of the clock time differences for each phase, the average value Ave (QP1), Ave (QP2), Ave (QP3), and Ave (QP4) can be obtained.
  • Ave (QP) Average value of the clock time difference for each phase
  • the average value (Ave (QP)) for each phase from the average value calculation unit 525 is added as Ave (QP1) + Ave (QP2) + Ave (QP3) + Ave (QP4).
  • Ave (QP1) + Ave (QP2) + Ave (QP3) + Ave (QP4) a TDC code for one period (P) of the feedback clock signal.
  • 1 / P which is the reciprocal of one period (P) of the feedback clock signal, can be used as the normalization coefficient.
  • the phase detection / period measurement unit 501 obtains an average value (Ave (QP)) of clock time differences for each phase at the time of period measurement, and adds these average values to obtain the feedback clock signal.
  • An average value (Ave (QP)
  • QP average value
  • phase detection / period measurement unit 501 a multiplexer 522 and a demultiplexer 524 are provided in order to combine the functions of phase detection and period measurement.
  • a multiplexer 522 and a demultiplexer 524 are provided in order to combine the functions of phase detection and period measurement.
  • PSEL the signal
  • the multiplexer 522-1 0 is set as the control signal PSEL, and therefore the clock signal REF_DLY for phase detection among the clock signals VR_SS_PD and REF_DLY is input to the TDC + Decoder 531.
  • the phase detection clock signal VR_SS among the clock signals VR90_SS_PD and VR_SS is input to the TDC + Decoder 531.
  • the TDC + Decoder 531 calculates the time difference between the phase detection clock signal REF_DLY (START) from the multiplexer 522-1 and the phase detection clock signal VR_SS (STOP) from the multiplexer 522-2. To detect. Then, the TDC + Decoder 531 (decoder 523) sends the detection result (TDC code) detected by the time digital converter 104 and the data (output code) obtained from the calculation result of the average value during the period measurement to the demultiplexer 524. Output.
  • the demultiplexer 524 0 is set as the control signal PSEL, and therefore the data (the fractional part phase) is output from the TDC + Decoder 531 to the phase comparator 108 among the output destinations of the phase comparator 108 and the average value calculator 525. Data) is output.
  • the phase comparator 108 can obtain the fractional phase by applying the data from the phase detection / period measurement unit 501 to the following equation (2).
  • the fractional part phase is obtained by “SEL value ⁇ fixed value + TDC detection fractional part phase difference”, but is a term that is “SEL value ⁇ fixed value” in equation (1).
  • TDC detection fractional phase difference in Equation (1) is replaced with a term consisting of “Equation obtained by multiplying the TDC code by the normalization coefficient” in Equation (2).
  • the average value calculation unit 525 causes the average value Ave (QP1) to be 13 steps, the average value Ave (QP2) is 16 steps, and the average value Ave (QP3) is When the 15 stages and the average value Ave (QP4) are calculated as 16 stages, the TDC + Decoder 531 (decoder 523) adds the average values Ave (QP) for one cycle of the feedback clock signal ( P) becomes 60 steps. Therefore, 1/60 is obtained as the normalization coefficient (1 / P).
  • the phase detection / period measurement unit 501 performs not only phase detection but also period measurement so that a value (TDC code) obtained from the detection result (TDC code) at the time of phase detection is obtained.
  • ⁇ 1 / P is applied to the value obtained from the measurement result (TDC code) at the time of periodic measurement (sum of average value Ave (QP) ⁇ 1 / P), and more accurate fractional phase (Fractional Phase ) Can be obtained.
  • FIG. 28 is a circuit diagram showing a part of the configuration of the phase detection / period measurement unit 501 in FIG.
  • the phase detection / period measurement unit 501 includes an inverter 541, flip-flops 544 to 547, demultiplexer 548, and flip-flops 549 to 552, in addition to the time digital converter 104 and the multiplexers 522-1 and 522-2. Consists of including.
  • the buffer 542 and the delay element 543 represent a delay.
  • FIG. 28 shows a part of the configuration of the phase detection / period measurement unit 501.
  • the inverter 541, the flip-flops 544 to 547, and the like correspond to the retiming circuit 521 (FIG. 24).
  • the circuit configuration of the average value calculation unit 525 (FIG. 24) and the like is not shown for convenience of explanation.
  • the reference clock signal FREF is input to the inverter 541.
  • the inverter 541 inverts the reference clock signal FREF input thereto and outputs the inverted signal to the multiplexers 522-1 and 522-2 and the demultiplexer 548 as the control signal PSEL. That is, the multiplexers 52-1 and 522-2 and the demultiplexer 548 receive the control signal PSEL that is 0 when phase detection is performed, and the control signal PSEL that is 1 when period measurement is performed. Is done.
  • the flip-flop 544 can obtain the clock signal VR_SS by synchronizing the clock signal REF_DLY with the clock signal CKV_ROT.
  • the time digital converter 104 detects a time difference between the clock signal REF_DLY (START) from the multiplexer 522-1 and the clock signal VR_SS (STOP) from the multiplexer 522-2, and a detection result (TDC) obtained thereby.
  • Code: TDC_Q) is output.
  • the time digital converter 104 outputs the control signal SET which is 1 to the demultiplexer 548 during its operation (during phase detection).
  • the flip-flop 550 synchronizes the control signal SET with the clock signal CKV_ROT, and outputs a signal obtained thereby to the flip-flop 552.
  • the output destination of the detection result (TDC_Q) from the time digital converter 104 at the time of phase detection becomes the flip-flop 552 side.
  • TDC_Q_0 stored therein is replaced with the detection result (TDC_Q) from the time digital converter 104, and the data is updated. That is, the data (TDC_Q_0) updated in this way is output to the subsequent decoder 523 and used for the calculation of the above-described equation (2).
  • the clock signal REF_DLYB obtained by delaying the clock signal REF_DLY by the delay element 543 is synchronized with the clock signal CKV_ROT, whereby the clock signal VR_SS_PD is obtained.
  • the clock signal VR90_SS_PD is obtained by synchronizing the clock signal REF_DLYB with the clock signal CKV_ROT90.
  • the time digital converter 104 measures the time difference between the clock signal VR_SS_PD (START) from the multiplexer 522-1 and the clock signal VR90_SS_PD (STOP) from the multiplexer 522-2, and the measurement result (TDC) obtained thereby.
  • Code: TDC_Q) is output.
  • the flip-flop 549 synchronizes the control signal SET with the clock signal CKV_ROT90 and outputs a signal obtained thereby to the flip-flop 551.
  • the output destination of the measurement result (TDC_Q) from the time digital converter 104 at the time of period measurement is the flip-flop 551 side.
  • TDC_Q_1 stored therein is replaced with the measurement result (TDC_Q) from the time digital converter 104, and the data is updated. That is, the data (TDC_Q_1) updated in this way is output to the decoder 523 at the subsequent stage and used for the calculation of the average value (Ave (QP)) for each phase in the average value calculation unit 525.
  • Phase detection and period measurement operations Next, with reference to the timing chart of FIG. 29, operations at the time of phase detection and period measurement in the phase detection / period measurement unit 501 in FIG. 28 will be described.
  • the time digital converter 104 detects the time difference (t2 ⁇ t1) between the clock signal REF_DLY and the clock signal VR_SS. ("PH1" in the figure).
  • the output destination of the detection result (TDC_Q) from the time digital converter 104 is determined according to the control signal PSEL and the control signal SET (“PH1” in the figure).
  • the data of TDC_Q_0 is updated by the detection result (TDC_Q) from the time digital converter 104 (“U1” in the figure).
  • the output destination of the measurement result (TDC_Q) from the time digital converter 104 is determined according to the control signal PSEL and the control signal SET.
  • the data of TDC_Q_1 is updated based on the measurement result (TDC_Q) from the time digital converter 104 (“U2” in the figure).
  • the data of TDC_Q_0 is updated by the detection result (TDC_Q) from the time digital converter 104 (“U3” in the figure).
  • the data of TDC_Q_0 is updated by the detection result (TDC_Q) obtained from the time difference between the clock signal REF_DLY (START) and the clock signal VR_SS (STOP).
  • the clock signal VR_SS_PD The data of TDC_Q_1 is updated by the measurement result (TDC_Q) obtained from the time difference between (START) and the clock signal VR90_SS_PD (STOP).
  • the period measurement by the phase detection / period measurement unit 501 is performed.
  • the phase detection / period measurement unit 501 of the phase synchronization circuit 50 obtains the fractional part phase by the above-described equation (2) by performing period measurement together with phase detection. Therefore, there is no possibility of including an error like the “fixed value” in the above formula (1), and a more accurate fractional phase can be obtained.
  • phase detection / period measurement unit 501 of the fifth embodiment since the functions of phase detection and period measurement can be combined, the same circuit can be used for phase detection and period measurement. Thus, the circuit area can be reduced and the power consumption can be reduced.
  • phase synchronization circuit 50 (FIG. 24) of the fifth embodiment is time digital in order to perform period measurement together with phase detection, compared to the phase synchronization circuit 10 (FIG. 1) of the first embodiment.
  • a phase detection / period measurement unit 501 is provided instead of the converter 104 and the retiming circuit 105, but basically has the same configuration. That is, also in the phase synchronization circuit 50 of the fifth embodiment, the circuit area and power consumption can be reduced by using the time digital converter 104 with a short detection range and a short detection range. The same effects as those of the phase synchronization circuit 10 of the first embodiment can be obtained.
  • control signal PSEL may be generated by other methods.
  • a method of generating the control signal PSEL by delaying the reference clock signal FREF will be described as a sixth embodiment.
  • FIG. 30 is a diagram illustrating a configuration of an embodiment (sixth embodiment) of a phase detection / period measurement unit in a phase locked loop circuit to which the present technology is applied.
  • the phase detection / period measurement unit 601 is provided with a logic circuit 641 instead of the inverter 541 as compared with the phase detection / period measurement unit 501 in FIG. 28.
  • the buffer 642 represents a delay.
  • the same parts as those in the phase detection / period measurement unit 501 in FIG. 28 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • the reference clock signal FREF and the clock signal VR_SS are input to the logic circuit 641.
  • the logic circuit 641 waits for the operation of the time digital converter 104 at the time of phase detection to end, and outputs the control signal PSEL obtained by delaying the reference clock signal FREF. That is, as the control signal PSEL obtained by delaying the reference clock signal FREF in this way, when phase detection is performed, the control signal PSEL that is 0 is output, and when the period measurement is performed , 1 is output as the control signal PSEL.
  • the clock signal REF_DLY from the multiplexer 522-1 and the clock signal VR_SS from the multiplexer 522-2 are input to the time digital converter 104.
  • the time digital converter 104 detects a time difference between the clock signal REF_DLY (START) and the clock signal VR_SS (STOP), and outputs a detection result (TDC code: TDC_Q) obtained thereby.
  • TDC_Q_0 Since the output destination of the detection result (TDC_Q) from the time digital converter 104 at the time of phase detection is the flip-flop 552 side, TDC_Q_0 stored therein is replaced with TDC_Q, and the data is updated. The That is, the data (TDC_Q_0) updated in this way is output to the subsequent decoder 523 and used for the calculation of the above-described equation (2).
  • the clock signal VR_SS_PD from the multiplexer 522-1 and the clock signal VR90_SS_PD from the multiplexer 522-2 are input to the time digital converter 104.
  • the time digital converter 104 measures a time difference between the clock signal VR_SS_PD (START) and the clock signal VR90_SS_PD (STOP), and outputs a measurement result (TDC code: TDC_Q) obtained thereby.
  • TDC_Q_1 Since the output destination of the measurement result (TDC_Q) from the time digital converter 104 at the time of period measurement is the flip-flop 551 side, TDC_Q_1 stored therein is replaced with TDC_Q, and the data is updated. The That is, the data (TDC_Q_1) updated in this way is output to the decoder 523 at the subsequent stage and used for the calculation of the average value (Ave (QP)) for each phase in the average value calculation unit 525.
  • phase detection and period measurement operations operations during phase detection and period measurement in the phase detection / period measurement unit 601 in FIG. 30 will be described with reference to the timing chart in FIG.
  • the control signal PSEL is a signal obtained by delaying the reference clock signal FREF.
  • the time digital converter 104 causes the time difference (t2-t1) between the clock signal REF_DLY and the clock signal VR_SS. ) Is detected ("PH1" in the figure).
  • the output destination of the detection result (TDC_Q) from the time digital converter 104 is determined according to the control signal PSEL and the control signal SET (“PH1” in the figure).
  • the data of TDC_Q_0 is updated by the detection result (TDC_Q) from the time digital converter 104 (“U1” in the figure).
  • the time difference (t4-t3) is measured ("PE1" in the figure).
  • the output destination of the measurement result (TDC_Q) from the time digital converter 104 is determined according to the control signal PSEL and the control signal SET.
  • the data of TDC_Q_1 is updated based on the measurement result (TDC_Q) from the time digital converter 104 (“U2” in the figure).
  • a time difference (t6-t5) is detected ("PH2" in the figure).
  • the data of TDC_Q_0 is updated based on the detection result (TDC_Q) from the time digital converter 104 (“U3” in the figure).
  • the time difference (t8-t7) is measured ("PE2" in the figure).
  • the data of TDC_Q_1 is updated based on the measurement result (TDC_Q) from the time digital converter 104.
  • the section is repeated alternately.
  • the data of TDC_Q_0 is updated by the detection result (TDC_Q) obtained from the time difference between the clock signal REF_DLY (START) and the clock signal VR_SS (STOP).
  • the clock signal VR_SS_PD The data of TDC_Q_1 is updated by the measurement result (TDC_Q) obtained from the time difference between (START) and the clock signal VR90_SS_PD (STOP).
  • the control signal PSEL obtained by delaying the reference clock signal FREF is generated after the operation of the time digital converter 104 at the time of phase detection is completed.
  • the fractional part phase is obtained by the above equation (2) by performing period measurement together with phase detection. Therefore, there is no possibility of including an error like the “fixed value” in the above formula (1), and a more accurate fractional phase can be obtained.
  • the time digital converter 104 is also used at the time of phase detection and at the time of period measurement, but at the time of phase detection and at the time of period measurement. Different time digital converters 104 may be used. Accordingly, a configuration in which the time digital converter 104 for period measurement in addition to the time digital converter 104 for phase detection will be described as a seventh embodiment.
  • FIG. 32 is a diagram illustrating a configuration of an embodiment (seventh embodiment) of a phase detection / period measurement unit in a phase synchronization circuit to which the present technology is applied.
  • the phase detection / period measurement unit 701 includes a phase detection time digital converter 104-1 and a period measurement time digital converter 104-2. 32, flip-flops 544 to 547 are provided in the same manner as the phase detection / period measurement unit 501 in FIG.
  • the buffer 542 represents a delay.
  • the time digital converter 104-1 is a TDC for phase detection, and receives a clock signal REF_DLY and a clock signal VR_SS.
  • the time digital converter 104-1 detects a time difference between the clock signal REF_DLY (START) and the clock signal VR_SS (STOP), and outputs a detection result (TDC code: TDC_Q_0) obtained thereby. Then, this detection result (TDC_Q_0) is used for the calculation of the above equation (2) in the subsequent stage.
  • the time digital converter 104-2 is a TDC for period measurement, and receives a clock signal VR_SS_PD and a clock signal VR90_SS_PD.
  • the time digital converter 104-2 measures a time difference between the clock signal VR_SS_PD (START) and the clock signal VR90_SS_PD (STOP), and outputs a measurement result (TDC code: TDC_Q_1) obtained as a result. Then, this measurement result (TDC_Q_1) is used for the calculation of the average value (Ave (QP)) at the subsequent stage.
  • the time digital converter 104-1 and the time digital converter 104-2 have the same configuration and are similar to the time digital converter 104 described above, although their uses are different for phase detection and period measurement. Configured.
  • phase detection and period measurement operations operations during phase detection and period measurement in the phase detection / period measurement unit 701 in FIG. 32 will be described with reference to the timing chart in FIG.
  • the seventh embodiment does not use the time digital converter 104 at the time of phase detection and period measurement, and is used for phase detection. And the time digital converter 104 for period measurement are separately provided, it is not necessary to use the control signal PSEL, the control signal SET, and TDC_Q, and their descriptions are omitted.
  • the phase detection time digital converter 104-1 uses the clock signal REF_DLY and the clock signal VR_SS. A time difference (t2-t1) is detected ("PH1" in the figure). Then, the detection result (TDC_Q_0) by the time digital converter 104-1 for phase detection is output to the subsequent stage as it is.
  • the first section is a phase detection section, but is also a period measurement section. Therefore, the time difference between the clock signal VR_SS_PD and the clock signal VR90_SS_PD (t4- t3) is measured ("PE1" in the figure). Then, the measurement result (TDC_Q_1) by the time digital converter 104-2 for period measurement is output to the subsequent stage as it is.
  • the clock signal REF_DLY and the clock signal VR_SS are detected by the phase detection time digital converter 104-1.
  • Time difference (t6-t5) is detected ("PH2" in the figure).
  • the detection result (TDC_Q_0) by the time digital converter 104-1 for phase detection is output to the subsequent stage as it is.
  • the second section is a phase detection section, but is also a period measurement section. Therefore, the time difference between the clock signal VR_SS_PD and the clock signal VR90_SS_PD (t8 ⁇ t7) is measured ("PE2" in the figure). Then, the measurement result (TDC_Q_1) by the time digital converter 104-2 for period measurement is output to the subsequent stage as it is.
  • the detection result (TDC_Q_0) obtained from the time difference between the clock signal REF_DLY (START) and the clock signal VR_SS (STOP), the clock signal VR_SS_PD (START), the clock signal VR90_SS_PD (STOP), Measurement results (TDC_Q_1) obtained from the time differences are obtained.
  • phase detection and period measurement are separately performed in the time digital converter 104, it is not necessary to provide the multiplexers 522-1 and 522-2 (FIG. 28), the demultiplexer 548 (FIG. 28), and the like.
  • the first time digital converter 104-1 performs phase detection and the second time digital converter
  • the fractional phase can be obtained by the above equation (2), so there is no possibility of including an error like the “fixed value” of the above equation (1). A more accurate fractional phase can be obtained.
  • the method of generating the control signal PSEL using the reference clock signal FREF is exemplified.
  • the enable signal (Enable) in the phase synchronization circuit (ADPLL circuit) is exemplified.
  • Signal) may be used to generate the control signal PSEL.
  • such a configuration will be described as an eighth embodiment.
  • FIG. 34 is a diagram illustrating a configuration of an embodiment (eighth embodiment) of a phase detection / period measurement unit in a phase locked loop circuit to which the present technology is applied.
  • the phase detection / period measurement unit 801 is provided with a control processing unit 841 instead of the inverter 541 as compared with the phase detection / period measurement unit 501 of FIG.
  • the same parts as those in the phase detection / period measurement unit 501 in FIG. 28 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • the control processor 841 receives an enable signal for a phase synchronization circuit (ADPLL circuit). Based on the enable signal, the control processing unit 841 outputs the control signal PSEL which is 1 only when the phase synchronization circuit is activated. That is, as the control signal PSEL according to such an enable signal, the control signal PSEL which is 1 for performing the period measurement is output only when the phase synchronization circuit is activated, and the phase detection is performed during the other periods. Therefore, the control signal PSEL that is 0 is output.
  • ADPLL circuit phase synchronization circuit
  • the clock signal REF_DLY from the multiplexer 522-1 and the clock signal VR_SS from the multiplexer 522-2 are input to the time digital converter 104.
  • the time digital converter 104 detects a time difference between the clock signal REF_DLY (START) and the clock signal VR_SS (STOP), and outputs a detection result (TDC code: TDC_Q) obtained thereby.
  • TDC_Q_0 Since the output destination of the detection result (TDC_Q) from the time digital converter 104 at the time of phase detection is the flip-flop 552 side, TDC_Q_0 stored therein is replaced with TDC_Q, and the data is updated. The That is, the data (TDC_Q_0) updated in this way is output to the subsequent decoder 523 and used for the calculation of the above-described equation (2).
  • the clock signal VR_SS_PD from the multiplexer 522-1 and the clock signal VR90_SS_PD from the multiplexer 522-2 are input to the time digital converter 104.
  • the time digital converter 104 measures a time difference between the clock signal VR_SS_PD (START) and the clock signal VR90_SS_PD (STOP), and outputs a measurement result (TDC code: TDC_Q) obtained thereby.
  • TDC_Q_1 Since the output destination of the measurement result (TDC_Q) from the time digital converter 104 at the time of period measurement is the flip-flop 551 side, TDC_Q_1 stored therein is replaced with TDC_Q, and the data is updated. . That is, the data (TDC_Q_1) updated in this way is output to the decoder 523 at the subsequent stage and used for the calculation of the average value (Ave (QP)) for each phase in the average value calculation unit 525.
  • phase detection and period measurement operations operations during phase detection and period measurement in the phase detection / period measurement unit 801 in FIG. 34 will be described with reference to the timing chart in FIG.
  • the output destination of the detection result (TDC_Q) from the time digital converter 104 is determined according to the control signal PSEL and the control signal SET (“PH1” in the figure).
  • the data of TDC_Q_0 is updated by the detection result (TDC_Q) from the time digital converter 104 (“U1” in the figure).
  • the time difference (t4 ⁇ t3) from the clock signal VR90_SS_PD is measured (“PE1” in the figure).
  • the output destination of the measurement result (TDC_Q) from the time digital converter 104 is determined according to the control signal PSEL and the control signal SET.
  • the data of TDC_Q_1 is updated based on the measurement result (TDC_Q) from the time digital converter 104 (“U2” in the figure).
  • the phase detection / period measurement unit 801 in the phase synchronization circuit of the eighth embodiment obtains the fractional part phase by the above-described equation (2) by performing the period measurement together with the phase detection. Therefore, there is no possibility of including an error like the “fixed value” in the above formula (1), and a more accurate fractional phase can be obtained.
  • a normalization coefficient a time digital converter (TDC) is used to measure one period of the feedback clock signal, and the inverse of the average value is used.
  • the period normalization is performed at a time different from that of the phase detection, thereby suppressing the gain error of the time digital converter (TDC) that fluctuates due to the PVT.
  • the frequency divider 102 is divided by the multiplexer 103 as in the phase synchronization circuit 10 (FIG. 1) of the first embodiment.
  • the phase close to the reference clock signal FREF from the four-phase clock signals (CKV0, CKV90, CKV180, CKV270) generated by, the detection range of one quarter of one cycle of the measured clock signal CKV Since the ADPLL circuit can be configured using the time digital converter 104 having a (narrow detection range), the circuit area and power consumption can be reduced.
  • the time digital converter 104 can shorten the delay line composed of the plurality of delay elements 121, so that the time digital conversion is performed.
  • the deterioration of the INL (integral nonlinearity) of the device 104 can be suppressed.
  • the phase measurement is performed together with the phase detection, whereby the fractional part phase is obtained by the above equation (2). Therefore, there is no possibility of including an error like the “fixed value” in the above formula (1), and a more accurate fractional phase can be obtained. That is, the phase synchronization circuits of the fifth to eighth embodiments can solve all the problems in the case of employing the conventional technique (periodic normalization).
  • the four-phase clock signals (CKV0, CKV90, CKV180, and CKV270) and the six-phase clock signals (CKV0, CKV60, CKV120, CKV180, CKV240, and CKV300) are input to the multiplexer 103.
  • four phases and six phases are examples of the number of phases of the clock signal, and if it is multiphase, clock signals of other phases may be used.
  • the larger the number of phases of the clock signal input to the multiplexer 103 the shorter the delay line composed of a plurality of delay elements 121 in the time digital converter 104, thereby reducing the circuit area and power consumption. Can do.
  • the retiming circuit 105 generates another signal synchronized with the selected clock signal CKV_ROT, It may be inputted to the time digital converter 104.
  • the time digital converter 104 can reduce the toggle of the signal passing through the delay line composed of the delay elements 121-1 to 121-5. The power consumption can be further reduced.
  • the present technology can take the following configurations.
  • a digitally controlled oscillator that controls the oscillation frequency with a digital control signal;
  • a multi-phase clock generation unit that generates a multi-phase clock signal synchronized with the digitally controlled oscillation unit;
  • a clock selection unit that selects any one of the multiphase clock signals as a selection clock signal;
  • a time digital converter for detecting a time difference between the selected clock signal and a reference clock signal which is a reference clock signal;
  • a counter unit driven by any one of the multiphase clock signals;
  • a reference phase generator for generating a reference phase;
  • a phase comparison unit that compares feedback phase information obtained from the output value of the counter unit and the output value of the time digital conversion unit with the reference phase;
  • a digital loop filter unit that smoothes an output of the phase comparison unit and generates the control signal for the digital control oscillation unit.
  • phase synchronization circuit (1), wherein the multiphase clock generation unit includes a frequency divider.
  • the oscillation period of the digital control oscillation unit is longer than a value obtained by dividing the time detection range by the time digital conversion unit by the frequency division ratio of the frequency divider. .
  • the phase-locked loop according to (1), wherein the digitally controlled oscillator is capable of generating the multiphase clock signal and also serves as the multiphase clock generator.
  • the time digital conversion unit measures a time difference between any two of the multiphase clock signals, The phase synchronization circuit according to any one of (1) to (9), wherein an output value of the time digital conversion unit is a value obtained according to a measurement result of the measured time difference.
  • the time digital conversion unit or the second time digital conversion unit repeatedly measures a time difference between the two clock signals according to a combination of the multiphase clock signals, The phase synchronization circuit according to (10) or (11), wherein an output value of the time digital conversion unit is a value obtained according to a plurality of time difference measurement results.
  • a time difference longer than the time difference indicated by the time difference measurement result obtained by one time difference measurement is obtained by calculating a plurality of time difference measurement results obtained by the plurality of time difference measurements.
  • Phase synchronization circuit (14) The time digital conversion unit measures a time difference between the two clock signals at a time different from a time when the time difference between the selected clock signal and the reference clock signal is detected. (1) to (13) A phase locked loop circuit according to claim 1.
  • a phase-locked loop having a digitally controlled oscillator, a multiphase clock generator, a clock selector, a time digital converter, a counter, a reference phase generator, a phase comparator, and a digital loop filter
  • the digital control oscillator controls the oscillation frequency by a digital control signal
  • the multi-phase clock generation unit generates a multi-phase clock signal synchronized with the digitally controlled oscillation unit;
  • the clock selector selects one of the multiphase clock signals as a selected clock signal;
  • the time digital conversion unit detects a time difference between the selected clock signal and a reference clock signal that is a reference clock signal;
  • the counter unit is driven by any one of the multi-phase clock signals;
  • the reference phase generation unit generates a reference phase,
  • the phase comparison unit compares feedback phase information obtained from the output value of the counter unit and the output value of the time digital conversion unit with the reference phase,
  • the digital loop filter unit smoothes the output of the phase comparison unit and generates the control signal for the digital control oscil
  • Phase synchronization circuit 101 Digitally controlled oscillator (DCO), 102 Frequency divider, 103 Multiplexer, 104, 104-1, 104-2 Time digital converter (TDC), 105 Retiming circuit , 106 counter, 107 reference phase generator, 108 phase comparator, 109 digital loop filter, 121 delay element, 122 flip-flop, 123 decoder, 141 Coarse TDC, 142 remainder generator, 143 Fine TDC, 144 Coarse-Fine connection processing Unit, 145 time amplifier, 201 digital control oscillator, 221 differential amplifier, 222 oscillation ring, 301 offset adjustment unit, 302 adder, 401 offset adjustment unit, 407 reference phase generation unit , 421 adder, 422 flip-flop, 423 adder, 424 control signal generator, 501, 601, 701, 801 phase detection / period measurement unit, 521 retiming circuit, 522, 522-1, 522-2 multiplexer, 523 Decoder, 524 demultiplexer,
  • DCO Digitally

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本技術は、回路面積の増大を抑えながらも、低消費電力で、かつ位相雑音を良好にすることができるようにする位相同期回路及びその制御方法に関する。 位相同期回路は、デジタルの制御信号によって発振周波数を制御するデジタル制御発振部と、デジタル制御発振部に同期した多相のクロック信号を生成する多相クロック生成部と、多相のクロック信号から選択クロック信号を選択するクロック選択部と、選択クロック信号と基準クロック信号との時間差を検出する時間デジタル変換部と、多相のクロック信号のいずれか１つのクロック信号により駆動されるカウンタ部と、基準位相を生成する基準位相生成部と、カウンタ部の出力値と時間デジタル変換部の出力値とから得られる帰還位相情報を、基準位相と比較する位相比較部と、位相比較部の出力を平滑化して、デジタル制御発振部に対する制御信号を生成するデジタルループフィルタ部とを備える。

Description

位相同期回路及びその制御方法
　本技術は、位相同期回路及びその制御方法に関し、特に、回路面積の増大を抑えながらも、低消費電力で、かつ位相雑音を良好にすることができるようにした位相同期回路及びその制御方法に関する。
　近年、ADPLL(All Digital Phase Locked Loop)回路が各種のLSIにおけるクロック生成やRF(Radio Frequency)システムの局部発振器などの用途に広く用いられるようになっている。ADPLL回路は、その構成要素の多くがデジタル回路で構成されており、従来のチャージポンプやVCO(Voltage Controlled Oscillator)を使用するアナログPLLと比べて、省面積かつ低電力で高性能を実現可能であり、微細プロセスへの適用がしやすいことを特徴としている。
　ADPLL回路に関する技術としては、例えば、特許文献１及び特許文献２が開示されている。これらの特許文献１及び特許文献２のいずれにおいても、帰還クロック信号で駆動されるカウンタにより帰還位相の整数部情報（整数部位相）を得て、ディレイラインとフリップフロップで構成された時間デジタル変換器（TDC：Time-to-Digital Converter）により帰還クロック周期よりも細かい小数部情報（小数部位相）を得る、という構成が用いられている（特許文献１の図１及び図５、並びに特許文献２の図１参照）。
特開２００２－７６８８６号公報（特許第５０２１８７１号） 特開２０１２－４９６６０号公報
　ところで、ADPLL回路で用いられる時間デジタル変換器（TDC）は、帰還クロック信号の１周期をカバーできるだけの検出範囲を備えている必要がある。仮に、時間デジタル変換器（TDC）の検出範囲が帰還クロック信号の１周期よりも狭いと、正しい位相情報を検出できずに、大きな位相誤差が発生し、深刻な位相雑音劣化につながる恐れがある。
　しかしながら、帰還クロック信号の１周期をカバーするためには、多数の遅延素子で構成されたディレイラインと、これに対応する多数のフリップフロップを備える必要があり、時間デジタル変換器（TDC）の回路面積と消費電力の削減が困難となる。また、多段の遅延素子が接続された回路構成は、時間デジタル変換器（TDC）の非線形性、特に、積分される性質のINL(Integral Non Linearity：積分非直線性)の悪化に繋がってしまう。時間デジタル変換器（TDC）のINLの悪化は、時間デジタル変換器（TDC）の出力周波数の近傍に発生するフラクショナルスプリアス（Fractional-Spur）の原因となる。
　また、上述した特許文献１及び特許文献２の時間デジタル変換器（TDC）の分解能は、遅延素子の伝搬遅延で決定されるため、量子化雑音（TDC量子化雑音）が大きくなってしまう。このTDC量子化雑音は、周波数に対して一様な特性を持ち、これに対する位相同期回路（PLL）の伝達関数は、低域通過型の特性を有するため、TDC量子化雑音の寄与を減らすためには、ループ帯域を狭く設計する必要がある。
　一方で、デジタル制御発振器（DCO：Digitally Controlled Oscillator）の位相雑音（DCO位相雑音）に対する位相同期回路（PLL）の伝達関数は、高域通過型の特性を有している。したがって、TDC量子化雑音の寄与低減のためにループ帯域を狭く設計すると、DCO位相雑音に対して十分なフィードバックをかけることができないため、DCO位相雑音を良好に設計する必要がある。そのため、デジタル制御発振器（DCO）の消費電力の削減が困難であるという問題もある。
　また、TDC量子化雑音を低減するためには、時間デジタル変換器（TDC）の分解能を向上させる必要があるが、そのためには回路面積と消費電力の増加という新たな問題が伴ってしまう。
　本技術はこのような状況に鑑みてなされたものであり、回路面積の増大を抑えながらも、低消費電力で、かつ位相雑音を良好にすることができるようにするものである。
　本技術の一側面の位相同期回路は、デジタルの制御信号によって発振周波数を制御するデジタル制御発振部と、前記デジタル制御発振部に同期した多相のクロック信号を生成する多相クロック生成部と、前記多相のクロック信号のうち、いずれか１つのクロック信号を、選択クロック信号として選択するクロック選択部と、前記選択クロック信号と、基準のクロック信号である基準クロック信号との時間差を検出する時間デジタル変換部と、前記多相のクロック信号のうち、いずれか１つのクロック信号により駆動されるカウンタ部と、基準位相を生成する基準位相生成部と、前記カウンタ部の出力値と前記時間デジタル変換部の出力値とから得られる帰還位相情報を、前記基準位相と比較する位相比較部と、前記位相比較部の出力を平滑化して、前記デジタル制御発振部に対する前記制御信号を生成するデジタルループフィルタ部とを備える位相同期回路である。
　なお、本技術の一側面の位相同期回路は、独立した装置であってもよいし、１つの装置を構成している内部ブロックであってもよい。また、本技術の一側面の制御方法は、上述した本技術の一側面の位相同期回路に対応する制御方法である。
　本技術の一側面の位相同期回路及びその制御方法においては、デジタル制御発振部と、多相クロック生成部と、クロック選択部と、時間デジタル変換部と、カウンタ部と、基準位相生成部と、位相比較部と、デジタルループフィルタ部とを有している。そして、デジタルの制御信号によって前記デジタル制御発振部の発振周波数が制御され、前記デジタル制御発振部に同期した多相のクロック信号が生成され、前記多相のクロック信号のうち、いずれか１つのクロック信号が、選択クロック信号として選択され、前記選択クロック信号と、基準のクロック信号である基準クロック信号との時間差が検出され、前記カウンタ部が、前記多相のクロック信号のうち、いずれか１つのクロック信号により駆動される。また、前記位相比較部によって、前記カウンタ部の出力値と前記時間デジタル変換部の出力値とから得られる帰還位相情報が、前記基準位相生成部により生成される基準位相と比較され、さらに、前記位相比較部の出力が平滑化されて、前記デジタル制御発振部に対する前記制御信号が生成される。
　本技術の一側面によれば、回路面積の増大を抑えながらも、低消費電力で、かつ位相雑音を良好にすることができる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
第１の実施の形態の位相同期回路の構成を示す図である。 図１の時間デジタル変換器の構成例を示す図である。 図１の時間デジタル変換器の動作を示すタイミングチャートである。 図１のマルチプレクサによる位相選択の動作を示すタイミングチャートである。 ２ステップの時間デジタル変換器の構成例を示す図である。 ２ステップの時間デジタル変換器の構成例を示す図である。 本技術のPLLにおけるループ設計例を示す図である。 従来のPLLにおけるループ設計例（狭帯域設定時）を示す図である。 従来のPLLにおけるループ設計例（広帯域設定時）を示す図である。 従来のPLLにおけるループ設計例（DCO改善時）を示す図である。 第２の実施の形態の位相同期回路の構成例を示す図である。 図１１のデジタル制御発振器の構成例を示す図である。 時間デジタル変換器の構成例を示す図である。 図１３の時間デジタル変換器の動作を示すタイミングチャートである。 マルチプレクサによる位相選択の動作を示すタイミングチャートである。 第３の実施の形態の位相同期回路の構成例を示す図である。 第１のオフセット調整処理を説明するフローチャートである。 第２のオフセット調整処理を説明するフローチャートである。 オフセット値の更新時の過渡的なロック外れの状態を示す図である。 第４の実施の形態の位相同期回路の構成例を示す図である。 図２０の基準位相生成部の構成例を示す図である。 図２０のマルチプレクサによる位相選択の動作を示すタイミングチャートである。 オフセット値の更新時にロック外れを伴わない状態を示す図である。 第５の実施の形態の位相同期回路の構成例を示す図である。 位相検出・周期測定部における周期測定時の動作を示すタイミングチャートである。 位相検出・周期測定部における周期測定時の動作を説明する図である。 位相検出・周期測定部における位相検出時の動作を説明する図である。 第５の実施の形態の位相検出・周期測定部の回路構成例を示す図である。 図２８の位相検出・周期測定部の位相検出時と周期測定時の動作を示すタイミングチャートである。 第６の実施の形態の位相検出・周期測定部の回路構成例を示す図である。 図３０の位相検出・周期測定部の位相検出時と周期測定時の動作を示すタイミングチャートである。 第７の実施の形態の位相検出・周期測定部の回路構成例を示す図である。 図３２の位相検出・周期測定部の位相検出時と周期測定時の動作を示すタイミングチャートである。 第８の実施の形態の位相検出・周期測定部の回路構成例を示す図である。 図３４の位相検出・周期測定部の位相検出時と周期測定時の動作を示すタイミングチャートである。
　以下、図面を参照しながら本技術の実施の形態について説明する。なお、説明は以下の順序で行うものとする。
１．第１の実施の形態：基本構成
２．第２の実施の形態：デジタル制御発振器が多相クロック信号の生成を兼ねる場合の構成
３．第３の実施の形態：位相比較器の出力をオフセット値で補正する場合の構成
４．第４の実施の形態：マルチプレクサの制御信号の生成時に基準位相をオフセット値で補正する場合の構成
５．第５の実施の形態：基準クロック信号の下げエッジを使用した周期測定を行う構成
６．第６の実施の形態：基準クロック信号の遅延を利用した周期測定を行う構成
７．第７の実施の形態：専用の時間デジタル変換器を使用した周期測定を行う構成
８．第８の実施の形態：イネーブル信号を利用した周期測定を行う構成
９．変形例
＜１．第１の実施の形態＞
（位相同期回路の構成）
　図１は、本技術を適用した位相同期回路の一実施の形態（第１の実施の形態）の構成を示す図である。
　位相同期回路１０は、ADPLL(All Digital Phase Locked Loop)回路であって、例えば、各種のLSIにおけるクロック生成やRFシステムの局部発振器などの用途に用いられる。
　図１において、位相同期回路１０は、デジタル制御発振器１０１、分周器１０２、マルチプレクサ１０３、時間デジタル変換器１０４、リタイミング回路１０５、カウンタ１０６、基準位相生成部１０７、位相比較器１０８、及びデジタルループフィルタ１０９から構成される。
　デジタル制御発振器（DCO：Digitally Controlled Oscillator）１０１は、デジタルループフィルタ１０９から入力される制御信号（デジタルの制御信号）に応じた発振周波数のクロック信号を出力する。デジタル制御発振器１０１から出力されるクロック信号は、分周器１０２に入力される。
　分周器１０２は、デジタル制御発振器１０１から出力されるクロック信号を分周し、デジタル制御発振器１０１に同期した４相のクロック信号（CKV0，CKV90，CKV180，CKV270）を生成する。分周器１０２により生成された４相のクロック信号は、マルチプレクサ１０３に入力される。また、分周器１０２により生成された４相のクロック信号のうち、いずれか１つのクロック信号が、カウンタ１０６に出力される。
　マルチプレクサ１０３は、基準位相生成部１０７から入力される制御信号SELに従い、分周器１０２から入力される４相のクロック信号（CKV0，CKV90，CKV180，CKV270）のうち、いずれか１つのクロック信号を選択する。マルチプレクサ１０３により選択された選択クロック信号CKV_ROTは、時間デジタル変換器１０４に出力される。
　時間デジタル変換器（TDC：Time-to-Digital Converter）１０４には、マルチプレクサ１０３からの選択クロック信号CKV_ROTと、基準のクロック信号である基準クロック信号FREFが入力される。時間デジタル変換器１０４は、選択クロック信号CKV_ROTと基準クロック信号FREFとの時間差を検出し、それにより得られる小数部位相（Fractional Phase）を、位相比較器１０８に出力する。
　リタイミング回路１０５には、マルチプレクサ１０３からの選択クロック信号CKV_ROTと、基準クロック信号FREFが入力される。リタイミング回路１０５は、基準クロック信号FREFを、選択クロック信号CKV_ROTにより同期化し、それにより得られる同期クロック信号CKRを、カウンタ１０６、基準位相生成部１０７、及びデジタルループフィルタ１０９に出力する。
　カウンタ１０６は、分周器１０２により生成された４相のクロック信号（CKV0，CKV90，CKV180，CKV270）のうち、いずれか１つの被測定クロック信号CKVにより駆動され、リタイミング回路１０５から出力される同期クロック信号CKRの周期で値をサンプリングし、それにより得られる整数部位相（Integer Phase）を、位相比較器１０８に出力する。
　基準位相生成部１０７は、リタイミング回路１０５から出力される同期クロック信号CKRに従い、そこに入力される分周比FCW(Frequency Command Word)を累積して基準位相を生成し、位相比較器１０８に出力する。また、基準位相生成部１０７は、基準位相の小数部に応じた制御信号SELを生成し、マルチプレクサ１０３及び位相比較器１０８に出力する。
　位相比較器１０８には、時間デジタル変換器１０４からの小数部位相（Fractional Phase）と、カウンタ１０６からの整数部位相（Integer Phase）と、基準位相生成部１０７からの基準位相が入力される。位相比較器１０８は、整数部位相と小数部位相とからなる固定小数点の帰還位相情報を、基準位相と比較し、それにより得られる比較結果（位相誤差）を、デジタルループフィルタ１０９に出力する。また、位相比較器１０８には、基準位相生成部１０７からの制御信号SELが入力され、マルチプレクサ１０３での選択クロック信号CKV_ROTの切り替えによる位相シフトが補償されるようにしている。
　デジタルループフィルタ１０９は、リタイミング回路１０５から出力される同期クロック信号CKRに従い、位相比較器１０８からの出力を平滑化し、それにより得られる制御信号（デジタルの制御信号）を、デジタル制御発振器１０１に出力する。この制御信号によって、デジタル制御発振器１０１の発振周波数が制御される。
　位相同期回路１０は、以上のように構成される。
（時間デジタル変換器（TDC）の構成）
　図２は、図１の時間デジタル変換器１０４の構成例を示す図である。
　図２において、時間デジタル変換器１０４は、遅延素子１２１－１乃至１２１－５から構成されるディレイラインと、当該ディレイラインの各段の出力の状態を取り込むフリップフロップ１２２－１乃至１２２－４と、フリップフロップ１２２－１乃至１２２－４の出力を変換するデコーダ１２３とから構成される。
　具体的には、ディレイラインを構成する遅延素子１２１－１乃至１２１－５は、インバータ等から構成され、マルチプレクサ１０３から入力される選択クロック信号CKV_ROTを徐々に遅延させる。遅延素子１２１－１乃至１２１－５により遅延された選択クロック信号CKV_ROTは、フリップフロップ１２２－１乃至１２２－４に入力される。
　フリップフロップ１２２－１乃至１２２－４は、遅延素子１２１－１乃至１２１－５により徐々に遅延された選択クロック信号CKV_ROTを、そこに入力される基準クロック信号FREFの立ち上がりエッジ（又は立ち下がりエッジ）で、一斉にサンプリングする。フリップフロップ１２２－１乃至１２２－４は、一斉サンプリングで得られる、選択クロック信号CKV_ROTと基準クロック信号FREFとの位相差（位相の差分）を、デコーダ１２３に出力する。
　デコーダ１２３は、フリップフロップ１２２－１乃至１２２－４からの出力を、バイナリコード等の後段の処理に適した表現に変換する。そして、デコーダ１２３により変換された信号（出力コード）が、小数部位相（Fractional Phase）として、位相比較器１０８に出力される。
　ここで、図２において、ディレイラインを構成する遅延素子１２１－１乃至１２１－５の遅延は、製造する半導体プロセスに依存するが、現状の最先端CMOS(Complementary Metal Oxide Semiconductor)プロセスの場合、通常は、数十psオーダーである。ディレイラインを使用する時間デジタル変換器１０４の（時間の）検出範囲は、ディレイラインの長さで制限され、図２に示した時間デジタル変換器１０４の場合、遅延素子４段分に相当する時間差までを検出可能である。例えば、遅延素子１段あたりの遅延が、30psであるとすると、図２に示した時間デジタル変換器１０４の検出範囲は、最大で120psとなる。
　一般に、時間デジタル変換器（TDC）を用いた位相同期回路（PLL）においては、カウンタ（Counter）で測定される整数部位相（Integer Phase）よりも細かい位相（小数部位相（Fractional Phase））を、時間デジタル変換器（TDC）で測定するため、時間デジタル変換器（TDC）には、被測定クロック信号CKVの１周期を測定できるだけの長さを持たせる必要がある。そのため、時間デジタル変換器（TDC）における低消費電力化や省面積化が難しかった。一方で、図２の時間デジタル変換器１０４では、被測定クロック信号CKVの１周期の４分の１を測定できる長さに設計している。
（時間デジタル変換器の動作）
　図３は、被測定クロック信号CKVの１周期の４分の１を測定できる長さに設計された時間デジタル変換器１０４（図２）の動作を示すタイミングチャートである。
　図３においては、説明を分かりやすくするため、選択クロック信号CKV_ROTと基準クロック信号FREFとの位相差が、時間デジタル変換器１０４（図２）の検出範囲内になる場合のほかに、検出範囲外になる場合についても図示している。ただし、図３において、時間デジタル変換器１０４（図２）の（時間の）検出範囲は、基準クロック信号FREFの立ち上がりエッジから遡って、遅延素子４段分の長さとされる（図中の点線で示した「TDC検出範囲」）。
（Ａ）CKV_ROTとFREFとの位相差が検出範囲外となる場合
　図３のＡは、時間デジタル変換器１０４の検出範囲外となって、選択クロック信号CKV_ROTと基準クロック信号FREFとの位相差を検出できない場合のタイミングチャートを示している。
　時間デジタル変換器１０４においては、マルチプレクサ１０３から入力される選択クロック信号CKV_ROTを、遅延素子１２１－１乃至１２１－５で徐々に遅延させた信号D(0)乃至信号D(3)が、フリップフロップ１２２－１乃至１２２－４によって、時刻t1の基準クロック信号FREFの立ち上がりエッジで同時にサンプリングされる。
　このとき、図３のＡにおいては、選択クロック信号CKV_ROT（信号D(0)，信号D(1)，信号D(2)，信号D(3)）の立ち上がりエッジが、基準クロック信号FREFの立ち上がりエッジよりも遅れて入力されているため、フリップフロップ１２２－１乃至１２２－４の出力は、すべて0（"0000"）となり、選択クロック信号CKV_ROTと基準クロック信号FREFとの位相差を正しく検出することができない。
（Ｂ）CKV_ROTとFREFとの位相差が検出範囲内となる場合
　図３のＢは、時間デジタル変換器１０４の検出範囲内となって、選択クロック信号CKV_ROTと基準クロック信号FREFとの位相差を検出できる場合のタイミングチャートを示している。
　図３のＢにおいては、選択クロック信号CKV_ROT（信号D(0)，信号D(1)，信号D(2)）の立ち上がりエッジが、時間デジタル変換器１０４のTDC検出範囲内に存在し、時刻t1の基準クロック信号FREFの立ち上がりエッジで、"1110"であるコードが、フリップフロップ１２２－１乃至１２２－４に出力される。そのため、出力コードの1から0への変化点によって、選択クロック信号CKV_ROTと基準クロック信号FREFとの位相関係を検出することができる。
（Ｃ）CKV_ROTとFREFとの位相差が検出範囲外となる場合
　図３のＣは、時間デジタル変換器１０４の検出範囲外となって、選択クロック信号CKV_ROTと基準クロック信号FREFとの位相差を検出できない場合のタイミングチャートを示している。
　図３のＣにおいては、選択クロック信号CKV_ROT（信号D(0)，信号D(1)，信号D(2)，信号D(3)）の立ち上がりエッジが、基準クロック信号FREFの立ち上がりエッジよりも早く入力されているため、フリップフロップ１２２－１乃至１２２－４の出力は、すべて1（"1111"）となり、選択クロック信号CKV_ROTと基準クロック信号FREFとの位相差を正しく検出することができない。
　以上のように、時間デジタル変換器１０４（図２）は、被測定クロック信号CKVの１周期の４分の１を測定できる長さに設計されているため、その検出範囲（TDC検出範囲）が、一般の時間デジタル変換器（TDC）の検出範囲よりも狭いので、図３のＢに示すような、時間デジタル変換器１０４（図２）の検出範囲（TDC検出範囲）内で、選択クロック信号CKV_ROTと基準クロック信号FREFとの位相関係を検出できるように制御する必要がある。
　ここで、図１に示した位相同期回路１０において、マルチプレクサ１０３は、基準位相生成部１０７から出力される制御信号SELによって制御される。本技術では、マルチプレクサ１０３において、基準位相生成部１０７からの制御信号SELによって、分周器１０２により生成された４相のクロック信号（CKV0，CKV90，CKV180，CKV270）のうち、基準クロック信号FREFに近く、かつ、時間デジタル変換器１０４の検出範囲（TDC検出範囲）内にあるものが、選択クロック信号CKV_ROTとして選択されるようにする。
　このような制御を行うことで、時間デジタル変換器１０４の検出範囲（TDC検出範囲）内で、選択クロック信号CKV_ROTと基準クロック信号FREFとの位相関係が検出できるようになる。
　以下、図４を参照して、マルチプレクサ１０３が、４相のクロック信号（CKV0，CKV90，CKV180，CKV270）から、選択クロック信号CKV_ROTを選択して、時間デジタル変換器１０４が、選択クロック信号CKV_ROTと基準クロック信号FREFとの位相関係を検出するための制御について説明する。なお、基準位相生成部１０７からの制御信号SELは、位相比較器１０８にも入力され、位相比較器１０８では、マルチプレクサ１０３での切り替えによる位相シフトを補償するために用いられる。
（マルチプレクサの位相選択）
　図４は、図１のマルチプレクサ１０３による位相選択の動作を示すタイミングチャートである。
（Ａ）基準位相の小数部が0から0.25の間の場合
　図４のＡには、基準位相生成部１０７により生成される基準位相の小数部が0から0.25の間の場合の一例として、基準位相の小数部が0.1となるときのタイミングチャートを示している。
　図４のＡにおいて、基準位相生成部１０７からマルチプレクサ１０３に入力される制御信号SELは、0に設定される。そのため、マルチプレクサ１０３では、分周器１０２により生成された４相のクロック信号（CKV0，CKV90，CKV180，CKV270）のうち、0度位相出力CKV0が選択され、選択クロック信号CKV_ROTとして出力される。
　このとき、時間デジタル変換器１０４は、図中の点線の範囲で示したTDC検出範囲内で、選択クロック信号CKV_ROT（0度位相出力CKV0）と、基準クロック信号FREFとの位相関係を検出する。そして、時間デジタル変換器１０４は、検出された小数部位相の差である0.1を、位相比較器１０８に出力する。
（Ｂ）基準位相の小数部が0.25から0.5の間の場合
　図４のＢには、基準位相生成部１０７により生成される基準位相の小数部が0.25から0.5の間の場合の一例として、基準位相の小数部が0.35となるときのタイミングチャートを示している。
　図４のＢにおいては、基準位相生成部１０７により制御信号SELは1に設定されるため、マルチプレクサ１０３では、４相のクロック信号（CKV0，CKV90，CKV180，CKV270）のうち、90度位相出力CKV90が選択され、選択クロック信号CKV_ROTとして出力される。
　このとき、時間デジタル変換器１０４は、TDC検出範囲内で、選択クロック信号CKV_ROT（90度位相出力CKV90）と、基準クロック信号FREFとの位相関係を検出することで、小数部位相の差である0.1を、位相比較器１０８に出力する。
　一方で、基準位相生成部１０７により設定された制御信号SEL（= 1）は、位相比較器１０８にも入力され、位相比較器１０８では、1である制御信号SELに、0.25を乗じて得られる補正量を、時間デジタル変換器１０４からの小数部位相差（= 0.1）に加算する。そして、位相比較器１０８は、小数部位相差を補正して得られる値である0.35を、最終的な小数部位相として求める。
（Ｃ）基準位相の小数部が0.5から0.75の間の場合
　図４のＣには、基準位相生成部１０７により生成される基準位相の小数部が0.5から0.75の間の場合の一例として、基準位相の小数部が0.6となるときのタイミングチャートを示している。
　図４のＣにおいては、基準位相生成部１０７により制御信号SELは2に設定されるため、マルチプレクサ１０３では、４相のクロック信号（CKV0，CKV90，CKV180，CKV270）のうち、180度位相出力CKV180が選択され、選択クロック信号CKV_ROTとして出力される。
　このとき、時間デジタル変換器１０４は、TDC検出範囲内で、選択クロック信号CKV_ROT（180度位相出力CKV180）と、基準クロック信号FREFとの位相関係を検出することで、小数部位相の差である0.1を、位相比較器１０８に出力する。
　一方で、位相比較器１０８では、基準位相生成部１０７により設定された制御信号SEL（= 2）に、0.25を乗じて得られる補正量（= 0.5）を、時間デジタル変換器１０４からの小数部位相差（= 0.1）に加算する。そして、位相比較器１０８は、小数部位相差を補正して得られる値である0.6を、最終的な小数部位相として求める。
（Ｄ）基準位相の小数部が0.75から1.0の間の場合
　図４のＤには、基準位相生成部１０７により生成される基準位相の小数部が0.75から1.0の間の場合の一例として、基準位相の小数部が0.85となるときのタイミングチャートを示している。
　図４のＤにおいては、基準位相生成部１０７により制御信号SELは3に設定されるため、マルチプレクサ１０３では、４相のクロック信号（CKV0，CKV90，CKV180，CKV270）のうち、270度位相出力CKV270が選択され、選択クロック信号CKV_ROTとして出力される。
　このとき、時間デジタル変換器１０４は、TDC検出範囲内で、選択クロック信号CKV_ROT（270度位相出力CKV270）と、基準クロック信号FREFとの位相関係を検出することで、小数部位相の差である0.1を、位相比較器１０８に出力する。
　一方で、位相比較器１０８では、基準位相生成部１０７により設定された制御信号SEL（= 3）に、0.25を乗じて得られる補正量（= 0.75）を、時間デジタル変換器１０４からの小数部位相差（= 0.1）に加算する。そして、位相比較器１０８は、小数部位相差を補正して得られる値である0.85を、最終的な小数部位相として求める。
（Ｅ）基準位相の小数部が0から0.25の間の場合
　図４のＥは、図４のＡと同様に、基準位相生成部１０７により生成される基準位相の小数部が0から0.25の間の場合の一例として、基準位相の小数部が0.1となるときのタイミングチャートを示している。
　すなわち、上述したように、マルチプレクサ１０３の位相選択の動作では、基準位相の小数部の範囲（0～1.0）を、0.25ずつ４分割した範囲（0～0.25，0.25～0.5，0.5～0.75，0.75～1.0）ごとに、異なる制御信号SEL（0，1，2，3）が設定され、当該制御信号SELに応じて、４相のクロック信号（CKV0，CKV90，CKV180，CKV270）の中から１つのクロック信号（CKV_ROT）が選択されるが、この４分割した範囲からなる小数部の範囲を１周期として、その後も同様の位相選択の動作が繰り返される。
　以上のように、位相同期回路１０（図１）においては、マルチプレクサ１０３により、分周器１０２により生成された４相のクロック信号（CKV0，CKV90，CKV180，CKV270）のうち、基準クロック信号FREFに近い位相を選択することで、被測定クロック信号CKVの１周期の４分の１の検出範囲を有する時間デジタル変換器１０４を用いて、位相同期回路（ADPLL回路）を構成することができる。
　これにより、位相同期回路１０（図１）においては、ディレイラインを短くして検出範囲（TDC検出範囲）の狭い時間デジタル変換器１０４を使用することができるため、時間デジタル変換器１０４の回路面積と消費電力を削減することができる。また、時間デジタル変換器１０４の検出範囲が狭いため、その回路面積と消費電力の増大を抑えながら、時間デジタル変換器１０４の高分解能化を実現することができる。
（時間デジタル変換器（TDC）の他の構成）
　ところで、図１に示した時間デジタル変換器１０４の分解能は、ディレイラインに使用される遅延素子１２１（図２）の遅延により決定され、位相検出における量子化雑音となる。位相同期回路（PLL）のループ設計において、時間デジタル変換器１０４の量子化雑音（TDC量子化雑音）の寄与を軽減するためには、より高い分解能を持った時間デジタル変換器１０４を用いることが好ましい。
　ここで、図５及び図６を参照して、位相同期回路１０（図１）で使用される時間デジタル変換器１０４として、より高い分解能を実現可能な２ステップの時間デジタル変換器１０４について説明する。
　図５の時間デジタル変換器１０４は、Coarse TDC１４１、余り生成部１４２、Fine TDC１４３、及びCoarse-Fine連結処理部１４４から構成される。
　Coarse TDC１４１には、選択クロック信号CKV_ROTと、基準クロック信号FREFとが入力される。Coarse TDC１４１は、遅延素子の遅延を単位として、選択クロック信号CKV_ROTと基準クロック信号FREFとの位相差を粗く検出する時間デジタル変換器（TDC）である。Coarse TDC１４１は、その検出結果を、余り生成部１４２及びCoarse-Fine連結処理部１４４に出力する。
　余り生成部１４２は、Coarse TDC１４１からの検出結果（量子化ステップ）に対する余りの位相差を生成し、Fine TDC１４３に出力する。
　Fine TDC１４３は、Coarse TDC１４１と比べて、位相差を高分解能で検出可能な時間デジタル変換器（TDC）である。Fine TDC１４３は、余り生成部１４２からの余りの位相差を高分解能で検出し、その検出結果を、Coarse-Fine連結処理部１４４に出力する。なお、このFine TDC１４３としては、例えば、Vernier-TDCを使用することができる。Vernier-TDCでは、２つの入力信号のそれぞれが別のディレイラインに入力され、それにより得られる２種類の遅延の差を利用して高い分解能で位相差を検出するものである。
　Coarse-Fine連結処理部１４４には、Coarse TDC１４１とFine TDC１４３から検出結果（出力コード）が入力される。Coarse-Fine連結処理部１４４は、Coarse TDC１４１からの出力コードと、Fine TDC１４３からの出力コードとを組み合わせることで、最終的な出力コード（Fractional Phase）を生成して出力する。
　図６の時間デジタル変換器１０４は、図５の時間デジタル変換器１０４と比べて、余り生成部１４２と、Fine TDC１４３との間に、時間増幅器１４５が設けられている点が異なる。時間増幅器１４５は、余り生成部１４２からの余りの位相差を増幅して、Fine TDC１４３に出力する。Fine TDC１４３は、時間増幅器１４５からの余りの位相差を高分解能で検出するが、この余りの位相差は、時間増幅器１４５により増幅されているため、仮に、Fine TDC１４３の分解能が、Coarse TDC１４１の分解能と同程度であったとしても、高い分解能を実現することができる。
　以上のように、位相同期回路１０（図１）においては、２ステップの時間デジタル変換器１０４（図５，図６）を使用することで、より高い分解能を実現可能となり、結果として、位相同期回路１０（図１）のループ設計において、時間デジタル変換器１０４の量子化雑音（TDC量子化雑音）の寄与を軽減することができる。
　なお、ここでは、時間デジタル変換器１０４で高い分解能を実現するために、２ステップの時間デジタル変換器１０４について説明したが、高い分解能を実現する時間デジタル変換器１０４は、これに限定されるものではない。例えば、パイプライン方式などの他の方式によって、時間デジタル変換器１０４の高分解能化を実現するようにしてもよい。
（PLLのループ設計例）
　次に、図７乃至図１０を参照して、２ステップの時間デジタル変換器１０４を有する位相同期回路１０におけるループ設計例について説明する。
　図７は、本技術のPLL（ADPLL）におけるループ設計例を示す図である。図７において、横軸は、周波数（Hz）を表し、縦軸は、位相雑音（dBc/Hz）を表している。
　図７においては、位相同期回路１０（図１）のデジタル制御発振器（DCO）１０１や時間デジタル変換器（TDC）１０４の特性のほか、基準クロック信号FREFやトータル雑音量（Total Noise）などによって、本技術のループ設計例を示している。
　ここでは比較のために、図８乃至図１０に、従来のPLL（ADPLL）におけるループ設計例を示している。
　図８は、時間デジタル変換器（TDC）の位相雑音（TDC位相雑音）の寄与を減らすために、ループを狭帯域に設定した場合のループ設計を示している。この図８のループ設計であると、帯域外の仕様は満足できる一方で、狭帯域ループでは、デジタル制御発振器（DCO）の寄与分に十分なフィードバックをかけることができず、帯域内の仕様を満足することができない。
　図９は、デジタル制御発振器（DCO）に十分なフィードバックをかけるために、ループを広帯域に設定した場合のループ設計を示している。この図９のループ設計であると、デジタル制御発振器（DCO）の寄与分が抑圧され、帯域内の仕様は満足できる一方で、時間デジタル変換器（TDC）の位相雑音（TDC位相雑音）が高域まで伸びるため、帯域外の仕様は満足することができない。
　図１０は、デジタル制御発振器（DCO）の位相雑音（DCO位相雑音）を改善させて、ループを狭帯域に設定した場合のループ設計を示している。この図１０のループ設計であると、帯域内と帯域外ともに仕様を満足することはできるが、デジタル制御発振器（DCO）の位相雑音（DCO位相雑音）は、上述した図８及び図９のループ設計の場合と比べて、10dBから20dB程度改善させる必要があり、消費電力増大の要因となってしまう。
　図７の説明に戻り、一方、図７のループ設計例では、デジタル制御発振器１０１の位相雑音（DCO位相雑音）は、上述した図８及び図９のループ設計に示したものと同じ特性を用いているが、時間デジタル変換器１０４の寄与分が減っているため、ループを広帯域に設定することが可能となり、デジタル制御発振器１０１の位相雑音（DCO位相雑音）を十分に抑制することができる。その結果として、帯域内と帯域外ともに仕様を満足する、良好な特性を得ることができる。
　すなわち、図７のループ設計を適用した位相同期回路１０（図１）では、時間デジタル変換器１０４の位相雑音（TDC位相雑音）の寄与が少ないため、ループを広帯域に設定して、デジタル制御発振器１０１に十分なフィードバックをかけて、デジタル制御発振器１０１の位相雑音（DCO位相雑音）を十分に抑制することが可能である。そのため、位相同期回路１０（図１）では、デジタル制御発振器１０１を低消費電力で設計することが可能となる。
　以上のように、第１の実施の形態の位相同期回路１０（図１）においては、ディレイラインを短くして検出範囲の狭い時間デジタル変換器１０４を使用することができるため、時間デジタル変換器１０４の回路面積と消費電力を削減することができる。
　また、位相同期回路１０では、時間デジタル変換器１０４の検出範囲が狭いため、その回路面積と消費電力の増大を抑えながら、時間デジタル変換器１０４の高分解能化を実現して量子化雑音を低減することが可能となる。
　そして、時間デジタル変換器１０４の量子化雑音の低減により、ループ帯域を広く設計できるため、デジタル制御発振器１０１の位相雑音を抑制することが可能となる。そのため、デジタル制御発振器１０１の位相雑音に対する要求を緩和することができ、デジタル制御発振器１０１の低消費電力化を実現することができる。
　すなわち、位相同期回路１０は、回路面積の増大を抑えながらも、低消費電力で、かつ位相雑音を良好にすることができる。また、位相同期回路１０の時間デジタル変換器１０４では、複数の遅延素子１２１から構成されるディレイラインを短くすることができるため、時間デジタル変換器１０４のINL(積分非直線性)の劣化を抑制することができる。
　なお、位相同期回路１０は、以上のような構成を有することから、位相同期回路１０において、デジタル制御発振器１０１の発振周期は、時間デジタル変換器１０４による（時間の）検出範囲を、分周器１０２の分周比で除算して得られる値よりも長くすることができる。また、時間デジタル変換器１０４は、論理ゲートの伝搬遅延よりも細かい分解能を有するようにすることができる。
＜２．第２の実施の形態＞
（位相同期回路の構成）
　図１１は、本技術を適用した位相同期回路の一実施の形態（第２の実施の形態）の構成を示す図である。
　図１１において、位相同期回路２０は、デジタル制御発振器２０１、マルチプレクサ１０３、時間デジタル変換器１０４、リタイミング回路１０５、カウンタ１０６、基準位相生成部１０７、位相比較器１０８、及びデジタルループフィルタ１０９から構成される。
　すなわち、図１１の位相同期回路２０においては、図１の位相同期回路１０と比べて、分周器１０２が取り除かれ、デジタル制御発振器１０１の代わりに、デジタル制御発振器２０１が設けられている点が異なっている。
　デジタル制御発振器２０１は、デジタルループフィルタ１０９からの制御信号（デジタルの制御信号）に従い、６相のクロック信号（CKV0，CKV60，CKV120，CKV180，CKV240，CKV300）を生成し、マルチプレクサ１０３に出力する。
　図１２には、デジタル制御発振器２０１の詳細な構成が図示されている。図１２のデジタル制御発振器２０１においては、リング接続された差動アンプ２２１－１乃至２２１－３によって、発振リング２２２－１と発振リング２２２－２を有する３段のリング発振器が形成されている。
　このリング発振器においては、差動アンプ２２１－１乃至２２１－３に対し、コントロールワード（Control Word）を入力することで、各段の出力が取り出され、６相のクロック信号（CKV0，CKV60，CKV120，CKV180，CKV240，CKV300）を出力することができる。
　なお、図１２に示したリング発振器は、多相のクロック信号を生成するための構成の一例であって、図１２に示した構成とは異なる構成を採用して、段数を変えて所望の相数のクロック信号を生成するようにしてもよい。例えば、複数のLC発振器を用い、互いに結合させることでも多相のクロック信号を生成することは可能であり、これを適用することができる。
　図１１の説明に戻り、マルチプレクサ１０３は、基準位相生成部１０７から入力される制御信号SELに従い、デジタル制御発振器２０１から入力される６相のクロック信号（CKV0，CKV60，CKV120，CKV180，CKV240，CKV300）のうち、いずれか１つのクロック信号を選択する。マルチプレクサ１０３により選択された選択クロック信号CKV_ROTは、時間デジタル変換器１０４に出力される。
　なお、図１１の位相同期回路２０において、図１の位相同期回路１０と同一の部分には同一の符号が付してあり、その説明は省略するものとする。ただし、図１１の位相同期回路２０においては、６相のクロック信号が生成され、その中から選択クロック信号CKV_ROTが選択されるため、時間デジタル変換器１０４は、被測定クロック信号CKVの１周期の６分の１を測定できる長さに設計されることになる。
　位相同期回路２０は、以上のように構成される。
　以上のように、第２の実施の形態の位相同期回路２０（図１１）においては、デジタルの制御信号によって発振周波数を制御するデジタル制御発振器２０１によって、多相のクロック信号を生成することができる。
　なお、マルチプレクサ１０３に入力されるクロック信号として、第１の実施の形態では、４相のクロック信号（CKV0，CKV90，CKV180，CKV270）を説明し、第２の実施の形態では、６相のクロック信号（CKV0，CKV60，CKV120，CKV180，CKV240，CKV300）について説明したが、４相や６相は、クロック信号の相数の一例であり、多相であれば、他の相数のクロック信号を用いるようにしてもよい。
　ただし、時間デジタル変換器１０４においては、クロック信号の相数が多いほど、複数の遅延素子１２１から構成されるディレイラインを短くして、回路面積と消費電力を削減することができる。また、このディレイラインを短くすることで、時間デジタル変換器１０４のINL(積分非直線性)の劣化を抑制することにも繋がることになる。
　また、位相同期回路２０は、以上のような構成を有することから、位相同期回路２０において、デジタル制御発振器２０１の発振周期は、時間デジタル変換器１０４による（時間の）検出範囲よりも長くすることができる。
＜３．第３の実施の形態＞
　ところで、上述した図３に示したタイミングチャートによれば、時間デジタル変換器１０４の検出範囲（TDC検出範囲）は、基準クロック信号FREFの立ち上がりエッジから遡って遅延素子４段分の長さとなる。ここで、時間デジタル変換器１０４の測定できる長さが、被測定クロック信号CKVの１周期よりも短い場合に、選択クロック信号CKV_ROTと基準クロック信号FREFのエッジが、時間デジタル変換器１０４の検出範囲から外れると、正しい位相を検出することができず、良好な性能を得ることができない場合がある。
　また、上述した図２に示した時間デジタル変換器１０４（のコア回路）においては、選択クロック信号CKV_ROTと基準クロック信号FREFの２つの入力クロック信号は、数多くのバッファ（様々な遅延）を通じて、時間デジタル変換器１０４（のコア回路）に到達するため、両者の位相は、オフセットしている。
　図１３には、オフセットしている２つの入力クロック信号が入力される時間デジタル変換器１０４（のコア回路）の構成が図示されている。時間デジタル変換器１０４（のコア回路）においては、基準クロック信号FREFが数多くのバッファ１２４（様々な遅延）を通じることで、遅延基準クロック信号FREF_Dとして入力されている。すなわち、時間デジタル変換器１０４（のコア回路）では、選択クロック信号CKV_ROTと遅延基準クロック信号FREF_Dの位相がオフセットしている。
　なお、時間デジタル変換器１０４においては、基準クロック信号FREFではなく、選択クロック信号CKV_ROTが遅延する場合も想定されるが、基準クロック信号FREFが遅延される場合と同様に考えることができるため、ここでは、基準クロック信号FREFが遅延される場合についてのみ説明する。
（時間デジタル変換器の動作）
　図１４は、オフセットしている２つの入力クロック信号が入力される時間デジタル変換器１０４（図１３）の動作を示すタイミングチャートである。
　図１４においては、選択クロック信号CKV_ROTと基準クロック信号FREFとの位相差が、時間デジタル変換器１０４（図１３）の検出範囲内になる場合のほかに、検出範囲外になる場合についても図示している。ただし、図１４においても、時間デジタル変換器１０４（図１３）の検出範囲は、基準クロック信号FREFの立ち上がりエッジから遡って、遅延素子４段分の長さとされる（図中の点線で示した「TDC検出範囲」）。
（Ａ）CKV_ROTとFREF_Dとの位相差が検出範囲内となる場合
　図１４のＡは、選択クロック信号CKV_ROTと遅延基準クロック信号FREF_Dとの位相差が、時間デジタル変換器１０４（図１３）により検出できる場合のタイミングチャートを示している。
　時間デジタル変換器１０４においては、マルチプレクサ１０３から入力される選択クロック信号CKV_ROTを、遅延素子１２１－１乃至１２１－５で徐々に遅延させた信号D(0)乃至信号D(3)が、フリップフロップ１２２－１乃至１２２－４によって、時刻t1の遅延基準クロック信号FREF_Dの立ち上がりエッジで同時にサンプリングされる。
　このとき、図１４のＡにおいては、選択クロック信号CKV_ROT（信号D(0)，信号D(1)，信号D(2)，信号D(3)）の立ち上がりエッジが、基準クロック信号FREFの立ち上がりエッジよりも遅れて入力されているため、本来であれば、選択クロック信号CKV_ROTと基準クロック信号FREFとの位相差を正しく検出することができない。
　しかしながら、時間デジタル変換器１０４（図１３）では、基準クロック信号FREFがバッファ１２４により遅延された遅延基準クロック信号FREF_Dを用いているため、選択クロック信号CKV_ROT（信号D(0)，信号D(1)）の立ち上がりエッジが、時間デジタル変換器１０４（図１３）のTDC検出範囲内に存在し、時刻t1の遅延基準クロック信号FREF_Dの立ち上がりエッジで、"1100"であるコードが、フリップフロップ１２２－１乃至１２２－４に出力される。そのため、出力コードの1から0への変化点によって、選択クロック信号CKV_ROTと遅延基準クロック信号FREF_Dとの位相関係を検出することができる。
（Ｂ）CKV_ROTとFREF_Dとの位相差が検出範囲外となる場合
　図１４のＢは、選択クロック信号CKV_ROTと遅延基準クロック信号FREF_Dとの位相差が、時間デジタル変換器１０４（図１３）により検出できない場合のタイミングチャートを示している。
　図１４のＢにおいて、選択クロック信号CKV_ROTと基準クロック信号FREFとの位相関係は、時間デジタル変換器１０４（図１３）のTDC検出範囲内に存在するが、選択クロック信号CKV_ROTと遅延基準クロック信号FREF_Dとの位相関係は、時間デジタル変換器１０４（図１３）のTDC検出範囲外にあるため、選択クロック信号CKV_ROTと遅延基準クロック信号FREF_Dとの位相差を正しく検出することはできない。
　すなわち、選択クロック信号CKV_ROT（信号D(0)，信号D(1)，信号D(2)，信号D(3)）の立ち上がりエッジが、遅延基準クロック信号FREF_Dの立ち上がりエッジよりも早く入力されているため、フリップフロップ１２２－１乃至１２２－４の出力は、すべて1（"1111"）となってしまう。
（Ｃ）CKV_ROTとFREF_Dとの位相差が検出範囲外となる場合
　図１４のＣは、選択クロック信号CKV_ROTと遅延基準クロック信号FREF_Dとの位相差が、時間デジタル変換器１０４（図１３）により検出できない場合のタイミングチャートを示している。
　図１４のＣにおいて、選択クロック信号CKV_ROTと基準クロック信号FREFとの位相関係は、選択クロック信号CKV_ROTのエッジが、基準クロック信号FREFの立ち上がりエッジよりも早く入力されている。また、選択クロック信号CKV_ROTと遅延基準クロック信号FREF_Dとの位相関係が、時間デジタル変換器１０４（図１３）のTDC検出範囲外にあるため、選択クロック信号CKV_ROTと遅延基準クロック信号FREF_Dとの位相差を正しく検出することはできない。
（マルチプレクサの位相選択）
　図１５は、基準クロック信号FREFがバッファ１２４により遅延された場合のマルチプレクサ１０３による位相選択の動作を示すタイミングチャートである。なお、図１５において、時間デジタル変換器１０４（図１３）の検出可能な最大値は、0.3であると仮定している。
（Ａ）基準位相の小数部が0から0.25の間の場合
　図１５のＡには、基準位相生成部１０７により生成される基準位相の小数部が0から0.25の間の場合の一例として、基準位相の小数部が0.1となるときのタイミングチャートを示している。
　図１５のＡにおいて、基準位相生成部１０７からマルチプレクサ１０３に入力される制御信号SELは、0に設定される。そのため、マルチプレクサ１０３では、分周器１０２により生成された４相のクロック信号（CKV0，CKV90，CKV180，CKV270）のうち、0度位相出力CKV0が選択され、選択クロック信号CKV_ROTとして出力される。
　このとき、選択クロック信号CKV_ROT（0度位相出力CKV0）は、時間デジタル変換器１０４（図１３）のTDC検出範囲を外れているため、検出可能な最大の小数部位相の差である0.3が、位相比較器１０８に出力されることになるが、これは、本来検出しようとしている選択クロック信号CKV_ROTと基準クロック信号FREFとの位相差とは異なる値である。
（Ｂ）基準位相の小数部が0.25から0.5の間の場合
　図１５のＢには、基準位相生成部１０７により生成される基準位相の小数部が0.25から0.5の間の場合の一例として、基準位相の小数部が0.35となるときのタイミングチャートを示している。
　図１５のＢにおいては、基準位相生成部１０７により制御信号SELは1に設定されるため、マルチプレクサ１０３では、４相のクロック信号（CKV0，CKV90，CKV180，CKV270）のうち、90度位相出力CKV90が選択され、選択クロック信号CKV_ROTとして出力される。
　このとき、選択クロック信号CKV_ROT（90度位相出力CKV90）は、時間デジタル変換器１０４（図１３）のTDC検出範囲を外れているため、検出可能な最大の小数部位相の差である0.3が、位相比較器１０８に出力されることになる。
　一方で、基準位相生成部１０７により設定された制御信号SEL（= 1）は、位相比較器１０８にも入力され、位相比較器１０８では、1である制御信号SELに、0.25を乗じて得られる補正量を、時間デジタル変換器１０４（図１３）からの小数部位相差（= 0.3）に加算する。そして、位相比較器１０８は、小数部位相差を補正して得られる値である0.55を、最終的な小数部位相として求めるが、これは、本来検出しようとしている選択クロック信号CKV_ROTと基準クロック信号FREFとの位相差とは異なる値である。
（Ｃ）基準位相の小数部が0.5から0.75の間の場合
　図１５のＣには、基準位相生成部１０７により生成される基準位相の小数部が0.5から0.75の間の場合の一例として、基準位相の小数部が0.6となるときのタイミングチャートを示している。
　図１５のＣにおいては、基準位相生成部１０７により制御信号SELは2に設定されるため、マルチプレクサ１０３では、４相のクロック信号（CKV0，CKV90，CKV180，CKV270）のうち、180度位相出力CKV180が選択され、選択クロック信号CKV_ROTとして出力される。
　このとき、選択クロック信号CKV_ROT（180度位相出力CKV180）は、時間デジタル変換器１０４（図１３）のTDC検出範囲を外れているため、検出可能な最大の小数部位相の差である0.3が、位相比較器１０８に出力されることになる。
　一方で、位相比較器１０８では、基準位相生成部１０７により設定された制御信号SEL（= 2）に、0.25を乗じて得られる補正量（= 0.5）を、時間デジタル変換器１０４（図１３）からの小数部位相差（= 0.3）に加算する。そして、位相比較器１０８は、小数部位相差を補正して得られる値である0.8を、最終的な小数部位相として求めるが、これは、本来検出しようとしている選択クロック信号CKV_ROTと基準クロック信号FREFとの位相差とは異なる値である。
（Ｄ）基準位相の小数部が0.75から1.0の間の場合
　図１５のＤには、基準位相生成部１０７により生成される基準位相の小数部が0.75から1.0の間の場合の一例として、基準位相の小数部が0.85となるときのタイミングチャートを示している。
　図１５のＤにおいては、基準位相生成部１０７により制御信号SELは3に設定されるため、マルチプレクサ１０３では、４相のクロック信号（CKV0，CKV90，CKV180，CKV270）のうち、270度位相出力CKV270が選択され、選択クロック信号CKV_ROTとして出力される。
　このとき、選択クロック信号CKV_ROT（270度位相出力CKV270）は、時間デジタル変換器１０４（図１３）のTDC検出範囲を外れているため、検出可能な最大の小数部位相の差である0.3が、位相比較器１０８に出力されることになる。
　一方で、位相比較器１０８では、基準位相生成部１０７により設定された制御信号SEL（= 3）に、0.25を乗じて得られる補正量（= 0.75）を、時間デジタル変換器１０４（図１３）からの小数部位相差（= 0.3）に加算する。そして、位相比較器１０８は、小数部位相差を補正して得られる値である1.05を、最終的な小数部位相として求めるが、これは、本来検出しようとしている選択クロック信号CKV_ROTと基準クロック信号FREFとの位相差とは異なる値である。
　以上のように、マルチプレクサ１０３を用いて基準クロック信号FREFに近い位相を選択する構成において、基準位相生成部１０７の基準位相の情報に基づいて、マルチプレクサ１０３を制御すると、オフセットの影響で、正しい位相が選択できない場合がある。
　また、このオフセットは、PVT(Process Voltage and Temperature)により変動するものである。よって、後述する位相比較器１０８の出力に加算するオフセット値（OFST）は、固定値では適切ではなく、PVTに対応した調整を行うことが必要とされる。
　さらに、積分項が発振器（デジタル制御発振器）のみであるType-I PLLでは、位相比較器の出力はあるDC値に収束する。このDC値がループゲインで増幅され、発振器を所望の周波数に制御することになる。位相比較器の出力が収束するDC値は、発振器の中心周波数に依存して変動するため、固定のオフセット値では、ロック状態における、被測定クロック信号CKVと基準クロック信号FREFの位相関係を管理することはできない。よって、このような点からも、PVTに対応した調整を行うことが必要とされる。
　以下、このような状況を回避するための構成を、第３の実施の形態として説明する。
（位相同期回路の構成）
　図１６は、本技術を適用した位相同期回路の一実施の形態（第３の実施の形態）の構成を示す図である。
　図１６において、位相同期回路３０は、デジタル制御発振器１０１、分周器１０２、マルチプレクサ１０３、時間デジタル変換器１０４、リタイミング回路１０５、カウンタ１０６、基準位相生成部１０７、位相比較器１０８、デジタルループフィルタ１０９、オフセット調整部３０１、及び加算器３０２から構成される。
　すなわち、図１６の位相同期回路４０においては、図１の位相同期回路１０と比べて、オフセット調整部３０１と加算器３０２が新たに設けられている。
　オフセット調整部３０１は、時間デジタル変換器１０４からの出力を監視する。オフセット調整部３０１は、その監視結果に応じて、選択クロック信号CKV_ROTと基準クロック信号FREFとの時間差が、時間デジタル変換器１０４の検出範囲（TDC検出範囲）内に入るように、オフセット値（OFST）を調整する。このオフセット値（OFST）は、加算器３０２に出力される。
　加算器３０２には、位相比較器１０８の出力（比較結果）と、オフセット調整部３０１からのオフセット値（OFST）が入力される。加算器３０２は、位相比較器１０８の出力（比較結果）に、オフセット値（OFST）を加算し、デジタルループフィルタ１０９に出力する。
　なお、図１６の位相同期回路３０において、図１の位相同期回路１０と同一の部分には同一の符号が付してあり、その説明は省略するものとする。
　位相同期回路３０は、以上のように構成される。
（オフセット調整処理）
　ここで、図１７及び図１８のフローチャートを参照して、オフセット調整部３０１（図１６）により実行されるオフセット調整処理について説明する。
（Ａ）第１のオフセット調整処理の流れ
　まず、図１７のフローチャートを参照して、時間デジタル変換器１０４（図１６）の出力コードの最大値又は最小値に応じてオフセット値（OFST）を調整する第１のオフセット調整処理の流れを説明する。
　ステップＳ１１において、オフセット調整部３０１は、時間デジタル変換器１０４の出力の監視結果に基づいて、時間デジタル変換器１０４が最大値のコードを出力したかどうかを判定する。ステップＳ１１において、時間デジタル変換器１０４が最大値のコードを出力したと判定された場合、処理は、ステップＳ１２に進められる。
　ステップＳ１２において、オフセット調整部３０１は、あらかじめ定められたステップ量（step）で、オフセット値（OFST）を減じる（OFST - step）。これにより、加算器３０２では、ステップ量が減じられたオフセット値（OFST）が、位相比較器１０８の出力（比較結果）に加算される。
　ステップＳ１２の処理が終了すると、処理は、ステップＳ１１に戻り、それ以降の処理が繰り返される。一方、ステップＳ１１において、時間デジタル変換器１０４が最大値のコードを出力していないと判定された場合、処理は、ステップＳ１３に進められる。
　ステップＳ１３において、オフセット調整部３０１は、時間デジタル変換器１０４の出力の監視結果に基づいて、時間デジタル変換器１０４が最小値のコードを出力したかどうかを判定する。ステップＳ１３において、時間デジタル変換器１０４が最小値のコードを出力したと判定された場合、処理は、ステップＳ１４に進められる。
　ステップＳ１４において、オフセット調整部３０１は、あらかじめ定められたステップ量（step）で、オフセット値（OFST）を増加させる（OFST + step）。これにより、加算器３０２では、ステップ量が増加されたオフセット値（OFST）が、位相比較器１０８の出力（比較結果）に加算される。
　ステップＳ１４の処理が終了するか、あるいは、時間デジタル変換器１０４が最小値のコードを出力していないと判定された場合（Ｓ１３の「NO」）、処理は、ステップＳ１１に戻り、それ以降の処理が繰り返される。
　以上のように、第１のオフセット調整処理では、時間デジタル変換器１０４の出力コードが、最大値又は最小値にはりつかないように、オフセット値（OFST）の調整が行われる。例えば、出力コードの最大値が0.25で、最小値が0である場合には、出力コードが最大値（= 0.25）になったとき、オフセット値（OFST）が減じられ、出力コードが最小値（= 0）になったとき、オフセット値（OFST）が増加されることになる。
（Ｂ）第２のオフセット調整処理の流れ
　次に、図１８のフローチャートを参照して、時間デジタル変換器１０４（図１６）の出力コードの平均値に応じてオフセット値（OFST）を調整する第２のオフセット調整処理の流れを説明する。
　ステップＳ２１において、オフセット調整部３０１は、時間デジタル変換器１０４の出力の監視結果に基づいて、出力コードの平均値が、あらかじめ定められた目標値を超えるかどうかを判定する。ステップ２１において、出力コードの平均値が、目標値を超えると判定された場合、処理は、ステップＳ２２に進められる。
　ステップＳ２２において、オフセット調整部３０１は、あらかじめ定められたステップ量（step）で、オフセット値（OFST）を減じる（OFST - step）。これにより、加算器３０２では、ステップ量が減じられたオフセット値（OFST）が、位相比較器１０８の出力（比較結果）に加算される。
　ステップＳ２２の処理が終了すると、処理は、ステップＳ２１に戻り、それ以降の処理が繰り返される。一方、ステップＳ２１において、出力コードの平均値が、目標値以下になると判定された場合、処理は、ステップＳ２３に進められる。
　ステップＳ２３において、オフセット調整部３０１は、時間デジタル変換器１０４の出力の監視結果に基づいて、出力コードの平均値が、あらかじめ定められた目標値未満となるかどうかを判定する。ステップＳ２３において、出力コードの平均値が、目標値未満となると判定された場合、処理は、ステップＳ２４に進められる。
　ステップＳ２４において、オフセット調整部３０１は、あらかじめ定められたステップ量（step）で、オフセット値（OFST）を増加させる（OFST + step）。これにより、加算器３０２では、ステップ量が増加されたオフセット値（OFST）が、位相比較器１０８の出力（比較結果）に加算される。
　ステップＳ２４の処理が終了するか、あるいは、出力コードの平均値が、目標値以上になると判定された場合（Ｓ２３の「NO」）、処理は、ステップＳ２１に戻り、それ以降の処理が繰り返される。
　以上のように、第２のオフセット調整処理では、時間デジタル変換器１０４の出力コードの平均値が、常に目標値に近づくように、オフセット値（OFST）の調整が行われる。例えば、出力コードの最大値が0.25で、最小値が0である場合には、目標値として、0.125が設定され、出力コードの平均値が目標値を超えるときに、オフセット値（OFST）が減じられ、出力コードの平均値が目標値未満となるときに、オフセット値（OFST）が増加されることになる。
　なお、上述した第１のオフセット調整処理と第２のオフセット調整処理は、オフセット値（OFST）の調整処理の一例であって、例えば、最大値や平均値以外の他のパラメータを用いてオフセット値（OFST）が調整されるようにしてもよい。また、第２のオフセット調整処理において、ステップＳ２１とステップＳ２３の判定処理で用いられる目標値は、同一の値でも、異なる値であってもよい。
　以上のように、第３の実施の形態の位相同期回路３０（図１６）においては、オフセット調整部３０１によって、時間デジタル変換器１０４の出力が監視され、選択クロック信号CKV_ROTと基準クロック信号FREFが、時間デジタル変換器１０４の検出範囲内に入るように、オフセット値（OFST）が調整される。そのため、回路実装に起因する固定の位相差が存在する場合やPVTの変動があった場合でも、選択クロック信号CKV_ROTと基準クロック信号FREFとの位相差を、時間デジタル変換器１０４の検出範囲内に入れることが可能となる。
＜４．第４の実施の形態＞
　ところで、上述した第３の実施の形態では、オフセット値（OFST）が位相比較器１０８の出力（比較結果）に加算されているが、位相比較器１０８の出力（比較結果）にオフセット値（OFST）を加算した場合、オフセット調整された値が、デジタルループフィルタ１０９の時定数を介して、デジタル制御発振器１０１に反映されることになる。その結果、過渡的にロック外れの状態になる場合がある。
　図１９には、第３の実施の形態の位相同期回路３０（図１６）における、オフセット値（OFST）の更新時の過渡的なロック外れの動作の例を示している。図１９では、位相エラー（Phase Error）と、時間デジタル変換器１０４の出力（TDC output）と、オフセット値の更新（OFST）と、時間デジタル変換器１０４のオーバーフロー（TDC overflow）及びアンダーフロー（TDC underflow）のタイミングチャートを示している。
　図１９に示すように、位相同期回路３０（図１６）においては、環境変動（PVTの変動）に応じたオフセット値（OFST）の更新時に、時間デジタル変換器１０４で、オーバーフロー又はアンダーフローが継続的に発生してしまい（はりつきが起きてしまい）、過渡的にロック外れの状態となっている。
　このような状態を許容できないアプリケーションでは、例えば、起動時等のタイミング（実用時とは別のタイミング）で、適切な調整値を取得した上で、実用時には固定値を適用するなどの対処が必要となってくる。しかしながら、そのような対処をした場合には、位相同期回路（PLL）がロックした後の環境変動に追従できない場合がある。
　以下、このような状況を回避するための構成を、第４の実施の形態として説明する。
（位相同期回路の構成）
　図２０は、本技術を適用した位相同期回路の一実施の形態（第４の実施の形態）の構成を示す図である。
　図２０において、位相同期回路４０は、デジタル制御発振器１０１、分周器１０２、マルチプレクサ１０３、時間デジタル変換器１０４、リタイミング回路１０５、カウンタ１０６、基準位相生成部４０７、位相比較器１０８、デジタルループフィルタ１０９、及びオフセット調整部４０１から構成される。
　すなわち、図２０の位相同期回路４０においては、図１の位相同期回路１０と比べて、基準位相生成部１０７の代わりに、基準位相生成部４０７が設けられ、さらに、オフセット調整部４０１が新たに設けられている。
　オフセット調整部４０１は、図１６のオフセット調整部３０１と同様に構成されるが、オフセット値（OFST）の出力先が、加算器３０２（図１６）ではなく、基準位相生成部４０７（図２０）となる点が異なっている。
　すなわち、オフセット調整部４０１は、時間デジタル変換器１０４からの出力を監視して、その監視結果に応じて、選択クロック信号CKV_ROTと基準クロック信号FREFの時間差が、時間デジタル変換器１０４の検出範囲（TDC検出範囲）内に入るように、オフセット値（OFST）を調整する。
　このオフセット値（OFST）の調整方法としては、例えば、上述した第１のオフセット調整処理（図１７）や第２のオフセット調整処理（図１８）を用いることができる。このオフセット値（OFST）は、基準位相生成部４０７に出力される。
　基準位相生成部４０７は、そこに入力される分周比FCW(Frequency Command Word)を累積して基準位相を生成し、位相比較器１０８に出力する。また、基準位相生成部４０７は、オフセット調整部４０１から入力されるオフセット値（OFST）に基づいて、基準位相を補正する。そして、基準位相生成部４０７は、補正された基準位相の小数部に応じた制御信号SELを生成し、マルチプレクサ１０３及び位相比較器１０８に出力する。
　図２１には、基準位相生成部４０７の詳細な構成が図示されている。図２１において、基準位相生成部４０７は、加算器４２１、フリップフロップ４２２、加算器４２３、及び制御信号生成部４２４から構成される。
　加算器４２１とフリップフロップ４２２は、そこに入力される分周比FCWを累積加算することで、基準位相RPHを生成して出力する。
　加算器４２３には、加算器４２１とフリップフロップ４２２により生成される基準位相RPHと、オフセット調整部４０１（図２０）からのオフセット値（OFST）が入力される。加算器４２３は、基準位相RPHに、オフセット値（OFST）を加算して補正する。基準位相RPHをオフセット値（OFST）で補正することで得られる基準位相RPHOFSTは、制御信号生成部４２４に出力される。
　制御信号生成部４２４は、加算器４２３から入力される基準位相RPHOFSTの小数部に基づいて、制御信号SELを生成し、マルチプレクサ１０３及び位相比較器１０８に出力する。
　なお、図２０の位相同期回路４０において、図１の位相同期回路１０と同一の部分には同一の符号が付してあり、その説明は省略するものとする。
　位相同期回路４０は、以上のように構成される。
（マルチプレクサの位相選択）
　図２２は、図２０のマルチプレクサ１０３による位相選択の動作を示すタイミングチャートである。
（Ａ）補正された基準位相の小数部が0から0.25の間の場合
　図２２のＡには、基準位相生成部４０７により生成される基準位相の小数部が0から0.25の間の場合の一例として、オフセット値（OFST）により補正された基準位相の小数部が0.1となるときのタイミングチャートを示している。
　図２２のＡにおいては、オフセット調整部４０１により調整されるオフセット値（OFST）が、0.4である場合に、基準位相生成部４０７において、そのオフセット値（= 0.4）が、基準位相RPHの小数部（= 0.7）に加算され、その補正後の基準位相RPHOFSTの小数部は、0.1（1.1の小数部である0.1）となる。
　その結果、基準位相生成部４０７からマルチプレクサ１０３に入力される制御信号SELは、0に設定される。そのため、マルチプレクサ１０３では、分周器１０２により生成された４相のクロック信号（CKV0，CKV90，CKV180，CKV270）のうち、0度位相出力CKV0が選択され、選択クロック信号CKV_ROTとして出力される。
　このとき、時間デジタル変換器１０４は、図中の点線の範囲で示したTDC検出範囲内で、選択クロック信号CKV_ROT（0度位相出力CKV0）と、基準クロック信号FREFとの位相関係を検出する。そして、時間デジタル変換器１０４は、検出された小数部位相の差である0.1を、位相比較器１０８に出力する。
（Ｂ）補正された基準位相の小数部が0.25から0.5の間の場合
　図２２のＢには、基準位相生成部４０７により生成される基準位相の小数部が0.25から0.5の間の場合の一例として、オフセット値（OFST）により補正された基準位相の小数部が0.35となるときのタイミングチャートを示している。
　図２２のＢにおいては、オフセット調整部４０１により調整されるオフセット値（OFST）が、0.4である場合に、基準位相生成部４０７において、そのオフセット値（= 0.4）が、基準位相RPHの小数部（= 0.95）に加算され、その補正後の基準位相RPHOFSTの小数部は、0.35（1.35の小数部である0.35）となる。
　その結果、基準位相生成部４０７により制御信号SELは1に設定されるため、マルチプレクサ１０３では、４相のクロック信号（CKV0，CKV90，CKV180，CKV270）のうち、90度位相出力CKV90が選択され、選択クロック信号CKV_ROTとして出力される。
　このとき、時間デジタル変換器１０４は、TDC検出範囲内で、クロック信号（90度位相出力CKV90）と、基準クロック信号FREFとの位相関係を検出することで、小数部位相の差である0.1を、位相比較器１０８に出力する。
　一方で、基準位相生成部４０７により設定された制御信号SEL（= 1）は、位相比較器１０８にも入力され、位相比較器１０８では、1である制御信号SELに、0.25を乗じて得られる補正量を、時間デジタル変換器１０４からの小数部位相差（= 0.1）に加算する。そして、位相比較器１０８は、小数部位相差を補正して得られる値である0.35を、最終的な小数部位相として求める。
（Ｃ）補正された基準位相の小数部が0.5から0.75の間の場合
　図２２のＣには、基準位相生成部４０７により生成される基準位相の小数部が0.5から0.75の間の場合の一例として、オフセット値（OFST）により補正された基準位相の小数部が0.6となるときのタイミングチャートを示している。
　図２２のＣにおいては、オフセット調整部４０１により調整されるオフセット値（OFST）が、0.4である場合に、基準位相生成部４０７において、そのオフセット値（= 0.4）が、基準位相RPHの小数部（= 0.2）に加算され、その補正後の基準位相RPHOFSTの小数部は、0.6となる。
　その結果、基準位相生成部４０７により制御信号SELは2に設定されるため、マルチプレクサ１０３では、４相のクロック信号（CKV0，CKV90，CKV180，CKV270）のうち、180度位相出力CKV180が選択され、選択クロック信号CKV_ROTとして出力される。
　このとき、時間デジタル変換器１０４は、TDC検出範囲内で、クロック信号（180度位相出力CKV180）と、基準クロック信号FREFとの位相関係を検出することで、小数部位相の差である0.1を、位相比較器１０８に出力する。
　一方で、位相比較器１０８では、基準位相生成部４０７により設定された制御信号SEL（= 2）に、0.25を乗じて得られる補正量（= 0.5）を、時間デジタル変換器１０４からの小数部位相差（= 0.1）に加算する。そして、位相比較器１０８は、小数部位相差を補正して得られる値である0.6を、最終的な小数部位相として求める。
（Ｄ）補正された基準位相の小数部が0.75から1.0の間の場合
　図２２のＤには、基準位相生成部４０７により生成される基準位相の小数部が0.75から1.0の間の場合の一例として、オフセット値（OFST）により補正された基準位相の小数部が0.85となるときのタイミングチャートを示している。
　図２２のＤにおいては、オフセット調整部４０１により調整されるオフセット値（OFST）が、0.4である場合に、基準位相生成部４０７において、そのオフセット値（= 0.4）が、基準位相RPHの小数部（= 0.45）に加算され、その補正後の基準位相RPHOFSTの小数部は、0.85となる。
　その結果、基準位相生成部４０７により制御信号SELは3に設定されるため、マルチプレクサ１０３では、４相のクロック信号（CKV0，CKV90，CKV180，CKV270）のうち、270度位相出力CKV270が選択され、選択クロック信号CKV_ROTとして出力される。
　このとき、時間デジタル変換器１０４は、TDC検出範囲内で、クロック信号（270度位相出力CKV270）と、基準クロック信号FREFとの位相関係を検出することで、小数部位相の差である0.1を、位相比較器１０８に出力する。
　一方で、位相比較器１０８では、基準位相生成部４０７により設定された制御信号SEL（= 3）に、0.25を乗じて得られる補正量（= 0.75）を、時間デジタル変換器１０４からの小数部位相差（= 0.1）に加算する。そして、位相比較器１０８は、小数部位相差を補正して得られる値である0.85を、最終的な小数部位相として求める。
（Ｅ）補正された基準位相の小数部が0から0.25の間の場合
　図２２のＥは、図２２のＡと同様に、基準位相生成部４０７により生成される基準位相の小数部が0から0.25の間の場合の一例として、オフセット値（OFST）により補正された基準位相の小数部が0.1となるときのタイミングチャートを示している。
　すなわち、上述したように、マルチプレクサ１０３の位相選択の動作では、基準位相の小数部の範囲（0～1.0）を、0.25ずつ４分割した範囲（0～0.25，0.25～0.5，0.5～0.75，0.75～1.0）ごとに、異なる制御信号SEL（0，1，2，3）が設定され、当該制御信号SELに応じて、４相のクロック信号（CKV0，CKV90，CKV180，CKV270）の中から１つのクロック信号（CKV_ROT）が選択されるが、この４分割した範囲からなる小数部の範囲を１周期として、その後も同様の位相選択の動作が繰り返される。
　以上のように、位相同期回路４０（図２０）では、基準位相生成部４０７によって、オフセット調整部４０１により調整される適切なオフセット値（OFST）を基準位相に加算して、補正後の基準位相を用いて、マルチプレクサ１０３の制御信号を生成することにより、基準クロック信号FREFに近い位相を選択することが可能となる。
　図２３には、第４の実施の形態の位相同期回路４０（図２０）における、オフセット値（OFST）の更新時の定常状態での動作の例を示している。図２３においては、図１９と同様に、位相エラー（Phase Error）と、時間デジタル変換器１０４の出力（TDC output）と、オフセット値の更新（OFST）と、時間デジタル変換器１０４のオーバーフロー（TDC overflow）及びアンダーフロー（TDC underflow）のタイミングチャートを示している。
　図２３に示すように、位相同期回路４０（図２０）においては、環境変動（PVTの変動）に応じたオフセット値（OFST）の更新時に、時間デジタル変換器１０４で、オーバーフロー又はアンダーフローが（ほとんど）発生せず、定常状態となっている。
　すなわち、位相同期回路４０においては、環境変動（PVTの変動）に伴って発生したオフセット値（OFST）の更新が、帰還クロックの位相制御信号に即時に反映され、さらに、マルチプレクサ１０３における位相シフトは、位相比較器１０８においてこれを補償されるため、位相誤差には何ら影響を与えることはない。
　このように、第４の実施の形態の位相同期回路４０の構成を採用することで、性能に影響を与えることなく、位相同期回路（PLL）がロックした後の環境変動に追従して適切な位相を選択することが可能となる。すなわち、オフセット値（OFST）を更新してもループ動作に影響を与えることなく、環境変動に常時追従可能な帰還クロック信号の調整方法が提供されることになる。
　以上のように、第４の実施の形態の位相同期回路４０（図２０）においては、基準位相生成部４０７によって、オフセット調整部４０１により調整されるオフセット値（OFST）に応じて基準位相が補正され、補正後の基準位相を用いて制御信号SELが生成されるため、オフセット値（OFST）の更新時に、過渡的にロック外れの状態になることを抑制することができる。
＜５．第５の実施の形態＞
　ところで、上述した図３のタイミングチャートにおいて、時間デジタル変換器１０４の検出範囲は、基準クロック信号FREFの立ち上がりエッジから遡って、遅延素子４段分の長さである（図中の点線で示した「TDC検出範囲」）。
　時間デジタル変換器１０４の長さは、帰還クロック信号の１周期をカバーできるだけの検出範囲を備えている必要があり、時間デジタル変換器１０４の検出範囲が、帰還クロック信号の１周期よりも狭いと、正しい位相情報を検出できずに、大きな位相誤差が発生し、深刻な位相雑音劣化につながる恐れがある。
　また、上述した図４のタイミングチャートでは、基準クロック信号FREFと選択クロック信号CKV_ROT（帰還クロック信号）との位相差を測定する原理を説明した。なお、図４においては、位相差を示す量として、参照信号の１周期で規格化した値を用いている。例えば、クロック信号の１周期分に等しい位相差は、1と記述され、クロック信号の半周期分に等しい位相差は、0.5と記述される。
　図４において、最終的な小数部位相（Fractional Phase）は、下記の式（１）により算出される。
　小数部位相 = SEL値 × 固定値 ＋ TDC検出小数部位相差 　　　・・・（１）
　ただし、式（１）において、「SEL値」とは、マルチプレクサ１０３の制御信号SELの値である。また、「固定値」とは、クロック信号の１周期を、クロック信号の相数で等分した値であって、例えば、４相のクロック信号（CKV0，CKV90，CKV180，CKV270）の場合には、0.25（= １周期 / ４相）となる。
　また、式（１）における「TDC検出小数部位相差」は、時間デジタル変換器１０４により検出されたコード（TDCコード）を、帰還クロック信号の１周期分の時間デジタル変換器１０４の段数（TDC段数）の設定値で除算することで得られた小数部位相である。例えば、１周期のTDC段数を、60段と設定した場合に、TDCコードとして6が得られたとき、TDC検出小数部位相差としては、0.1（=6/60）が得られる。
　この場合、図４のＡに示したように、基準位相の小数部が0から0.25の間である場合、制御信号SELは0に設定されるため、このとき、時間デジタル変換器１０４により検出された小数部位相の差が、0.1であれば、SEL値は0なので、最終的な小数部位相として、0.1が得られる。
　また、図４のＢに示したように、基準位相の小数部が0.25から0.5の間である場合、制御信号SELは1に設定されるため、このとき、時間デジタル変換器１０４により検出された小数部位相の差が、0.1であれば、SEL値と固定値とを乗じて得られる値（0.25 = 1×0.25）を加算することで、最終的な小数部位相として、0.35が得られる。
　また、図４のＣに示したように、基準位相の小数部が0.5から0.75の間である場合、制御信号SELは2に設定されるため、このとき、時間デジタル変換器１０４により検出された小数部位相の差が0.1であれば、SEL値と固定値とを乗じて得られる値（0.5 = 2×0.25）を加算することで、最終的な小数部位相として、0.6が得られる。
　また、図４のＤに示したように、基準位相の小数部が0.75から1.0の間である場合、制御信号SELは3に設定されるため、このとき、時間デジタル変換器１０４により検出された小数部位相の差が0.1であれば、SEL値と固定値とを乗じて得られる値（0.75 = 3×0.25）を加算することで、最終的な小数部位相として、0.85が得られる。
　このように、図４の例では、固定値を0.25として、式（１）を適用することで、最終的な小数部位相を求めているが、式（１）における「固定値」に誤差が含まれる可能性があり、そのような場合には、「TDC検出小数部位相差」に対する加算量にオフセットが発生して、正確な帰還位相情報を得ることができないことも想定される。
　以下、このような状況を回避するための構成を、第５の実施の形態として説明する。
（位相同期回路の構成）
　図２４は、本技術を適用した位相同期回路の一実施の形態（第５の実施の形態）の構成を示す図である。
　図２４において、位相同期回路５０は、デジタル制御発振器１０１、分周器１０２、マルチプレクサ１０３、カウンタ１０６、基準位相生成部１０７、位相比較器１０８、デジタルループフィルタ１０９、及び位相検出・周期測定部５０１から構成される。
　すなわち、図２４の位相同期回路５０においては、図１の位相同期回路１０と比べて、時間デジタル変換器１０４とリタイミング回路１０５の代わりに、位相検出・周期測定部５０１が設けられている。位相検出・周期測定部５０１は、小数部位相（Fractional Phase）を求めるための「位相検出（phase detect）」と、式（１）に示した「固定値」が常時測定した値に置き換えられるようにするための「周期測定（period detect）」とのいずれか一方のモードで動作する。
　位相検出・周期測定部５０１は、位相検出と周期測定の機能を兼用するために、上述した時間デジタル変換器１０４のほか、リタイミング回路５２１、マルチプレクサ５２２、デコーダ５２３、デマルチプレクサ５２４、及び平均値演算部５２５を含んで構成される。
　リタイミング回路５２１には、マルチプレクサ１０３からのクロック信号CKV_ROT及びクロック信号CKV_ROT90と、基準のクロック信号である基準クロック信号FREFが入力される。ここで、クロック信号CKV_ROTとクロック信号CKV_ROT90とは、マルチプレクサ１０３により選択される４相のクロック信号（CKV0，CKV90，CKV180，CKV270）のうちの２つのクロック信号であって、それらのクロック信号の位相が90°ずれた関係を有している。
　リタイミング回路５２１は、基準クロック信号FREFを遅延させたクロック信号REF_DLYを、マルチプレクサ５２２に出力する。また、リタイミング回路５２１は、クロック信号REF_DLYを、クロック信号CKV_ROTにより同期化し、それにより得られるクロック信号VR_SSを、マルチプレクサ５２２に出力する。
　リタイミング回路５２１は、クロック信号REF_DLYを、クロック信号CKV_ROTにより同期化し、それにより得られるクロック信号VR_SS_PDを、マルチプレクサ５２２に出力する。また、リタイミング回路５２１は、クロック信号REF_DLYを、クロック信号CKV_ROT90により同期化し、それにより得られるクロック信号VR90_SS_PDを、マルチプレクサ５２２に出力する。
　また、リタイミング回路５２１は、基準クロック信号FREFに基づいて、制御信号PSELを生成し、マルチプレクサ５２２及びデマルチプレクサ５２４に出力する。ここで、この制御信号PSELとしては、位相検出・周期測定部５０１により位相検出（phase detect）が行われる場合には、0が設定され、位相検出・周期測定部５０１により周期測定（period detect）が行われる場合には、1が設定される。
　マルチプレクサ５２２は、リタイミング回路５２１からの制御信号PSEL（PSEL=0）に従い、位相検出が行われる場合には、リタイミング回路５２１から入力されるクロック信号REF_DLYとクロック信号VR_SSを、時間デジタル変換器１０４に出力する。
　時間デジタル変換器１０４は、マルチプレクサ５２２からのクロック信号REF_DLY（START）とクロック信号VR_SS（STOP）との時間差を検出し、それにより得られる検出結果（TDCコード）を、デコーダ５２３に出力する。
　なお、図２４においては、リタイミング回路５２１からのクロック信号VR_SSが、同期クロック信号CKRとして、カウンタ１０６、基準位相生成部１０７、デジタルループフィルタ１０９、及びデコーダ５２３に出力される。すなわち、位相検出・周期測定部５０１において、位相検出が行われる場合、時間デジタル変換器１０４とリタイミング回路５２１は、上述した位相同期回路１０（図１）等における時間デジタル変換器１０４とリタイミング回路１０５と同様に動作する。
　デコーダ５２３には、時間デジタル変換器１０４からのTDCコードと、平均値演算部５２５からの平均値の演算結果が入力される。デコーダ５２３は、TDCコードと、平均値の演算結果から得られるコードを後段の処理に適した表現に変換し、それにより得られるデータ（出力コード）を、デマルチプレクサ５２４に出力する。なお、後述するように、平均値演算部５２５では、周期測定が行われる場合に、相ごとのTDCコードの平均値を算出する演算処理が行われる。
　デマルチプレクサ５２４は、リタイミング回路５２１からの制御信号PSEL（PSEL=0）に従い、位相検出が行われる場合には、デコーダ５２３からのデータ（小数部位相に関するデータ）を、位相比較器１０８に出力する。
　一方で、マルチプレクサ５２２は、リタイミング回路５２１からの制御信号PSEL（PSEL=1）に従い、周期測定が行われる場合には、リタイミング回路５２１から入力されるクロック信号VR_SS_PDとクロック信号VR90_SS_PDを、時間デジタル変換器１０４に出力する。
　時間デジタル変換器１０４は、マルチプレクサ５２２からの周期測定用のクロック信号VR_SS_PD（START）とクロック信号VR90_SS_PD（STOP）との時間差を測定し、それにより得られる測定結果（TDCコード）を、デコーダ５２３に出力する。デコーダ５２３は、時間デジタル変換器１０４からのTDCコードを処理し、それにより得られるデータを、デマルチプレクサ５２４に出力する。
　デマルチプレクサ５２４は、リタイミング回路５２１からの制御信号PSEL（PSEL=1）に従い、周期測定が行われる場合には、デコーダ５２３からのデータ（TDCコードに関するデータ）を、平均値演算部５２５に出力する。
　平均値演算部５２５は、デマルチプレクサ５２４からの出力として、相ごとのTDCコードが得られるので、この相ごとのTDCコードの平均値を算出し、その平均値の演算結果を、デコーダ５２３に出力する（フィードバックする）。
　これにより、デコーダ５２３では、平均値演算部５２５からの平均値の演算結果として得られる、相ごとのTDCコードの平均値を加算することで、帰還クロック信号の１周期分のTDCコードが得られる。そして、位相比較の際には、位相検出時に得られた検出結果に対し、周期測定時に得られた演算結果を適用する所定の演算を行うことで、より正確な小数部位相（Fractional Phase）が得られる。なお、この正確な小数部位相を得るための方法の詳細については、後述する。
　位相同期回路５０は、以上のように構成される。
（時間デジタル変換器の周期測定時の動作）
　図２５は、図２４の時間デジタル変換器１０４における周期測定時の動作を示すタイミングチャートである。
　位相検出・周期測定部５０１では、周期測定時に、マルチプレクサ１０３により選択される４相のクロック信号（CKV0，CKV90，CKV180，CKV270）のうち、位相が90°ずれた２つのクロック信号CKV_ROT，CKV_ROT90から得られるクロック時間差QP1からQP4までを順に選択することで、測定が行われる。
（Ａ）クロック時間差QP1の測定を行う場合
　まず、クロック時間差QP1の測定を行う場合、リタイミング回路５２１には、マルチプレクサ１０３からのクロック信号CKV0，CKV90が、クロック信号CKV_ROT，CKV_ROT90として入力される。リタイミング回路５２１は、クロック信号CKV_ROT(CKV0)とクロック信号CKV_ROT90(CKV90)により同期化された周期測定用のクロック信号VR_SS_PD(CKV0)とクロック信号VR90_SS_PD(CKV90)を、マルチプレクサ５２２に出力する。
　ここで、マルチプレクサ５２２では、周期測定が行われる場合には、制御信号PSELとして1が設定されており、リタイミング回路５２１からの周期測定用のクロック信号VR_SS_PD(CKV0)とクロック信号VR90_SS_PD(CKV90)が、時間デジタル変換器１０４に入力される。すなわち、図２５のＡに示すように、クロック信号VR_SS_PD(CKV0)の立ち上がりエッジを開始位置（START）とし、クロック信号VR90_SS_PD(CKV90)の立ち上がりエッジを終了位置（STOP）とした区間の時間が、クロック時間差QP1として、時間デジタル変換器１０４により測定される。
（Ｂ）クロック時間差QP2の測定を行う場合
　次に、クロック時間差QP2の測定を行う場合、リタイミング回路５２１には、マルチプレクサ１０３からのクロック信号CKV90，CKV180が、クロック信号CKV_ROT，CKV_ROT90として入力される。リタイミング回路５２１は、クロック信号CKV_ROT(CKV90)とクロック信号CKV_ROT90(CKV180)により同期化された周期測定用のクロック信号VR_SS_PD(CKV90)とクロック信号VR90_SS_PD(CKV180)を、マルチプレクサ５２２に出力する。
　マルチプレクサ５２２では、周期測定が行われる場合、制御信号PSELとして1が設定され、リタイミング回路５２１からの周期測定用のクロック信号VR_SS_PD(CKV90)とクロック信号VR90_SS_PD(CKV180)が、時間デジタル変換器１０４に入力される。すなわち、図２５のＢに示すように、クロック信号VR_SS_PD(CKV90)の立ち上がりエッジを開始位置（START）とし、クロック信号VR90_SS_PD(CKV180)の立ち上がりエッジを終了位置（STOP）とした区間の時間が、クロック時間差QP2として、時間デジタル変換器１０４により測定される。
（Ｃ）クロック時間差QP3の測定を行う場合
　次に、クロック時間差QP3の測定を行う場合、リタイミング回路５２１には、マルチプレクサ１０３からのクロック信号CKV180，CKV270が、クロック信号CKV_ROT，CKV_ROT90として入力される。リタイミング回路５２１は、クロック信号CKV_ROT(CKV180)とクロック信号CKV_ROT90(CKV270)により同期化された周期測定用のクロック信号VR_SS_PD(CKV180)とクロック信号VR90_SS_PD(CKV270)を、マルチプレクサ５２２に出力する。
　マルチプレクサ５２２では、周期測定が行われる場合、制御信号PSELとして1が設定され、リタイミング回路５２１からの周期測定用のクロック信号VR_SS_PD(CKV180)とクロック信号VR90_SS_PD(CKV270)が、時間デジタル変換器１０４に入力される。すなわち、図２５のＣに示すように、クロック信号VR_SS_PD(CKV180)の立ち上がりエッジを開始位置（START）とし、クロック信号VR90_SS_PD(CKV270)の立ち上がりエッジを終了位置（STOP）とした区間の時間が、クロック時間差QP3として、時間デジタル変換器１０４により測定される。
（Ｄ）クロック時間差QP4の測定を行う場合
　最後に、クロック時間差QP4の測定を行う場合、リタイミング回路５２１には、マルチプレクサ１０３からのクロック信号CKV270，CKV0が、クロック信号CKV_ROT，CKV_ROT90として入力される。リタイミング回路５２１は、クロック信号CKV_ROT(CKV270)とクロック信号CKV_ROT90(CKV0)により同期化された周期測定用のクロック信号VR_SS_PD(CKV270)とクロック信号VR90_SS_PD(CKV0)を、マルチプレクサ５２２に出力する。
　マルチプレクサ５２２では、周期測定が行われる場合、制御信号PSELとして1が設定され、リタイミング回路５２１からの周期測定用のクロック信号VR_SS_PD(CKV270)とクロック信号VR90_SS_PD(CKV0)が、時間デジタル変換器１０４に入力される。すなわち、図２５のＤに示すように、クロック信号VR_SS_PD(CKV270)の立ち上がりエッジを開始位置（START）とし、クロック信号VR90_SS_PD(CKV0)の立ち上がりエッジを終了位置（STOP）とした区間の時間が、クロック時間差QP4として、時間デジタル変換器１０４により測定される。
　以上のようにして、位相検出・周期測定部５０１の時間デジタル変換器１０４においては、周期測定時に、４相のクロック信号（CKV0，CKV90，CKV180，CKV270）のうち、位相が90°ずれた２つのクロック信号CKV_ROT，CKV_ROT90から得られるクロック時間差QP1乃至QP4の測定が行われる。
（位相検出・周期測定部の動作）
　ここで、周期測定時に、時間デジタル変換器１０４にて、図２５に示した動作が行われることを前提として、図２６及び図２７を参照しながら、位相検出・周期測定部５０１における周期測定時と位相検出時の動作を説明する。
（位相検出・周期測定部の周期測定時の動作）
　まず、図２６を参照して、位相検出・周期測定部５０１における周期測定時の動作を説明する。
　上述したように、位相検出・周期測定部５０１では、位相検出（phase detect）と周期測定（period detect）の機能を兼用するために、マルチプレクサ５２２とデマルチプレクサ５２４が設けられる。図２６の構成では、位相検出・周期測定部５０１により、周期測定が行われるので、マルチプレクサ５２２とデマルチプレクサ５２４に対し、制御信号PSELとして1が設定されている。
　ただし、説明の都合上、図２６の構成では、図２４に示したマルチプレクサ５２２を、クロック信号VR_SS_PD，REF_DLYが入力されるマルチプレクサ５２２－１と、クロック信号VR90_SS_PD，VR_SSが入力されるマルチプレクサ５２２－２とに分けて図示している。また、図２６の構成では、図２４に示した時間デジタル変換器１０４とデコーダ５２３をまとめて、TDC+Decoder５３１として図示している。
　マルチプレクサ５２２－１では、制御信号PSELとして1が設定されているので、クロック信号VR_SS_PD，REF_DLYのうち、周期測定用のクロック信号VR_SS_PDが、TDC+Decoder５３１に入力される。一方で、マルチプレクサ５２２－２では、制御信号PSELとして1が設定されているので、クロック信号VR90_SS_PD，VR_SSのうち、周期測定用のクロック信号VR90_SS_PDが、TDC+Decoder５３１に入力される。
　TDC+Decoder５３１（時間デジタル変換器１０４）は、マルチプレクサ５２２－１からの周期測定用のクロック信号VR_SS_PD（START）と、マルチプレクサ５２２－２からの周期測定用のクロック信号VR90_SS_PD（STOP）との時間差を測定する。時間デジタル変換器１０４では、上述した図２５に示したように、相ごとに、周期測定用のクロック信号VR_SS_PDの立ち上がりエッジを開始位置（START）とし、周期測定用のクロック信号VR90_SS_PDの立ち上がりエッジを終了位置（STOP）とした区間の時間が、クロック時間差QP1乃至QP4として、順に測定される。
　そして、TDC+Decoder５３１（時間デジタル変換器１０４）により測定されたクロック時間差QP1乃至QP4のTDCコードは、デマルチプレクサ５２４に入力される。デマルチプレクサ５２４では、制御信号PSELとして1が設定されているので、位相比較器１０８と平均値演算部５２５の出力先のうち、平均値演算部５２５に対し、TDC+Decoder５３１からのデータ（相ごとのクロック時間差（QP1乃至QP4）のTDCコード）が出力される。
　平均値演算部５２５は、デマルチプレクサ５２４からのデータに基づいて、相ごとにクロック時間差の平均値（Ave(QP)）を算出し、その平均値の演算結果を、TDC+Decoder５３１（デコーダ５２３）に出力する（フィードバックする）。すなわち、平均値演算部５２５では、相ごとのクロック時間差QP1乃至QP4が順に入力されるので、相ごとにクロック時間差の平均値を算出することで、その演算結果として、平均値Ave(QP1)，Ave(QP2)，Ave(QP3)，Ave(QP4)を得ることができる。
　TDC+Decoder５３１（デコーダ５２３）では、平均値演算部５２５からの相ごとの平均値（Ave(QP)）を、Ave(QP1)＋Ave(QP2)＋Ave(QP3)＋Ave(QP4)のように加算することで、帰還クロック信号の１周期分（P）のTDCコードを得ることができる。ここで、周期の正規化を行う場合、その正規化係数としては、帰還クロック信号の１周期分（P）の逆数である、1/Pを用いることができる。
　以上のように、位相検出・周期測定部５０１では、周期測定時に、相ごとにクロック時間差の平均値（Ave(QP)）が求められ、それらの平均値を加算することで、帰還クロック信号の１周期分のTDCコードを得ることができる。
（位相検出・周期測定部の位相検出時の動作）
　次に、図２７を参照して、位相検出・周期測定部５０１における位相検出時の動作を説明する。
　位相検出・周期測定部５０１においては、位相検出と周期測定の機能を兼用するために、マルチプレクサ５２２とデマルチプレクサ５２４が設けられているが、図２７の構成では、位相検出が行われるので、制御信号PSELとして0が設定されている。
　マルチプレクサ５２２－１では、制御信号PSELとして0が設定されているので、クロック信号VR_SS_PD，REF_DLYのうち、位相検出用のクロック信号REF_DLYが、TDC+Decoder５３１に入力される。一方で、マルチプレクサ５２２－２では、制御信号PSELとして0が設定されているので、クロック信号VR90_SS_PD，VR_SSのうち、位相検出用のクロック信号VR_SSが、TDC+Decoder５３１に入力される。
　TDC+Decoder５３１（時間デジタル変換器１０４）は、マルチプレクサ５２２－１からの位相検出用のクロック信号REF_DLY（START）と、マルチプレクサ５２２－２からの位相検出用のクロック信号VR_SS（STOP）との時間差を検出する。そして、TDC+Decoder５３１（デコーダ５２３）は、時間デジタル変換器１０４により検出された検出結果（TDCコード）と、周期測定時に平均値の演算結果から得られるデータ（出力コード）を、デマルチプレクサ５２４に出力する。
　デマルチプレクサ５２４では、制御信号PSELとして0が設定されているので、位相比較器１０８と平均値演算部５２５の出力先のうち、位相比較器１０８に対し、TDC+Decoder５３１からのデータ（小数部位相に関するデータ）が出力される。これにより、位相比較器１０８では、位相検出・周期測定部５０１からのデータを、下記の式（２）に適用することで、小数部位相（Fractional Phase）を求めることができる。
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 　　　・・・（２）
　すなわち、上述の式（１）においては、小数部位相を、「SEL値 × 固定値 ＋ TDC検出小数部位相差」により求めていたが、式（１）の「SEL値 × 固定値」である項を、式（２）では、「相ごとのクロック時間差の平均値（Ave(QP)）の加算値に対し、正規化係数を乗算した式」からなる項に置き換えている。また、式（１）の「TDC検出小数部位相差」である項を、式（２）では、「TDCコードに対し、正規化係数を乗算した式」からなる項に置き換えている。
　ここで、上述の式（１）では、「固定値」に誤差が含まれている場合に、「TDC検出小数部位相差」に対する加算量にオフセットが生じることで、正確な帰還位相情報を得ることができないことが想定されるのは先に述べた通りである。一方で、式（２）においては、「固定値」を、「常時測定された値（可変値）」に置き換えられるようにすることで、「TDCコード × 1/P」に対する加算量にオフセットが生じることはなく、より正確な小数部位相（Fractional Phase）を得ることができる。
　具体的には、例えば、図２６に示した周期測定時に、平均値演算部５２５により、平均値Ave(QP1)が13段、平均値Ave(QP2)が16段、平均値Ave(QP3)が15段、及び平均値Ave(QP4)が16段として算出された場合、TDC+Decoder５３１（デコーダ５２３）では、それらの平均値Ave(QP)を加算することで、帰還クロック信号の１周期分（P）が60段となる。したがって、正規化係数（1/P）として、1/60が得られる。
　一方で、図２７に示した位相検出時に、時間デジタル変換器１０４により1である検出結果（TDCコード）が得られ、制御信号SELとして、2であるSEL値が設定されている場合、位相比較器１０８では、上述の式（２）を適用することで、小数部位相（Fractional Phase）として、0.5が得られる。つまり、式（２）においては、(Ave(QP1)+Ave(QP2))×1/Pにより、(13+16)に1/60が乗じられ、TDCコード×1/Pにより、1に1/60が乗じされ、その結果得られる２つの値が足し合わされることで、0.5である小数部位相が求められる。
　以上のように、位相検出・周期測定部５０１において、位相検出を行うだけでなく、周期測定が行われるようにすることで、位相検出時における検出結果（TDCコード）から得られる値（TDCコード × 1/P）に対し、周期測定時における測定結果（TDCコード）から得られる値（平均値Ave(QP)の和 × 1/P）を適用して、より正確な小数部位相（Fractional Phase）を得ることができる。
（基準クロック信号FREFの下げエッジを使用した周期測定）
　次に、図２８及び図２９を参照して、基準クロック信号FREFの下げエッジを使用した周期測定の具体例を説明する。
（回路構成例）
　図２８は、図２４の位相検出・周期測定部５０１の一部の構成を、回路的に表した図である。
　図２８において、位相検出・周期測定部５０１は、時間デジタル変換器１０４とマルチプレクサ５２２－１，５２２－２のほか、インバータ５４１、フリップフロップ５４４乃至５４７、デマルチプレクサ５４８、及びフリップフロップ５４９乃至５５２を含んで構成される。なお、図２８において、バッファ５４２と遅延素子５４３は遅延を表している。
　すなわち、図２８においては、位相検出・周期測定部５０１の構成の一部を示しており、例えば、インバータ５４１やフリップフロップ５４４乃至５４７などが、リタイミング回路５２１（図２４）に相当している。ただし、平均値演算部５２５（図２４）などの回路構成については、説明の都合上、図示を省略している。
　基準クロック信号FREFは、インバータ５４１に入力される。インバータ５４１は、そこに入力された基準クロック信号FREFを反転させ、制御信号PSELとして、マルチプレクサ５２２－１，５２２－２と、デマルチプレクサ５４８に出力する。すなわち、マルチプレクサ５２－１，５２２－２と、デマルチプレクサ５４８には、位相検出が行われる場合、0である制御信号PSELが入力され、周期測定が行われる場合、1である制御信号PSELが入力される。
　位相検出時において、マルチプレクサ５２２－１は、制御信号PSEL（PSEL=0）に従い、基準クロック信号FREFがバッファ５４２により遅延されることで得られるクロック信号REF_DLYを、時間デジタル変換器１０４に出力する。
　また、位相検出時において、マルチプレクサ５２２－２は、制御信号PSEL（PSEL=0）に従い、フリップフロップ５４４を介して入力されるクロック信号VR_SSを、時間デジタル変換器１０４に出力する。ただし、フリップフロップ５４４では、クロック信号REF_DLYを、クロック信号CKV_ROTにより同期化することで、クロック信号VR_SSが得られる。
　そして、時間デジタル変換器１０４は、マルチプレクサ５２２－１からのクロック信号REF_DLY（START）と、マルチプレクサ５２２－２からのクロック信号VR_SS（STOP）との時間差を検出し、それにより得られる検出結果（TDCコード：TDC_Q）を出力する。
　ここで、時間デジタル変換器１０４は、その動作中（位相検出の動作中）に、1である制御信号SETを、デマルチプレクサ５４８に出力する。デマルチプレクサ５４８は、制御信号PSEL（PSEL=0）に従い、時間デジタル変換器１０４からの制御信号SETを、フリップフロップ５５０に出力する。フリップフロップ５５０は、制御信号SETを、クロック信号CKV_ROTにより同期化し、それにより得られる信号を、フリップフロップ５５２に出力する。
　これにより、位相検出時における、時間デジタル変換器１０４からの検出結果（TDC_Q）の出力先が、フリップフロップ５５２側となる。そして、フリップフロップ５５２では、そこに記憶されていたTDC_Q_0が、時間デジタル変換器１０４からの検出結果（TDC_Q）に置き換えられ、データが更新される。すなわち、このように更新されたデータ（TDC_Q_0）が、後段のデコーダ５２３に出力され、上述の式（２）の演算に用いられることになる。
　一方で、周期測定時において、マルチプレクサ５２２－１は、制御信号PSEL（PSEL=1）に従い、フリップフロップ５４５，５４６を介して入力されるクロック信号VR_SS_PDを、時間デジタル変換器１０４に出力する。ただし、フリップフロップ５４５，５４６では、クロック信号REF_DLYが遅延素子５４３により遅延されることで得られるクロック信号REF_DLYBを、クロック信号CKV_ROTにより同期化することで、クロック信号VR_SS_PDが得られる。
　また、周期測定時において、マルチプレクサ５２２－２は、制御信号PSEL（PSEL=1）に従い、フリップフロップ５４７を介して入力されるクロック信号VR90_SS_PDを、時間デジタル変換器１０４に出力する。ただし、フリップフロップ５４７では、クロック信号REF_DLYBを、クロック信号CKV_ROT90により同期化することで、クロック信号VR90_SS_PDが得られる。
　そして、時間デジタル変換器１０４は、マルチプレクサ５２２－１からのクロック信号VR_SS_PD（START）と、マルチプレクサ５２２－２からのクロック信号VR90_SS_PD（STOP）との時間差を測定し、それにより得られる測定結果（TDCコード：TDC_Q）を出力する。
　ここで、上述したように、時間デジタル変換器１０４は、その動作中（周期測定の動作中）に、1である制御信号SETを出力するが、デマルチプレクサ５４８は、制御信号PSEL（PSEL=1）に従い、制御信号SETを、フリップフロップ５４９に出力する。フリップフロップ５４９は、制御信号SETを、クロック信号CKV_ROT90により同期化し、それにより得られる信号を、フリップフロップ５５１に出力する。
　これにより、周期測定時における、時間デジタル変換器１０４からの測定結果（TDC_Q）の出力先が、フリップフロップ５５１側となる。そして、フリップフロップ５５１では、そこに記憶されていたTDC_Q_1が、時間デジタル変換器１０４からの測定結果（TDC_Q）に置き換えられ、データが更新される。すなわち、このように更新されたデータ（TDC_Q_1）が、後段のデコーダ５２３に出力され、平均値演算部５２５での相ごとの平均値（Ave(QP)）の演算に用いられることになる。
（位相検出と周期測定の動作）
　次に、図２９のタイミングチャートを参照して、図２８の位相検出・周期測定部５０１における位相検出時と周期測定時の動作を説明する。
　図２９において、制御信号PSELは、基準クロック信号FREFを反転させた信号であるから、それらの信号では、0と1が逆になっている。すなわち、図２９においては、PSEL=0（FREF=1）となる区間が、位相検出（PH：phase detection）を行う区間とされ、PSEL=1（FREF=0）となる区間が、周期測定（PE：period detection）を行う区間とされる。
　例えば、最初に、PSEL=0となる第１の区間は、位相検出の区間であって、時間デジタル変換器１０４により、クロック信号REF_DLYとクロック信号VR_SSとの時間差（t2-t1）が検出される（図中の「PH1」）。また、時間デジタル変換器１０４からの検出結果（TDC_Q）の出力先は、制御信号PSELと制御信号SETに応じて決定される（図中の「PH1」）。その結果、時間デジタル変換器１０４からの検出結果（TDC_Q）により、TDC_Q_0のデータが更新される（図中の「U1」）。
　次に、第１の区間に続く、PSEL=1となる第２の区間は、周期測定の区間であって、時間デジタル変換器１０４により、クロック信号VR_SS_PDとクロック信号VR90_SS_PDとの時間差（t4-t3）が測定される（図中の「PE1」）。また、時間デジタル変換器１０４からの測定結果（TDC_Q）の出力先は、制御信号PSELと制御信号SETに応じて決定される。その結果、時間デジタル変換器１０４からの測定結果（TDC_Q）により、TDC_Q_1のデータが更新される（図中の「U2」）。
　次に、第２の区間に続く、PSEL=0となる第３の区間は、位相検出の区間であって、時間デジタル変換器１０４により、クロック信号REF_DLYとクロック信号VR_SSとの時間差（t6-t5）が検出される（図中の「PH2」）。これにより、TDC_Q_0のデータが、時間デジタル変換器１０４からの検出結果（TDC_Q）により更新される（図中の「U3」）。
　なお、繰り返しになるので、これ以上は説明しないが、第３の区間以降の区間でも、PSEL=0の位相検出の区間と、PSEL=1の周期測定の区間とが交互に繰り返される。そして、位相検出の区間では、クロック信号REF_DLY（START）とクロック信号VR_SS（STOP）との時間差から得られる検出結果（TDC_Q）により、TDC_Q_0のデータが更新され、周期測定の区間では、クロック信号VR_SS_PD（START）とクロック信号VR90_SS_PD（STOP）との時間差から得られる測定結果（TDC_Q）により、TDC_Q_1のデータが更新される。
　このように、図２８及び図２９に示した例では、基準クロック信号FREFを反転させた制御信号PSELを用い、基準クロック信号FREFの下げエッジを利用することで、PSEL=1（FREF=0）となる区間を、周期測定の区間として、位相検出・周期測定部５０１での周期測定が行われるようにした。
　以上のように、第５の実施の形態の位相同期回路５０の位相検出・周期測定部５０１においては、位相検出とともに周期測定を行うことで、上述の式（２）により、小数部位相を求めることができるため、上述の式（１）の「固定値」のように誤差を含む可能性がなくなり、より正確な小数部位相（Fractional Phase）を求めることができる。
　また、第５の実施の形態の位相検出・周期測定部５０１においては、位相検出と周期測定の機能を兼用できるようにしているため、位相検出と周期測定とで同じ回路を使用することができることになり、回路面積を抑えて、低消費電力化が可能となる。
　なお、第５の実施の形態の位相同期回路５０（図２４）は、第１の実施の形態の位相同期回路１０（図１）と比べて、位相検出とともに周期測定を行うために、時間デジタル変換器１０４とリタイミング回路１０５の代わりに、位相検出・周期測定部５０１が設けられているが、基本的に同様の構成を有している。すなわち、第５の実施の形態の位相同期回路５０においても、ディレイラインを短くして検出範囲の狭い時間デジタル変換器１０４を使用して、その回路面積と消費電力を削減することができるなどの第１の実施の形態の位相同期回路１０と同様の効果を奏することができる。
＜６．第６の実施の形態＞
　ところで、上述した第５の実施の形態では、マルチプレクサ５２２－１，５２２－２と、デマルチプレクサ５４８に入力される制御信号PSELとして、インバータ５４１により基準クロック信号FREFを反転させた信号を用いた例を示したが、制御信号PSELは、他の方法により生成されるようにしてもよい。ここでは、基準クロック信号FREFを遅延させることにより、制御信号PSELを生成する方法を、第６の実施の形態として説明する。
（位相検出・周期測定部の構成）
　図３０は、本技術を適用した位相同期回路における位相検出・周期測定部の一実施の形態（第６の実施の形態）の構成を示す図である。
　図３０において、位相検出・周期測定部６０１は、図２８の位相検出・周期測定部５０１と比べて、インバータ５４１の代わりに、論理回路６４１が設けられている。また、バッファ６４２は、遅延を表している。なお、図３０の位相検出・周期測定部６０１において、図２８の位相検出・周期測定部５０１と同一の部分には同一の符号が付してあり、その説明は適宜省略するものとする。
　論理回路６４１には、基準クロック信号FREFとクロック信号VR_SSが入力される。論理回路６４１は、クロック信号VR_SSに従い、位相検出時の時間デジタル変換器１０４の動作が終了するのを待って、基準クロック信号FREFを遅延させた制御信号PSELが出力されるようにする。すなわち、このようにして基準クロック信号FREFを遅延させることで得られる制御信号PSELとしては、位相検出が行われる場合には、0である制御信号PSELが出力され、周期測定が行われる場合には、1である制御信号PSELが出力されることになる。
　そのため、位相検出時において、時間デジタル変換器１０４には、マルチプレクサ５２２－１からのクロック信号REF_DLYと、マルチプレクサ５２２－２からのクロック信号VR_SSとが入力される。時間デジタル変換器１０４は、クロック信号REF_DLY（START）とクロック信号VR_SS（STOP）との時間差を検出し、それにより得られる検出結果（TDCコード：TDC_Q）を出力する。
　そして、位相検出時における、時間デジタル変換器１０４からの検出結果（TDC_Q）の出力先は、フリップフロップ５５２側となるので、そこに記憶されていたTDC_Q_0が、TDC_Qに置き換えられ、データが更新される。すなわち、このように更新されたデータ（TDC_Q_0）が、後段のデコーダ５２３に出力され、上述の式（２）の演算に用いられることになる。
　一方で、周期測定時において、時間デジタル変換器１０４には、マルチプレクサ５２２－１からのクロック信号VR_SS_PDと、マルチプレクサ５２２－２からのクロック信号VR90_SS_PDとが入力される。時間デジタル変換器１０４は、クロック信号VR_SS_PD（START）とクロック信号VR90_SS_PD（STOP）との時間差を測定し、それにより得られる測定結果（TDCコード：TDC_Q）を出力する。
　そして、周期測定時における、時間デジタル変換器１０４からの測定結果（TDC_Q）の出力先は、フリップフロップ５５１側となるので、そこに記憶されていたTDC_Q_1が、TDC_Qに置き換えられ、データが更新される。すなわち、このように更新されたデータ（TDC_Q_1）が、後段のデコーダ５２３に出力され、平均値演算部５２５での相ごとの平均値（Ave(QP)）の演算に用いられることになる。
（位相検出と周期測定の動作）
　次に、図３１のタイミングチャートを参照して、図３０の位相検出・周期測定部６０１における位相検出時と周期測定時の動作を説明する。
　図３１において、制御信号PSELは、基準クロック信号FREFを遅延させて得られる信号であって、位相検出時の時間デジタル変換器１０４の動作が終了するときに、制御信号PSELが、0から1に切り替わる。すなわち、図３１においては、PSEL=0（FREF=1）となる区間が、位相検出（PH）を行う区間とされ、PSEL=1（FREF=1）となる区間が、周期測定（PE）を行う区間とされる。
　例えば、最初に、PSEL=0（FREF=1）となる第１の区間は、位相検出の区間であって、時間デジタル変換器１０４により、クロック信号REF_DLYとクロック信号VR_SSとの時間差（t2-t1）が検出される（図中の「PH1」）。また、時間デジタル変換器１０４からの検出結果（TDC_Q）の出力先は、制御信号PSELと制御信号SETに応じて決定される（図中の「PH1」）。その結果、時間デジタル変換器１０４からの検出結果（TDC_Q）により、TDC_Q_0のデータが更新される（図中の「U1」）。
　次に、第１の区間に続く、PSEL=1（FREF=1）となる第２の区間は、周期測定の区間であって、時間デジタル変換器１０４により、クロック信号VR_SS_PDとクロック信号VR90_SS_PDとの時間差（t4-t3）が測定される（図中の「PE1」）。また、時間デジタル変換器１０４からの測定結果（TDC_Q）の出力先は、制御信号PSELと制御信号SETに応じて決定される。その結果、時間デジタル変換器１０４からの測定結果（TDC_Q）により、TDC_Q_1のデータが更新される（図中の「U2」）。
　次に、第２の区間に続く、PSEL=0（FREF=1）となる第３の区間は、位相検出の区間であって、時間デジタル変換器１０４により、クロック信号REF_DLYとクロック信号VR_SSとの時間差（t6-t5）が検出される（図中の「PH2」）。そして、時間デジタル変換器１０４からの検出結果（TDC_Q）により、TDC_Q_0のデータが更新される（図中の「U3」）。
　次に、第３の区間に続く、PSEL=1（FREF=1）となる第４の区間は、周期測定の区間であって、時間デジタル変換器１０４により、クロック信号VR_SS_PDとクロック信号VR90_SS_PDとの時間差（t8-t7）が測定される（図中の「PE2」）。そして、時間デジタル変換器１０４からの測定結果（TDC_Q）により、TDC_Q_1のデータが更新される。
　なお、繰り返しになるので、これ以上は説明しないが、第４の区間以降の区間でも、PSEL=0（FREF=1）の位相検出の区間と、PSEL=1（FREF=1）の周期測定の区間とが交互に繰り返される。そして、位相検出の区間では、クロック信号REF_DLY（START）とクロック信号VR_SS（STOP）との時間差から得られる検出結果（TDC_Q）により、TDC_Q_0のデータが更新され、周期測定の区間では、クロック信号VR_SS_PD（START）とクロック信号VR90_SS_PD（STOP）との時間差から得られる測定結果（TDC_Q）により、TDC_Q_1のデータが更新される。
　このように、図３０及び図３１に示した例では、位相検出時の時間デジタル変換器１０４の動作が終了した後に、基準クロック信号FREFを遅延させた制御信号PSELが生成されるようにすることで、PSEL=1（FREF=1）となる区間を、周期測定の区間として、位相検出・周期測定部６０１での周期測定が行われるようにした。そのため、図３０の位相検出・周期測定部６０１では、位相検出・周期測定部５０１（図２８）とは異なり、時間デジタル変換器１０４の位相検出時の動作が終了した後、直ちに、周期測定時の動作が開始されることになる。
　以上のように、第６の実施の形態の位相同期回路における位相検出・周期測定部６０１においては、位相検出とともに周期測定を行うことで、上述の式（２）により、小数部位相を求めることができるため、上述の式（１）の「固定値」のように誤差を含む可能性がなくなり、より正確な小数部位相（Fractional Phase）を求めることができる。
＜７．第７の実施の形態＞
　ところで、上述した第５の実施の形態や第６の実施の形態では、位相検出時と周期測定時とで、時間デジタル変換器１０４を兼用していたが、位相検出時と周期測定時とで、異なる時間デジタル変換器１０４が用いられるようにしてもよい。そこで、位相検出用の時間デジタル変換器１０４のほかに、周期測定用の時間デジタル変換器１０４を設けた構成を、第７の実施の形態として説明する。
（位相検出・周期測定部の構成）
　図３２は、本技術を適用した位相同期回路における位相検出・周期測定部の一実施の形態（第７の実施の形態）の構成を示す図である。
　図３２において、位相検出・周期測定部７０１は、位相検出用の時間デジタル変換器１０４－１及び周期測定用の時間デジタル変換器１０４－２を含んで構成される。なお、図３２の位相検出・周期測定部７０１においては、図２８の位相検出・周期測定部５０１と同様に、フリップフロップ５４４乃至５４７が設けられている。また、バッファ５４２は、遅延を表している。
　時間デジタル変換器１０４－１は、位相検出用のTDCであり、クロック信号REF_DLYとクロック信号VR_SSとが入力される。時間デジタル変換器１０４－１は、クロック信号REF_DLY（START）とクロック信号VR_SS（STOP）との時間差を検出し、それにより得られる検出結果（TDCコード：TDC_Q_0）を出力する。そして、この検出結果（TDC_Q_0）が、後段での上述の式（２）の演算に用いられることになる。
　時間デジタル変換器１０４－２は、周期測定用のTDCであり、クロック信号VR_SS_PDとクロック信号VR90_SS_PDとが入力される。時間デジタル変換器１０４－２は、クロック信号VR_SS_PD（START）とクロック信号VR90_SS_PD（STOP）との時間差を測定し、その結果得られる測定結果（TDCコード：TDC_Q_1）を出力する。そして、この測定結果（TDC_Q_1）が、後段での平均値（Ave(QP)）の演算に用いられることになる。
　なお、時間デジタル変換器１０４－１と時間デジタル変換器１０４－２とは、位相検出用と周期測定用とで用途は異なるが、同一の構成を有し、上述した時間デジタル変換器１０４と同様に構成される。
（位相検出と周期測定の動作）
　次に、図３３のタイミングチャートを参照して、図３２の位相検出・周期測定部７０１における位相検出時と周期測定時の動作を説明する。
　ただし、第７の実施の形態では、上述した第５の実施の形態や第６の実施の形態と異なり、位相検出時と周期測定時に、時間デジタル変換器１０４を兼用せずに、位相検出用と周期測定用の時間デジタル変換器１０４を別個に設けているため、制御信号PSELや制御信号SET、TDC_Qを用いる必要がなく、それらの記載は除かれている。
　図３３において、例えば、最初に、FREF=1となる第１の区間は、位相検出の区間であって、位相検出用の時間デジタル変換器１０４－１により、クロック信号REF_DLYとクロック信号VR_SSとの時間差（t2-t1）が検出される（図中の「PH1」）。そして、位相検出用の時間デジタル変換器１０４－１による検出結果（TDC_Q_0）は、そのまま後段に出力される。
　また、第１の区間は、位相検出の区間であるが、周期測定の区間でもあるため、周期測定用の時間デジタル変換器１０４－２により、クロック信号VR_SS_PDとクロック信号VR90_SS_PDとの時間差（t4-t3）が測定される（図中の「PE1」）。そして、周期測定用の時間デジタル変換器１０４－２による測定結果（TDC_Q_1）は、そのまま後段に出力される。
　その後、第１の区間の次に、FREF=1となる第２の区間は、位相検出の区間であって、位相検出用の時間デジタル変換器１０４－１により、クロック信号REF_DLYとクロック信号VR_SSとの時間差（t6-t5）が検出される（図中の「PH2」）。そして、位相検出用の時間デジタル変換器１０４－１による検出結果（TDC_Q_0）は、そのまま後段に出力される。
　また、第２の区間は、位相検出の区間であるが、周期測定の区間でもあるため、周期測定用の時間デジタル変換器１０４－２により、クロック信号VR_SS_PDとクロック信号VR90_SS_PDとの時間差（t8-t7）が測定される（図中の「PE2」）。そして、周期測定用の時間デジタル変換器１０４－２による測定結果（TDC_Q_1）は、そのまま後段に出力される。
　なお、繰り返しになるので、これ以上は説明しないが、第２の区間以降の区間でも、FREF=1となる区間が、位相検出と周期測定の区間となる。そして、FREF=1となる区間では、クロック信号REF_DLY（START）とクロック信号VR_SS（STOP）との時間差から得られる検出結果（TDC_Q_0）と、クロック信号VR_SS_PD（START）とクロック信号VR90_SS_PD（STOP）との時間差から得られる測定結果（TDC_Q_1）がそれぞれ得られる。
　このように、図３２及び図３３に示した例では、位相検出用の時間デジタル変換器１０４－１と、周期測定用の時間デジタル変換器１０４－２と設けて、位相検出と周期測定とが、異なる時間デジタル変換器１０４により行われるようにしているため、FREF=1となる区間で、位相検出と周期測定とを並列的に行うことができる。また、時間デジタル変換器１０４での位相検出と周期測定とが別個に行われるため、マルチプレクサ５２２－１，５２２－２（図２８）やデマルチプレクサ５４８（図２８）などを設ける必要がない。
　以上のように、第７の実施の形態の位相同期回路における位相検出・周期測定部７０１においては、第１の時間デジタル変換器１０４－１により位相検出を行うとともに、第２の時間デジタル変換器１０４－２により周期測定を行うことで、上述の式（２）により、小数部位相を求めることができるため、上述の式（１）の「固定値」のように誤差を含む可能性がなくなり、より正確な小数部位相（Fractional Phase）を求めることができる。
＜８．第８の実施の形態＞
　ところで、上述した第５の実施の形態や第６の実施の形態では、基準クロック信号FREFを用いて制御信号PSELを生成する方法を例示したが、位相同期回路（ADPLL回路）におけるイネーブル信号（Enable Signal）を使用して、制御信号PSELが生成されるようにしてもよい。以下、そのような構成を、第８の実施の形態として説明する。
（位相検出・周期測定部の構成）
　図３４は、本技術を適用した位相同期回路における位相検出・周期測定部の一実施の形態（第８の実施の形態）の構成を示す図である。
　図３４において、位相検出・周期測定部８０１は、図２８の位相検出・周期測定部５０１と比べて、インバータ５４１の代わりに、制御処理部８４１が設けられている。なお、図３４の位相検出・周期測定部８０１において、図２８の位相検出・周期測定部５０１と同一の部分には同一の符号が付してあり、その説明は適宜省略するものとする。
　制御処理部８４１には、位相同期回路（ADPLL回路）のイネーブル信号が入力される。制御処理部８４１は、イネーブル信号に基づいて、位相同期回路の起動時のみ、1である制御信号PSELが出力されるようにする。すなわち、このようなイネーブル信号に応じた制御信号PSELとしては、位相同期回路の起動時のみ、周期測定を行うための1である制御信号PSELが出力され、それ以外の期間は、位相検出を行うための0である制御信号PSELが出力されることになる。
　そのため、位相検出時において、時間デジタル変換器１０４には、マルチプレクサ５２２－１からのクロック信号REF_DLYと、マルチプレクサ５２２－２からのクロック信号VR_SSとが入力される。時間デジタル変換器１０４は、クロック信号REF_DLY（START）とクロック信号VR_SS（STOP）との時間差を検出し、それにより得られる検出結果（TDCコード：TDC_Q）を出力する。
　そして、位相検出時における、時間デジタル変換器１０４からの検出結果（TDC_Q）の出力先は、フリップフロップ５５２側となるので、そこに記憶されていたTDC_Q_0が、TDC_Qに置き換えられ、データが更新される。すなわち、このように更新されたデータ（TDC_Q_0）が、後段のデコーダ５２３に出力され、上述の式（２）の演算に用いられることになる。
　一方で、周期測定時において、時間デジタル変換器１０４には、マルチプレクサ５２２－１からのクロック信号VR_SS_PDと、マルチプレクサ５２２－２からのクロック信号VR90_SS_PDとが入力される。時間デジタル変換器１０４は、クロック信号VR_SS_PD（START）とクロック信号VR90_SS_PD（STOP）との時間差を測定し、それにより得られる測定結果（TDCコード：TDC_Q）を出力する。
　そして、周期測定時における、時間デジタル変換器１０４からの測定結果（TDC_Q）の出力先は、フリップフロップ５５１側となるので、そこに記憶されたTDC_Q_1が、TDC_Qに置き換えられ、データが更新される。すなわち、このように更新されたデータ（TDC_Q_1）が、後段のデコーダ５２３に出力され、平均値演算部５２５での相ごとの平均値（Ave(QP)）の演算に用いられることになる。
（位相検出と周期測定の動作）
　次に、図３５のタイミングチャートを参照して、図３４の位相検出・周期測定部８０１における位相検出時と周期測定時の動作を説明する。
　図３５において、制御信号PSELは、イネーブル信号に応じた信号であって、位相同期回路（ADPLL回路）が起動するタイミングで、制御信号PSELが、0から1に切り替わる。すなわち、図３５においては、時刻ta乃至tbの区間が、位相同期回路（ADPLL回路）が起動する区間であって、周期測定を行う区間（PSEL=1となる区間）とされる。
　例えば、時刻taよりも前のPSEL=0（FREF=1）となる第１の区間は、位相検出の区間であって、時間デジタル変換器１０４により、クロック信号REF_DLYとクロック信号VR_SSとの時間差（t2-t1）が検出される（図中の「PH1」）。また、時間デジタル変換器１０４からの検出結果（TDC_Q）の出力先は、制御信号PSELと制御信号SETに応じて決定される（図中の「PH1」）。その結果、時間デジタル変換器１０４からの検出結果（TDC_Q）により、TDC_Q_0のデータが更新される（図中の「U1」）。
　次に、第１の区間に続く、時刻ta乃至tbのPSEL=1（FREF=0）となる第２の区間は、周期測定の区間であって、時間デジタル変換器１０４により、クロック信号VR_SS_PDとクロック信号VR90_SS_PDとの時間差（t4-t3）が測定される（図中の「PE1」）。また、時間デジタル変換器１０４からの測定結果（TDC_Q）の出力先は、制御信号PSELと制御信号SETに応じて決定される。その結果、時間デジタル変換器１０４からの測定結果（TDC_Q）により、TDC_Q_1のデータが更新される（図中の「U2」）。
　次に、第２の区間に続く、時刻tbよりも後のPSEL=0（FREF=1）となる第３の区間は、位相検出の区間であって、時間デジタル変換器１０４により、クロック信号REF_DLYとクロック信号VR_SSとの時間差（t6-t5）が検出される（図中の「PH2」）。そして、時間デジタル変換器１０４からの検出結果（TDC_Q）により、TDC_Q_0のデータが更新される（図中の「U3」）。
　なお、繰り返しになるので、これ以上は説明しないが、第３の区間以降の区間でも、PSEL=0の位相検出の区間のほかに、イネーブル信号に応じたPSEL=1の周期測定の区間が存在することになる。そして、位相検出の区間では、クロック信号REF_DLY（START）とクロック信号VR_SS（STOP）との時間差から得られる検出結果（TDC_Q）により、TDC_Q_0のデータが更新され、周期測定の区間では、クロック信号VR_SS_PD（START）とクロック信号VR90_SS_PD（STOP）との時間差から得られる測定結果（TDC_Q）により、TDC_Q_1のデータが更新される。
　このように、図３４及び図３５に示した例では、位相同期回路（ADPLL回路）におけるイネーブル信号に応じた制御信号PSELが生成されるようにすることで、PSEL=1となる区間を、周期測定の区間として、位相検出・周期測定部８０１での周期測定が行われるようにした。そのため、図３４の位相検出・周期測定部８０１では、位相同期回路の起動時に、周期測定時の動作が開始されることになる。
　以上のように、第８の実施の形態の位相同期回路における位相検出・周期測定部８０１においては、位相検出とともに周期測定を行うことで、上述の式（２）により、小数部位相を求めることができるため、上述の式（１）の「固定値」のように誤差を含む可能性がなくなり、より正確な小数部位相（Fractional Phase）を求めることができる。
　なお、帰還クロック信号の１周期を測定して正規化するための従来の技術（周期正規化）として、次のようなものがある。すなわち、正規化係数としては、時間デジタル変換器（TDC）で、帰還クロック信号の１周期を測定して、その平均をとった値の逆数を用いるようにする。そして、位相検出では、時間デジタル変換器（TDC）で得られる小数部位相情報に、当該正規化係数をかけ合わせることで、小数部位相の検出を行うというものである。例えば、１周期が、TDC段数で60段だとした場合、正規化係数は、その逆数をとった1/60となる。また、小数部位相情報として、30であるTDCコードが得られたとすると、0.5（= 30×1/60）である小数部位相（Fractional Phase）が得られる。また、周期正規化が、位相検出とは別の時間に行われるようにすることで、PVTにより変動する時間デジタル変換器（TDC）のゲインのエラーを抑えている。
　しかしながら、このような従来の技術（周期正規化）を採用する場合、帰還クロック信号の１周期をカバーするためには、多数の遅延素子で構成されたディレイラインと、これに対応する多数のフリップフロップを備える必要があり、時間デジタル変換器（TDC）の回路面積と消費電力の削減が困難である。また、多段の遅延素子が接続された回路構成は、時間デジタル変換器（TDC）の非線形性、特に、INL（積分非直線性）の悪化に繋がってしまう。時間デジタル変換器（TDC）のINLの劣化は、時間デジタル変換器（TDC）の出力周波数の近傍に発生するフラクショナルスプリアス（Fractional-Spur）の原因にもなる。
　一方で、第５の実施の形態乃至第８の実施の形態の位相同期回路では、第１の実施の形態の位相同期回路１０（図１）などと同様に、マルチプレクサ１０３により、分周器１０２により生成された４相のクロック信号（CKV0，CKV90，CKV180，CKV270）のうち、基準クロック信号FREFに近い位相を選択することで、被測定クロック信号CKVの１周期の４分の１の検出範囲（狭い検出範囲）を有する時間デジタル変換器１０４を用いて、ADPLL回路を構成することができるので、回路面積と消費電力の削減することができる。
　また、第５の実施の形態乃至第８の実施の形態の位相同期回路において、時間デジタル変換器１０４では、複数の遅延素子１２１から構成されるディレイラインを短くすることができるため、時間デジタル変換器１０４のINL(積分非直線性)の劣化を抑制することができる。さらに、これらに加えて、第５の実施の形態乃至第８の実施の形態の位相同期回路では、位相検出とともに周期測定を行うことで、上述の式（２）により、小数部位相を求めることができるため、上述の式（１）の「固定値」のように誤差を含む可能性がなくなり、より正確な小数部位相（Fractional Phase）を求めることができる。つまり、第５の実施の形態乃至第８の実施の形態の位相同期回路では、従来の技術（周期正規化）を採用する場合における問題点をすべて解決することができる。
＜９．変形例＞
　上述した説明では、マルチプレクサ１０３に入力されるクロック信号として、４相のクロック信号（CKV0，CKV90，CKV180，CKV270）と、６相のクロック信号（CKV0，CKV60，CKV120，CKV180，CKV240，CKV300）について説明したが、４相や６相は、クロック信号の相数の一例であり、多相であれば、他の相数のクロック信号を用いるようにしてもよい。ここでは、マルチプレクサ１０３に入力されるクロック信号の相数が多いほど、時間デジタル変換器１０４において、複数の遅延素子１２１から構成されるディレイラインを短くして、回路面積と消費電力を削減することができる。
　また、上述した説明では、時間デジタル変換器１０４に対し、選択クロック信号CKV_ROTが直接入力される場合を説明したが、リタイミング回路１０５により選択クロック信号CKV_ROTに同期した別の信号を生成して、時間デジタル変換器１０４に入力されるようにしてもよい。このような構成を採用することで、時間デジタル変換器１０４において、遅延素子１２１－１乃至１２１－５から構成されるディレイラインを通過する信号のトグルを減らすことができるため、時間デジタル変換器１０４のさらなる低消費電力化を図ることができる。
　なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。例えば、上述した説明では、第１の実施の形態に対し、第５の実施の形態乃至第８の実施の形態のいずれかを適用する場合を説明したが、第５の実施の形態乃至第８の実施の形態は、第２の実施の形態乃至第４の実施の形態のいずれかに適用するようにしてもよい。
　また、本技術は、以下のような構成をとることができる。
（１）
　デジタルの制御信号によって発振周波数を制御するデジタル制御発振部と、
　前記デジタル制御発振部に同期した多相のクロック信号を生成する多相クロック生成部と、
　前記多相のクロック信号のうち、いずれか１つのクロック信号を、選択クロック信号として選択するクロック選択部と、
　前記選択クロック信号と、基準のクロック信号である基準クロック信号との時間差を検出する時間デジタル変換部と、
　前記多相のクロック信号のうち、いずれか１つのクロック信号により駆動されるカウンタ部と、
　基準位相を生成する基準位相生成部と、
　前記カウンタ部の出力値と前記時間デジタル変換部の出力値とから得られる帰還位相情報を、前記基準位相と比較する位相比較部と、
　前記位相比較部の出力を平滑化して、前記デジタル制御発振部に対する前記制御信号を生成するデジタルループフィルタ部と
　を備える位相同期回路。
（２）
　前記多相クロック生成部は、分周器により構成される
　（１）に記載の位相同期回路。
（３）
　前記デジタル制御発振部の発振周期は、前記時間デジタル変換部による時間の検出範囲を、前記分周器の分周比で除算して得られる値よりも長くなる
　（２）に記載の位相同期回路。
（４）
　前記デジタル制御発振部は、前記多相のクロック信号を生成可能であって、前記多相クロック生成部を兼ねている
　（１）に記載の位相同期回路。
（５）
　前記デジタル制御発振部の発振周期は、前記時間デジタル変換部による時間の検出範囲よりも長くなる
　（４）に記載の位相同期回路。
（６）
　前記時間デジタル変換部は、論理ゲートの伝搬遅延よりも細かい分解能を有する
　（１）乃至（５）のいずれかに記載の位相同期回路。
（７）
　前記時間デジタル変換部の出力コードを監視し、前記選択クロック信号と前記基準クロック信号との時間差が、前記時間デジタル変換部の検出範囲内に収まるように、ループ内のいずれかの箇所に補正値を加算するオフセット調整部をさらに備える
　（１）乃至（６）のいずれかに記載の位相同期回路。
（８）
　前記オフセット調整部は、前記位相比較部の出力に、前記補正値を加算する
　（７）に記載の位相同期回路。
（９）
　前記オフセット調整部は、前記クロック選択部に対する制御信号を生成する際に、前記基準位相に、前記補正値を加算する
　（７）に記載の位相同期回路。
（１０）
　前記時間デジタル変換部は、前記多相のクロック信号のうち、いずれか２つのクロック信号の時間差を測定し、
　前記時間デジタル変換部の出力値は、測定された時間差の測定結果に応じて得られた値となる
　（１）乃至（９）のいずれかに記載の位相同期回路。
（１１）
　前記多相のクロック信号のうち、いずれか２つのクロック信号の時間差を測定する第２の時間デジタル変換部をさらに備え、
　前記時間デジタル変換部の出力値は、前記第２の時間デジタル変換部により測定された時間差の測定結果に応じて得られた値となる
　（１）乃至（９）のいずれかに記載の位相同期回路。
（１２）
　前記時間デジタル変換部又は前記第２の時間デジタル変換部は、前記多相のクロック信号の組み合わせに応じて、前記２つのクロック信号の時間差の測定を複数回繰り返して行い、
　前記時間デジタル変換部の出力値は、複数の時間差の測定結果に応じて得られた値となる
　（１０）又は（１１）に記載の位相同期回路。
（１３）
　複数回の時間差の測定で得られる複数の時間差の測定結果を演算することで、１回の時間差の測定で得られる時間差の測定結果が示す時間差よりも、長い時間差が得られる
　（１２）に記載の位相同期回路。
（１４）
　前記時間デジタル変換部は、前記選択クロック信号と前記基準クロック信号との時間差の検出を行う時間とは異なる時間に、前記２つのクロック信号の時間差の測定を行う
　（１）乃至（１３）のいずれかに記載の位相同期回路。
（１５）
　デジタル制御発振部と、多相クロック生成部と、クロック選択部と、時間デジタル変換部と、カウンタ部と、基準位相生成部と、位相比較部と、デジタルループフィルタ部とを有する位相同期回路の制御方法であって、
　前記デジタル制御発振部が、デジタルの制御信号によって発振周波数を制御し、
　前記多相クロック生成部が、前記デジタル制御発振部に同期した多相のクロック信号を生成し、
　前記クロック選択部が、前記多相のクロック信号のうち、いずれか１つのクロック信号を、選択クロック信号として選択し、
　前記時間デジタル変換部が、前記選択クロック信号と、基準のクロック信号である基準クロック信号との時間差を検出し、
　前記カウンタ部が、前記多相のクロック信号のうち、いずれか１つのクロック信号により駆動され、
　前記基準位相生成部が、基準位相を生成し、
　前記位相比較部が、前記カウンタ部の出力値と前記時間デジタル変換部の出力値とから得られる帰還位相情報を、前記基準位相と比較し、
　前記デジタルループフィルタ部が、前記位相比較部の出力を平滑化して、前記デジタル制御発振部に対する前記制御信号を生成する
　ステップを含む制御方法。
　１０，２０，３０，４０，５０　位相同期回路，　１０１　デジタル制御発振器（DCO），　１０２　分周器，　１０３　マルチプレクサ，　１０４，１０４－１，１０４－２　時間デジタル変換器（TDC），　１０５　リタイミング回路，　１０６　カウンタ，　１０７　基準位相生成部，　１０８　位相比較器，　１０９　デジタルループフィルタ，　１２１　遅延素子，　１２２　フリップフロップ，　１２３　デコーダ，　１４１　Coarse TDC，　１４２　余り生成部，　１４３　Fine TDC，　１４４　Coarse-Fine連結処理部，　１４５　時間増幅器，　２０１　デジタル制御発振器，　２２１　差動アンプ，　２２２　発振リング，　３０１　オフセット調整部，　３０２　加算器，　４０１　オフセット調整部，　４０７　基準位相生成部，　４２１　加算器，　４２２　フリップフロップ，　４２３　加算器，　４２４　制御信号生成部，　５０１，６０１，７０１，８０１　位相検出・周期測定部，　５２１　リタイミング回路，　５２２，５２２－１，５２２－２　マルチプレクサ，　５２３　デコーダ，　５２４　デマルチプレクサ，　５２５　平均値演算部

Claims (15)

  1. 　デジタルの制御信号によって発振周波数を制御するデジタル制御発振部と、
    　前記デジタル制御発振部に同期した多相のクロック信号を生成する多相クロック生成部と、
    　前記多相のクロック信号のうち、いずれか１つのクロック信号を、選択クロック信号として選択するクロック選択部と、
    　前記選択クロック信号と、基準のクロック信号である基準クロック信号との時間差を検出する時間デジタル変換部と、
    　前記多相のクロック信号のうち、いずれか１つのクロック信号により駆動されるカウンタ部と、
    　基準位相を生成する基準位相生成部と、
    　前記カウンタ部の出力値と前記時間デジタル変換部の出力値とから得られる帰還位相情報を、前記基準位相と比較する位相比較部と、
    　前記位相比較部の出力を平滑化して、前記デジタル制御発振部に対する前記制御信号を生成するデジタルループフィルタ部と
    　を備える位相同期回路。
  2. 　前記多相クロック生成部は、分周器により構成される
    　請求項１に記載の位相同期回路。
  3. 　前記デジタル制御発振部の発振周期は、前記時間デジタル変換部による時間の検出範囲を、前記分周器の分周比で除算して得られる値よりも長くなる
    　請求項２に記載の位相同期回路。
  4. 　前記デジタル制御発振部は、前記多相のクロック信号を生成可能であって、前記多相クロック生成部を兼ねている
    　請求項１に記載の位相同期回路。
  5. 　前記デジタル制御発振部の発振周期は、前記時間デジタル変換部による時間の検出範囲よりも長くなる
    　請求項４に記載の位相同期回路。
  6. 　前記時間デジタル変換部は、論理ゲートの伝搬遅延よりも細かい分解能を有する
    　請求項１に記載の位相同期回路。
  7. 　前記時間デジタル変換部の出力コードを監視し、前記選択クロック信号と前記基準クロック信号との時間差が、前記時間デジタル変換部の検出範囲内に収まるように、ループ内のいずれかの箇所に補正値を加算するオフセット調整部をさらに備える
    　請求項１に記載の位相同期回路。
  8. 　前記オフセット調整部は、前記位相比較部の出力に、前記補正値を加算する
    　請求項７に記載の位相同期回路。
  9. 　前記オフセット調整部は、前記クロック選択部に対する制御信号を生成する際に、前記基準位相に、前記補正値を加算する
    　請求項７に記載の位相同期回路。
  10. 　前記時間デジタル変換部は、前記多相のクロック信号のうち、いずれか２つのクロック信号の時間差を測定し、
    　前記時間デジタル変換部の出力値は、測定された時間差の測定結果に応じて得られた値となる
    　請求項１に記載の位相同期回路。
  11. 　前記多相のクロック信号のうち、いずれか２つのクロック信号の時間差を測定する第２の時間デジタル変換部をさらに備え、
    　前記時間デジタル変換部の出力値は、前記第２の時間デジタル変換部により測定された時間差の測定結果に応じて得られた値となる
    　請求項１に記載の位相同期回路。
  12. 　前記時間デジタル変換部は、前記多相のクロック信号の組み合わせに応じて、前記２つのクロック信号の時間差の測定を複数回繰り返して行い、
    　前記時間デジタル変換部の出力値は、複数の時間差の測定結果に応じて得られた値となる
    　請求項１０に記載の位相同期回路。
  13. 　複数回の時間差の測定で得られる複数の時間差の測定結果を演算することで、１回の時間差の測定で得られる時間差の測定結果が示す時間差よりも、長い時間差が得られる
    　請求項１２に記載の位相同期回路。
  14. 　前記時間デジタル変換部は、前記選択クロック信号と前記基準クロック信号との時間差の検出を行う時間とは異なる時間に、前記２つのクロック信号の時間差の測定を行う
    　請求項１０に記載の位相同期回路。
  15. 　デジタル制御発振部と、多相クロック生成部と、クロック選択部と、時間デジタル変換部と、カウンタ部と、基準位相生成部と、位相比較部と、デジタルループフィルタ部とを有する位相同期回路の制御方法であって、
    　前記デジタル制御発振部が、デジタルの制御信号によって発振周波数を制御し、
    　前記多相クロック生成部が、前記デジタル制御発振部に同期した多相のクロック信号を生成し、
    　前記クロック選択部が、前記多相のクロック信号のうち、いずれか１つのクロック信号を、選択クロック信号として選択し、
    　前記時間デジタル変換部が、前記選択クロック信号と、基準のクロック信号である基準クロック信号との時間差を検出し、
    　前記カウンタ部が、前記多相のクロック信号のうち、いずれか１つのクロック信号により駆動され、
    　前記基準位相生成部が、基準位相を生成し、
    　前記位相比較部が、前記カウンタ部の出力値と前記時間デジタル変換部の出力値とから得られる帰還位相情報を、前記基準位相と比較し、
    　前記デジタルループフィルタ部が、前記位相比較部の出力を平滑化して、前記デジタル制御発振部に対する前記制御信号を生成する
    　ステップを含む制御方法。
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