JP5010704B2 - 局部発振器 - Google Patents
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Description
図1は、本実施の形態に係るADPLL(All Digital Phased Locked Loop)の概略構成例を示す図である。図2は、カウンタの期待値ズレを説明するためのタイミングチャートである。
図6は、実施の形態2に係るTDCの構成例を示す図である。実施の形態2のTDC4では、TDC4のφRFfに対して外部より誤差情報(オフセット)を加えて、TDC4とカウンタ2の参照信号REFに対する回路間の動作タイミングのズレを補整することで、より高精度に誤差を補正する構成である。
図8は、実施の形態3に係るTDCの構成例を示す図である。実施の形態3のTDC4では、TDCでCKVの遅延量を制御することで、CKVの周期に対して、あるNという間隔でR値を出力する。これにより、周期データを算出して判定する必要がなくなる。
Claims (2)
- 発振器制御ワードに応じた発振周波数の発振信号を出力するデジタル制御発振器と、
前記発振信号をカウントし、前記発振信号で同期化された参照信号に基づいてカウント値を発振器整数位相として出力するカウンタと、
前記発振信号と前記参照信号との位相差を発振器分数位相として出力し、また、前記発振信号の位相が、前記参照信号の位相に対して、前記発振信号の半周期よりも位相が遅れている場合に「−1」、遅れていない場合に「+1」の補整情報を出力する時間デジタル変換器と、
前記発振器整数位相と前記発振器分数位相とを加算し、加算値を第1位相情報として出力する加算器と、
1クロック前の周波数制御ワードと第2位相情報との加算出力を発振器予測位相として出力する遅延器と、
|前記第1位相情報−前記発振器予測位相|>|前記第1位相情報+前記補整情報−前記発振器予測位相|の場合に、前記第1位相情報に前記補整情報を加算したものを前記第2位相情報として出力し、|前記第1位相情報−前記発振器予測位相|>|前記第1位相情報+前記補整情報−前記発振器予測位相|でない場合に、前記第1位相情報を前記第2位相情報として出力する補正部と、
前記デジタル制御発振器の発振周波数を設定するための参照位相と前記第2位相情報との差分を平滑化して、前記発振器制御ワードを出力するフィルタと、
を備えたことを特徴とする局部発振器。 - 前記時間デジタル変換器から出力される前記発振器分数位相に外部からオフセットを加えたことを特徴とする請求項1に記載の局部発振器。
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