JP2001060864A - ディジタル・フェーズ・ロックド・ループ回路 - Google Patents
ディジタル・フェーズ・ロックド・ループ回路Info
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- JP2001060864A JP2001060864A JP11233149A JP23314999A JP2001060864A JP 2001060864 A JP2001060864 A JP 2001060864A JP 11233149 A JP11233149 A JP 11233149A JP 23314999 A JP23314999 A JP 23314999A JP 2001060864 A JP2001060864 A JP 2001060864A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 積分回路の時定数によって定常位相差に振動
現象を発生させず、定常位相差を低減し、かつ過渡応答
特性および定常特性が良好であるＰＬＬ回路を提供す
る。 【解決手段】 制御回路８を設けて、位相差量子化回路
１と位相差判定回路２とから得られる位相誤差出力を元
に位相差成分に対応したオフセット電圧ＯＳＥＴを付与
するように制御させることができる。詳しくは、制御回
路８に位相差量子化回路１と位相差判定回路２とから得
られる出力値のピーク値を検出させ、そのピーク値に対
応したオフセット出力ＯＳＥＴを付与するように制御さ
せることができる。この結果、定常位相差を低減し、出
力位相差を低減化して電圧制御発振回路ＶＣＯ７の出力
ＶＯＵＴの安定化を図ることができる。
現象を発生させず、定常位相差を低減し、かつ過渡応答
特性および定常特性が良好であるＰＬＬ回路を提供す
る。 【解決手段】 制御回路８を設けて、位相差量子化回路
１と位相差判定回路２とから得られる位相誤差出力を元
に位相差成分に対応したオフセット電圧ＯＳＥＴを付与
するように制御させることができる。詳しくは、制御回
路８に位相差量子化回路１と位相差判定回路２とから得
られる出力値のピーク値を検出させ、そのピーク値に対
応したオフセット出力ＯＳＥＴを付与するように制御さ
せることができる。この結果、定常位相差を低減し、出
力位相差を低減化して電圧制御発振回路ＶＣＯ７の出力
ＶＯＵＴの安定化を図ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル・フェ
ーズ・ロックド・ループ（Phase Locked Loop :ＰＬ
Ｌ）回路に関し、特に出力信号を高安定化させたディジ
タルＰＬＬ回路に関する。
ーズ・ロックド・ループ（Phase Locked Loop :ＰＬ
Ｌ）回路に関し、特に出力信号を高安定化させたディジ
タルＰＬＬ回路に関する。
【０００２】
【従来の技術】入力クロックに同期したクロック信号を
生成する場合、通常、ＰＬＬ回路が用いられている。Ｐ
ＬＬ回路は、電圧制御発信器（Voltage Controlled Osc
illator : ＶＣＯ）へ入力する制御電圧をＰＬＬ回路の
基準となる入力信号とＶＣＯの出力信号との間の位相差
から生成するために、ＶＣＯの初期特性のばらつきまた
は周囲の温度等によってＶＣＯの発振周波数が変化する
ことから、定常位相誤差（定常位相差）が生じる。
生成する場合、通常、ＰＬＬ回路が用いられている。Ｐ
ＬＬ回路は、電圧制御発信器（Voltage Controlled Osc
illator : ＶＣＯ）へ入力する制御電圧をＰＬＬ回路の
基準となる入力信号とＶＣＯの出力信号との間の位相差
から生成するために、ＶＣＯの初期特性のばらつきまた
は周囲の温度等によってＶＣＯの発振周波数が変化する
ことから、定常位相誤差（定常位相差）が生じる。
【０００３】ＰＬＬ回路出力の定常位相差を低減するた
めにはループゲインを大きくすれば良いが、ループゲイ
ンを大きくすると、入力信号の変動に対してＰＬＬ回路
の反応が急峻になり、この結果安定性が悪くなるという
問題があった。
めにはループゲインを大きくすれば良いが、ループゲイ
ンを大きくすると、入力信号の変動に対してＰＬＬ回路
の反応が急峻になり、この結果安定性が悪くなるという
問題があった。
【０００４】図５は、従来のＰＬＬ回路で用いられてい
る定常位相差の低減を説明するためのブロック図を示
す。図５において、符号５１は入力信号ＩＮと分周回路
信号ＲＥＦとの間の位相差を比較して位相差信号ＣＭＰ
を出力する位相比較器、５３は位相差信号ＣＭＰをフィ
ルタリングしてフィルタ出力信号Ｆを出力するフィルタ
回路、５２は位相差信号ＣＭＰの積分を行なった結果の
信号ＩＴＧを出力する積分回路、５６はフィルタ回路５
３の出力Ｆと積分回路５２の出力ＩＴＧとを加算して加
算結果ＶＩＮを得る加算回路、５４は加算結果ＶＩＮを
制御信号として入力し加算結果ＶＩＮに応じた発振周波
数の信号ＶＯＵＴを出力するＶＣＯ、５５はＶＣＯの出
力ＶＯＵＴを入力して分周した分周信号ＲＥＦを出力す
る分周回路である。
る定常位相差の低減を説明するためのブロック図を示
す。図５において、符号５１は入力信号ＩＮと分周回路
信号ＲＥＦとの間の位相差を比較して位相差信号ＣＭＰ
を出力する位相比較器、５３は位相差信号ＣＭＰをフィ
ルタリングしてフィルタ出力信号Ｆを出力するフィルタ
回路、５２は位相差信号ＣＭＰの積分を行なった結果の
信号ＩＴＧを出力する積分回路、５６はフィルタ回路５
３の出力Ｆと積分回路５２の出力ＩＴＧとを加算して加
算結果ＶＩＮを得る加算回路、５４は加算結果ＶＩＮを
制御信号として入力し加算結果ＶＩＮに応じた発振周波
数の信号ＶＯＵＴを出力するＶＣＯ、５５はＶＣＯの出
力ＶＯＵＴを入力して分周した分周信号ＲＥＦを出力す
る分周回路である。
【０００５】図５に示されるように、従来のＰＬＬ回路
は、分周回路５５がフィードバックループを構成すると
ともに、位相差信号ＣＭＰの積分を行う積分回路５２が
位相比較器５１の出力端とフィルタ回路５３の出力端と
の間に設けられ、位相差信号ＣＭＰ分の積分を行った第
２のフィードバック信号ＩＴＧをフィルタ回路５３の出
力に加算回路５６により加えて、定常位相差の低減を図
るものであった。
は、分周回路５５がフィードバックループを構成すると
ともに、位相差信号ＣＭＰの積分を行う積分回路５２が
位相比較器５１の出力端とフィルタ回路５３の出力端と
の間に設けられ、位相差信号ＣＭＰ分の積分を行った第
２のフィードバック信号ＩＴＧをフィルタ回路５３の出
力に加算回路５６により加えて、定常位相差の低減を図
るものであった。
【０００６】上述された従来のＰＬＬ回路において、積
分回路５２は位相比較器５１の出力である位相差信号Ｃ
ＭＰを一定時間積分して定常位相差に対応した信号ＩＴ
Ｇを出力し、次に、加算回路５６によりフィルタ出力信
号Ｆと定常位相差に対応した信号ＩＴＧが加算されるた
め、ＶＣＯ５４の入力信号ＶＩＮは信号ＩＴＧにより与
えられた分だけ定常位相差が低減され、出力が安定とな
るという構成を用いていた。
分回路５２は位相比較器５１の出力である位相差信号Ｃ
ＭＰを一定時間積分して定常位相差に対応した信号ＩＴ
Ｇを出力し、次に、加算回路５６によりフィルタ出力信
号Ｆと定常位相差に対応した信号ＩＴＧが加算されるた
め、ＶＣＯ５４の入力信号ＶＩＮは信号ＩＴＧにより与
えられた分だけ定常位相差が低減され、出力が安定とな
るという構成を用いていた。
【０００７】しかし、上述の構成では、一定時間定常位
相差信号ＣＭＰが積分回路５２に入力されない場合、信
号ＩＴＧの出力が無くなり位相差が徐々に拡大すること
になる。この結果位相差が拡大すると、積分回路５２よ
り信号ＩＴＧの再出力が行われて位相差の低減を行う一
連の動作を繰り返し行うため、定常位相差の振動が発生
する。この定常位相差の振動を押さえるために積分回路
５２の時定数を大きくすると、ＰＬＬ回路の位相引き込
み過程の動作が遅くなり、ＰＬＬ回路の応答特性が劣っ
てしまうという問題があった。
相差信号ＣＭＰが積分回路５２に入力されない場合、信
号ＩＴＧの出力が無くなり位相差が徐々に拡大すること
になる。この結果位相差が拡大すると、積分回路５２よ
り信号ＩＴＧの再出力が行われて位相差の低減を行う一
連の動作を繰り返し行うため、定常位相差の振動が発生
する。この定常位相差の振動を押さえるために積分回路
５２の時定数を大きくすると、ＰＬＬ回路の位相引き込
み過程の動作が遅くなり、ＰＬＬ回路の応答特性が劣っ
てしまうという問題があった。
【０００８】
【発明が解決しようとする課題】上述のように、従来の
ＰＬＬ回路においては、積分回路の時定数によって定常
位相差に振動現象が発生し、ＰＬＬ回路の出力信号が安
定しない、または位相引き込み応答特性が遅くなるとい
う問題があった。そこで、本発明の目的は、上記問題を
解決するためになされたものであり、積分回路の時定数
によって定常位相差に振動現象を発生させず、定常位相
差を低減し、かつ過渡応答特性および定常特性が良好で
あるＰＬＬ回路を提供することにある。
ＰＬＬ回路においては、積分回路の時定数によって定常
位相差に振動現象が発生し、ＰＬＬ回路の出力信号が安
定しない、または位相引き込み応答特性が遅くなるとい
う問題があった。そこで、本発明の目的は、上記問題を
解決するためになされたものであり、積分回路の時定数
によって定常位相差に振動現象を発生させず、定常位相
差を低減し、かつ過渡応答特性および定常特性が良好で
あるＰＬＬ回路を提供することにある。
【０００９】
【課題を解決するための手段】この発明のディジタル・
フェーズ・ロックド・ループ回路は、入力した制御信号
に応ずる発振周波数の信号を出力する電圧制御発振部
と、前記電圧制御発振部から出力された信号を分周して
分周信号を出力する分周回路部と、基準となる入力信号
と前記分周信号とを入力して該基準となる入力信号と該
分周信号との間の位相差を比較し、該位相差が量子化さ
れた量子化信号を出力する位相差量子化回路部と、基準
となる入力信号と前記分周信号とを入力して、該基準と
なる入力信号に対する該分周信号の位相差の進みまたは
遅れを判定した判定信号を出力する位相差判定回路部
と、前記位相差量子化回路部から出力された量子化信号
と前記位相差判定回路部から出力された判定信号とを入
力して、フィルタリングされた信号を出力するディジタ
ルフィルタ部と、前記ディジタルフィルタ部から出力さ
れたフィルタリングされた信号をラッチするラッチ回路
部と、定常位相誤差に対応したオフセット電圧を出力す
るオフセット回路部と、前記ラッチ回路部によりラッチ
された信号と前記オフセット回路部から出力された定常
位相誤差に対応した出力とを加算する加算回路部と、前
記加算回路部により加算された信号をアナログ信号へ変
換して前記電圧制御発振部へ制御信号として出力するデ
ィジタル／アナログ変換回路部と、前記位相差量子化回
路部から出力された量子化信号と前記位相差判定回路部
から出力された判定信号とを入力して、前記ディジタル
フィルタ部に対しフィルタ係数を制御し、前記ラッチ回
路に対しラッチのタイミングを制御し、前記オフセット
回路部に対し定常位相誤差に対応したオフセット電圧の
制御を行なう制御回路部とを備えたものである。
フェーズ・ロックド・ループ回路は、入力した制御信号
に応ずる発振周波数の信号を出力する電圧制御発振部
と、前記電圧制御発振部から出力された信号を分周して
分周信号を出力する分周回路部と、基準となる入力信号
と前記分周信号とを入力して該基準となる入力信号と該
分周信号との間の位相差を比較し、該位相差が量子化さ
れた量子化信号を出力する位相差量子化回路部と、基準
となる入力信号と前記分周信号とを入力して、該基準と
なる入力信号に対する該分周信号の位相差の進みまたは
遅れを判定した判定信号を出力する位相差判定回路部
と、前記位相差量子化回路部から出力された量子化信号
と前記位相差判定回路部から出力された判定信号とを入
力して、フィルタリングされた信号を出力するディジタ
ルフィルタ部と、前記ディジタルフィルタ部から出力さ
れたフィルタリングされた信号をラッチするラッチ回路
部と、定常位相誤差に対応したオフセット電圧を出力す
るオフセット回路部と、前記ラッチ回路部によりラッチ
された信号と前記オフセット回路部から出力された定常
位相誤差に対応した出力とを加算する加算回路部と、前
記加算回路部により加算された信号をアナログ信号へ変
換して前記電圧制御発振部へ制御信号として出力するデ
ィジタル／アナログ変換回路部と、前記位相差量子化回
路部から出力された量子化信号と前記位相差判定回路部
から出力された判定信号とを入力して、前記ディジタル
フィルタ部に対しフィルタ係数を制御し、前記ラッチ回
路に対しラッチのタイミングを制御し、前記オフセット
回路部に対し定常位相誤差に対応したオフセット電圧の
制御を行なう制御回路部とを備えたものである。
【００１０】ここで、この発明のディジタル・フェーズ
・ロックド・ループ回路において、前記制御回路部は、
基準となる入力信号の位相変動の発生を示すトリガ信号
をさらに入力し、該トリガ信号が入力された時点から所
定の時間、前記ディジタルフィルタ回路部に対しフィル
タ係数を変化させる制御を行なうことができるものであ
る。
・ロックド・ループ回路において、前記制御回路部は、
基準となる入力信号の位相変動の発生を示すトリガ信号
をさらに入力し、該トリガ信号が入力された時点から所
定の時間、前記ディジタルフィルタ回路部に対しフィル
タ係数を変化させる制御を行なうことができるものであ
る。
【００１１】ここで、この発明のディジタル・フェーズ
・ロックド・ループ回路において、前記制御回路部は、
該前記トリガ信号が入力された場合、該トリガ信号入力
時に発生した基準となる入力信号と分周信号との間の位
相差に対応して、前記分周回路部に対しリセット制御を
行なうことができるものである。
・ロックド・ループ回路において、前記制御回路部は、
該前記トリガ信号が入力された場合、該トリガ信号入力
時に発生した基準となる入力信号と分周信号との間の位
相差に対応して、前記分周回路部に対しリセット制御を
行なうことができるものである。
【００１２】ここで、この発明のディジタル・フェーズ
・ロックド・ループ回路において、前記制御回路部は、
前記ディジタル・フェーズ・ロックド・ループ回路が位
相引き込み動作を完了した後の定常状態において発生し
た定常位相差に対し、入力した前記量子化信号と前記判
定信号とに基づいて量子化された位相差出力のピーク平
均値を検出し、該ピーク平均値に対応したオフセット電
圧の制御を行なうことができるものである。
・ロックド・ループ回路において、前記制御回路部は、
前記ディジタル・フェーズ・ロックド・ループ回路が位
相引き込み動作を完了した後の定常状態において発生し
た定常位相差に対し、入力した前記量子化信号と前記判
定信号とに基づいて量子化された位相差出力のピーク平
均値を検出し、該ピーク平均値に対応したオフセット電
圧の制御を行なうことができるものである。
【００１３】ここで、この発明のディジタル・フェーズ
・ロックド・ループ回路において、前記制御回路部は、
前記ディジタル・フェーズ・ロックド・ループ回路が位
相引き込み動作を完了した後の定常状態において発生し
た定常位相差に対し、入力した前記量子化信号と前記判
定信号とに基づいて量子化された位相差出力の全出力の
平均値を検出し、該全出力の平均値に対応したオフセッ
ト電圧の制御を行なうことができるものである。
・ロックド・ループ回路において、前記制御回路部は、
前記ディジタル・フェーズ・ロックド・ループ回路が位
相引き込み動作を完了した後の定常状態において発生し
た定常位相差に対し、入力した前記量子化信号と前記判
定信号とに基づいて量子化された位相差出力の全出力の
平均値を検出し、該全出力の平均値に対応したオフセッ
ト電圧の制御を行なうことができるものである。
【００１４】ここで、この発明のディジタル・フェーズ
・ロックド・ループ回路において、前記制御回路部は、
前記ディジタル・フェーズ・ロックド・ループ回路が位
相引き込み動作を完了した後の定常状態において発生し
た定常位相差に対し、入力した前記量子化信号と前記判
定信号とに基づいて量子化された位相差出力の出力値が
所定の閾値を超えたことを判定し、該出力値に対応した
オフセット電圧の制御を行なうことができるものであ
る。
・ロックド・ループ回路において、前記制御回路部は、
前記ディジタル・フェーズ・ロックド・ループ回路が位
相引き込み動作を完了した後の定常状態において発生し
た定常位相差に対し、入力した前記量子化信号と前記判
定信号とに基づいて量子化された位相差出力の出力値が
所定の閾値を超えたことを判定し、該出力値に対応した
オフセット電圧の制御を行なうことができるものであ
る。
【００１５】ここで、この発明のディジタル・フェーズ
・ロックド・ループ回路において、前記制御回路部は、
前記ディジタル・フェーズ・ロックド・ループ回路が位
相引き込み動作を完了した後の定常状態において発生し
た定常位相差に対し、入力した前記量子化信号と前記判
定信号とに基づいて量子化された位相差出力の出力値に
対し、該出力値が基準となる入力信号に対して進んでい
るかまたは遅れているかを所定時間計数して計数値を求
め、該計数値に対応したオフセット電圧の制御を行なう
ことができるものである。
・ロックド・ループ回路において、前記制御回路部は、
前記ディジタル・フェーズ・ロックド・ループ回路が位
相引き込み動作を完了した後の定常状態において発生し
た定常位相差に対し、入力した前記量子化信号と前記判
定信号とに基づいて量子化された位相差出力の出力値に
対し、該出力値が基準となる入力信号に対して進んでい
るかまたは遅れているかを所定時間計数して計数値を求
め、該計数値に対応したオフセット電圧の制御を行なう
ことができるものである。
【００１６】ここで、この発明のディジタル・フェーズ
・ロックド・ループ回路において、前記制御回路部は、
前記ディジタル・フェーズ・ロックド・ループ回路が位
相引き込み動作を完了した後の定常状態において発生し
た定常位相差に対し、該ディジタル・フェーズ・ロック
ド・ループ回路に電源を投入した後の所定の時間、前記
ディジタルフィルタ部のフィルタ係数を変化させること
ができるものである。
・ロックド・ループ回路において、前記制御回路部は、
前記ディジタル・フェーズ・ロックド・ループ回路が位
相引き込み動作を完了した後の定常状態において発生し
た定常位相差に対し、該ディジタル・フェーズ・ロック
ド・ループ回路に電源を投入した後の所定の時間、前記
ディジタルフィルタ部のフィルタ係数を変化させること
ができるものである。
【００１７】ここで、この発明のディジタル・フェーズ
・ロックド・ループ回路において、前記制御回路部は、
前記ディジタル・フェーズ・ロックド・ループ回路が位
相引き込み動作を完了した後の定常状態において発生し
た定常位相差に対し、入力した前記量子化信号と前記判
定信号とに基づいて量子化された位相差出力の出力値に
対応させて前記ディジタルフィルタ部のフィルタ係数を
変化させることができるものである。
・ロックド・ループ回路において、前記制御回路部は、
前記ディジタル・フェーズ・ロックド・ループ回路が位
相引き込み動作を完了した後の定常状態において発生し
た定常位相差に対し、入力した前記量子化信号と前記判
定信号とに基づいて量子化された位相差出力の出力値に
対応させて前記ディジタルフィルタ部のフィルタ係数を
変化させることができるものである。
【００１８】ここで、この発明のディジタル・フェーズ
・ロックド・ループ回路において、前記ディジタルフィ
ルタ部は、前記位相差量子化回路部から出力された量子
化信号のみを入力してフィルタリングされた信号を出力
し、前記制御回路部は、前記位相差判定回路部から出力
された判定信号のみを入力して、前記ディジタルフィル
タ部に対しフィルタ係数を制御し、前記ラッチ回路に対
しラッチのタイミングを制御し、前記オフセット回路部
に対し定常位相誤差に対応したオフセット電圧の制御を
行ない、基準となる入力信号と分周信号との間の位相差
が所定値より小さい場合は、前記オフセット回路部に対
し微細な出力制御を行ない、基準となる入力信号と分周
信号との間の位相差が所定値より大きい場合は所定値よ
り小さい場合と比べて位相引き込みを高速化させること
ができるものである。
・ロックド・ループ回路において、前記ディジタルフィ
ルタ部は、前記位相差量子化回路部から出力された量子
化信号のみを入力してフィルタリングされた信号を出力
し、前記制御回路部は、前記位相差判定回路部から出力
された判定信号のみを入力して、前記ディジタルフィル
タ部に対しフィルタ係数を制御し、前記ラッチ回路に対
しラッチのタイミングを制御し、前記オフセット回路部
に対し定常位相誤差に対応したオフセット電圧の制御を
行ない、基準となる入力信号と分周信号との間の位相差
が所定値より小さい場合は、前記オフセット回路部に対
し微細な出力制御を行ない、基準となる入力信号と分周
信号との間の位相差が所定値より大きい場合は所定値よ
り小さい場合と比べて位相引き込みを高速化させること
ができるものである。
【００１９】ここで、この発明のディジタル・フェーズ
・ロックド・ループ回路において、前記制御回路部は、
該前記トリガ信号が入力された場合、所定時間、前記位
相差判定回路部から出力された判定信号により前記オフ
セット回路部のみを制御することができるものである。
・ロックド・ループ回路において、前記制御回路部は、
該前記トリガ信号が入力された場合、所定時間、前記位
相差判定回路部から出力された判定信号により前記オフ
セット回路部のみを制御することができるものである。
【００２０】ここで、この発明のディジタル・フェーズ
・ロックド・ループ回路において、前記制御回路部は、
該前記トリガ信号が入力された場合、前記分周回路部に
対するリセット制御を行なうとともに、入力した前記量
子化信号と前記判定信号とに基づいて量子化された位相
差出力のピーク値を検出し、該ピーク値に対応したオフ
セット電圧の制御を行なうことができるものである。
・ロックド・ループ回路において、前記制御回路部は、
該前記トリガ信号が入力された場合、前記分周回路部に
対するリセット制御を行なうとともに、入力した前記量
子化信号と前記判定信号とに基づいて量子化された位相
差出力のピーク値を検出し、該ピーク値に対応したオフ
セット電圧の制御を行なうことができるものである。
【００２１】ここで、この発明のディジタル・フェーズ
・ロックド・ループ回路において、前記制御回路部は、
該前記トリガ信号が入力された場合、前記分周回路部に
対するリセット制御を行なうとともに、所定時間、前記
ディジタルフィルタ回路部のフィルタ係数を変更させる
ことができるものである。
・ロックド・ループ回路において、前記制御回路部は、
該前記トリガ信号が入力された場合、前記分周回路部に
対するリセット制御を行なうとともに、所定時間、前記
ディジタルフィルタ回路部のフィルタ係数を変更させる
ことができるものである。
【００２２】ここで、この発明のディジタル・フェーズ
・ロックド・ループ回路において、前記制御回路部は、
該前記トリガ信号が入力された場合、前記分周回路部に
対するリセット制御を行なうとともに、所定時間、前記
位相差判定回路部から出力された判定信号により前記オ
フセット回路部のみを制御することができるものであ
る。
・ロックド・ループ回路において、前記制御回路部は、
該前記トリガ信号が入力された場合、前記分周回路部に
対するリセット制御を行なうとともに、所定時間、前記
位相差判定回路部から出力された判定信号により前記オ
フセット回路部のみを制御することができるものであ
る。
【００２３】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態を詳細に説明する。
実施の形態を詳細に説明する。
【００２４】実施の形態１.図１は、本発明の実施形態
１におけるＰＬＬ回路の構成をブロック図で示す。図１
において、符号１は基準となる入力信号ＩＮと分周信号
ＲＥＦとを入力して入力信号ＩＮと分周信号ＲＥＦとの
間の位相差を比較し、この位相差が量子化された量子化
信号Ｄ１を出力する位相差量子化回路、２は入力信号Ｉ
Ｎと分周信号ＲＥＦとを入力して、入力信号ＩＮに対す
る分周信号ＲＥＦの位相差の進みまたは遅れを判定した
判定信号Ｄ２を出力する位相差判定回路、３は位相差量
子化回路１から出力された量子化信号Ｄ１と位相差判定
回路２から出力された判定信号Ｄ２とを入力して、フィ
ルタリングされたディジタルフィルタ出力信号ＤＦを出
力するディジタルフィルタ回路、４はディジタルフィル
タ回路３から出力された信号ＤＦをラッチするラッチ回
路、９は定常位相差に対応したオフセット電圧ＯＳＥＴ
を出力するオフセット回路、５はラッチ回路４からラッ
チ出力された信号ＬＡＴとオフセット回路９から出力さ
れた定常位相差に対応した出力ＯＳＥＴとを加算する加
算回路、６は加算回路５により加算された信号ＡＤＤを
アナログ信号へ変換して制御信号ＣＮＴＡを出力するデ
ィジタル／アナログ（Ｄ／Ａ）変換回路、７は入力した
制御信号ＣＮＴＡに応ずる発振周波数の信号ＶＯＵＴを
出力する電圧制御発振回路ＶＣＯ、１０は電圧制御発振
回路ＶＣＯ７から出力された信号ＶＯＵＴを分周して分
周信号ＲＥＦを出力する分周回路、８は位相差量子化回
路１から出力された量子化信号Ｄ１と位相差判定回路２
から出力された判定信号Ｄ２とを入力して、ディジタル
フィルタ回路３に対しフィルタ係数を制御する信号ＣＮ
ＴＦを出力し、ラッチ回路４に対しラッチのタイミング
を制御する信号ＣＮＴＬを出力し、オフセット回路９に
対し定常位相差に対応したオフセット電圧ＯＳＥＴを出
力するように制御する信号ＣＮＴＯを出力する制御回路
部である。
１におけるＰＬＬ回路の構成をブロック図で示す。図１
において、符号１は基準となる入力信号ＩＮと分周信号
ＲＥＦとを入力して入力信号ＩＮと分周信号ＲＥＦとの
間の位相差を比較し、この位相差が量子化された量子化
信号Ｄ１を出力する位相差量子化回路、２は入力信号Ｉ
Ｎと分周信号ＲＥＦとを入力して、入力信号ＩＮに対す
る分周信号ＲＥＦの位相差の進みまたは遅れを判定した
判定信号Ｄ２を出力する位相差判定回路、３は位相差量
子化回路１から出力された量子化信号Ｄ１と位相差判定
回路２から出力された判定信号Ｄ２とを入力して、フィ
ルタリングされたディジタルフィルタ出力信号ＤＦを出
力するディジタルフィルタ回路、４はディジタルフィル
タ回路３から出力された信号ＤＦをラッチするラッチ回
路、９は定常位相差に対応したオフセット電圧ＯＳＥＴ
を出力するオフセット回路、５はラッチ回路４からラッ
チ出力された信号ＬＡＴとオフセット回路９から出力さ
れた定常位相差に対応した出力ＯＳＥＴとを加算する加
算回路、６は加算回路５により加算された信号ＡＤＤを
アナログ信号へ変換して制御信号ＣＮＴＡを出力するデ
ィジタル／アナログ（Ｄ／Ａ）変換回路、７は入力した
制御信号ＣＮＴＡに応ずる発振周波数の信号ＶＯＵＴを
出力する電圧制御発振回路ＶＣＯ、１０は電圧制御発振
回路ＶＣＯ７から出力された信号ＶＯＵＴを分周して分
周信号ＲＥＦを出力する分周回路、８は位相差量子化回
路１から出力された量子化信号Ｄ１と位相差判定回路２
から出力された判定信号Ｄ２とを入力して、ディジタル
フィルタ回路３に対しフィルタ係数を制御する信号ＣＮ
ＴＦを出力し、ラッチ回路４に対しラッチのタイミング
を制御する信号ＣＮＴＬを出力し、オフセット回路９に
対し定常位相差に対応したオフセット電圧ＯＳＥＴを出
力するように制御する信号ＣＮＴＯを出力する制御回路
部である。
【００２５】図１に示されるように、入力信号ＩＮは位
相差量子化回路１と位相差判定回路２とへ入力される。
位相差量子化回路１は入力信号ＩＮと分周回路１０から
の参照信号（分周信号）との間の位相差を検出し、検出
された位相差を量子化されたディジタル出力（量子化信
号）Ｄ１としてディジタルフィルタ３と制御回路８へ出
力する。
相差量子化回路１と位相差判定回路２とへ入力される。
位相差量子化回路１は入力信号ＩＮと分周回路１０から
の参照信号（分周信号）との間の位相差を検出し、検出
された位相差を量子化されたディジタル出力（量子化信
号）Ｄ１としてディジタルフィルタ３と制御回路８へ出
力する。
【００２６】位相差判定回路２は入力信号ＩＮと分周回
路１０からの分周信号ＲＥＦとの間の位相差が進んでい
るかまたは遅れているかを判定し、その判定結果を１ビ
ットのディジタル出力（判定信号）Ｄ２としてディジタ
ルフィルタ回路３と制御回路へ出力する。
路１０からの分周信号ＲＥＦとの間の位相差が進んでい
るかまたは遅れているかを判定し、その判定結果を１ビ
ットのディジタル出力（判定信号）Ｄ２としてディジタ
ルフィルタ回路３と制御回路へ出力する。
【００２７】ディジタルフィルタ３は、制御回路８より
指示されたフィルタ係数出力（制御信号）ＣＮＴＦに従
い、量子化信号Ｄ１と判定信号Ｄ２とにフィルタリング
処理を施し、ディジタルフィルタ出力信号ＤＦとしてラ
ッチ回路４へ出力する。ラッチ回路４は制御回路８から
出力された制御信号ＣＮＴＬによるタイミングに従い、
ディジタルフィルタ出力信号ＤＦを記憶し、次にラッチ
出力ＬＡＴを加算回路５へ出力する。オフセット回路９
は制御回路８から出力された制御信号ＣＮＴＯに従い、
定常位相差に対応した微小なオフセット出力ＯＳＥＴを
加算回路５へ出力する。
指示されたフィルタ係数出力（制御信号）ＣＮＴＦに従
い、量子化信号Ｄ１と判定信号Ｄ２とにフィルタリング
処理を施し、ディジタルフィルタ出力信号ＤＦとしてラ
ッチ回路４へ出力する。ラッチ回路４は制御回路８から
出力された制御信号ＣＮＴＬによるタイミングに従い、
ディジタルフィルタ出力信号ＤＦを記憶し、次にラッチ
出力ＬＡＴを加算回路５へ出力する。オフセット回路９
は制御回路８から出力された制御信号ＣＮＴＯに従い、
定常位相差に対応した微小なオフセット出力ＯＳＥＴを
加算回路５へ出力する。
【００２８】Ｄ／Ａ変換器６はラッチ出力ＬＡＴとオフ
セット出力ＯＳＥＴとが加算されたディジタル値である
加算結果の信号ＡＤＤをアナログ信号ＣＮＴＡへ変換す
る。アナログ信号ＣＮＴＡは電圧制御発振回路ＶＣＯ７
へ入力し、電圧制御発振回路ＶＣＯ７は入力制御信号Ｃ
ＮＴＡに対応した出力信号ＶＯＵＴを出力する。この出
力信号ＶＯＵＴは分周回路１０により入力信号ＩＮと同
じ周波数に分周され、分周信号ＲＥＦとして位相差量子
化回路１と位相差判定回路２とへ入力される。
セット出力ＯＳＥＴとが加算されたディジタル値である
加算結果の信号ＡＤＤをアナログ信号ＣＮＴＡへ変換す
る。アナログ信号ＣＮＴＡは電圧制御発振回路ＶＣＯ７
へ入力し、電圧制御発振回路ＶＣＯ７は入力制御信号Ｃ
ＮＴＡに対応した出力信号ＶＯＵＴを出力する。この出
力信号ＶＯＵＴは分周回路１０により入力信号ＩＮと同
じ周波数に分周され、分周信号ＲＥＦとして位相差量子
化回路１と位相差判定回路２とへ入力される。
【００２９】本実施の形態１におけるＰＬＬ回路が引き
込みを終了した定常状態において、電圧制御発振回路Ｖ
ＣＯ７の温度特性のばらつき等に伴う定常位相差の発生
により、位相差量子化回路１は量子化された位相誤差出
力を行う。図２は、縦軸は位相差量子化回路１が出力す
る量子化位相差出力であり、横軸は時間である。図２に
示されるように、位相差量子化回路１が出力する量子化
位相差出力により電圧制御発振回路ＶＣＯ７の出力は周
波数変動が生じ不安定になる。そこで制御回路８は、位
相差量子化回路１と位相差判定回路２とから得られる位
相差出力を元に位相差成分に対応したオフセット電圧Ｏ
ＳＥＴを付与するように制御することにより、出力位相
差を低減化し電圧制御発振回路ＶＣＯ７の出力ＶＯＵＴ
の安定化を図ることができる。
込みを終了した定常状態において、電圧制御発振回路Ｖ
ＣＯ７の温度特性のばらつき等に伴う定常位相差の発生
により、位相差量子化回路１は量子化された位相誤差出
力を行う。図２は、縦軸は位相差量子化回路１が出力す
る量子化位相差出力であり、横軸は時間である。図２に
示されるように、位相差量子化回路１が出力する量子化
位相差出力により電圧制御発振回路ＶＣＯ７の出力は周
波数変動が生じ不安定になる。そこで制御回路８は、位
相差量子化回路１と位相差判定回路２とから得られる位
相差出力を元に位相差成分に対応したオフセット電圧Ｏ
ＳＥＴを付与するように制御することにより、出力位相
差を低減化し電圧制御発振回路ＶＣＯ７の出力ＶＯＵＴ
の安定化を図ることができる。
【００３０】上述のように、制御回路８は位相差量子化
回路１と位相差判定回路２とから得られる位相誤差出力
を元に位相差成分に対応したオフセット電圧ＯＳＥＴを
付与するように制御する。その制御方法として、位相差
量子化回路１と位相差判定回路２とから得られる出力値
のピーク値を検出し、そのピーク値に対応したオフセッ
ト出力ＯＳＥＴを付与するように制御する方法がある。
この制御方法により、定常位相誤差を低減することがで
き、出力位相差を低減化しＶＣＯ出力ＶＯＵＴの安定化
を図ることが可能である。制御回路８は、ディジタル回
路による構成およびマイクロプロセッサによる構成が可
能であり、各々同等の効果を得ることができる。
回路１と位相差判定回路２とから得られる位相誤差出力
を元に位相差成分に対応したオフセット電圧ＯＳＥＴを
付与するように制御する。その制御方法として、位相差
量子化回路１と位相差判定回路２とから得られる出力値
のピーク値を検出し、そのピーク値に対応したオフセッ
ト出力ＯＳＥＴを付与するように制御する方法がある。
この制御方法により、定常位相誤差を低減することがで
き、出力位相差を低減化しＶＣＯ出力ＶＯＵＴの安定化
を図ることが可能である。制御回路８は、ディジタル回
路による構成およびマイクロプロセッサによる構成が可
能であり、各々同等の効果を得ることができる。
【００３１】以上より、実施の形態１によれば、制御回
路８を設けて、位相差量子化回路１と位相差判定回路２
とから得られる位相誤差出力を元に位相差成分に対応し
たオフセット電圧ＯＳＥＴを付与するように制御させる
ことができる。詳しくは、制御回路８に位相差量子化回
路１と位相差判定回路２とから得られる出力値のピーク
値を検出させ、そのピーク値に対応したオフセット出力
ＯＳＥＴを付与するように制御させることができる。こ
の結果、定常位相差を低減し、出力位相差を低減化して
電圧制御発振回路ＶＣＯ７の出力ＶＯＵＴの安定化を図
ることができる。
路８を設けて、位相差量子化回路１と位相差判定回路２
とから得られる位相誤差出力を元に位相差成分に対応し
たオフセット電圧ＯＳＥＴを付与するように制御させる
ことができる。詳しくは、制御回路８に位相差量子化回
路１と位相差判定回路２とから得られる出力値のピーク
値を検出させ、そのピーク値に対応したオフセット出力
ＯＳＥＴを付与するように制御させることができる。こ
の結果、定常位相差を低減し、出力位相差を低減化して
電圧制御発振回路ＶＣＯ７の出力ＶＯＵＴの安定化を図
ることができる。
【００３２】実施の形態２.図３は、本発明の実施形態
２におけるＰＬＬ回路の構成をブロック図で示す。図３
で図１と同じ符号を付したものは同じ機能を有するため
説明は省略する。図３において、符号ＴＲＧは、信号伝
送路の予備回線への切替等により入力信号ＩＮの位相が
大きく変動する場合の切替状態を示す切替制御信号（ト
リガ信号）である。
２におけるＰＬＬ回路の構成をブロック図で示す。図３
で図１と同じ符号を付したものは同じ機能を有するため
説明は省略する。図３において、符号ＴＲＧは、信号伝
送路の予備回線への切替等により入力信号ＩＮの位相が
大きく変動する場合の切替状態を示す切替制御信号（ト
リガ信号）である。
【００３３】実施の形態２においては、実施の形態１に
加えて、制御回路８がトリガ信号ＴＲＧを入力する構成
となっている。制御回路８は、トリガ信号ＴＲＧ入力時
に一定時間ディジタルフィルタ回路３のフィルタ係数を
変化させることにより、ディジタルフィルタ出力信号Ｄ
Ｆの急激な変動を低減化し、電圧制御発振回路ＶＣＯ７
の出力ＶＯＵＴの安定化を図ることができる。
加えて、制御回路８がトリガ信号ＴＲＧを入力する構成
となっている。制御回路８は、トリガ信号ＴＲＧ入力時
に一定時間ディジタルフィルタ回路３のフィルタ係数を
変化させることにより、ディジタルフィルタ出力信号Ｄ
Ｆの急激な変動を低減化し、電圧制御発振回路ＶＣＯ７
の出力ＶＯＵＴの安定化を図ることができる。
【００３４】以上より、実施の形態２によれば、実施の
形態１に加えて、制御回路８が入力信号ＩＮの位相が大
きく変動する場合の切替状態を示すトリガ信号ＴＲＧを
入力する構成とすることができる。この結果、制御回路
８は、トリガ信号ＴＲＧ入力時に一定時間ディジタルフ
ィルタ回路３のフィルタ係数を変化させることにより、
ディジタルフィルタ出力信号ＤＦの急激な変動を低減化
し、電圧制御発振回路ＶＣＯ７の出力ＶＯＵＴの安定化
を図ることができる。
形態１に加えて、制御回路８が入力信号ＩＮの位相が大
きく変動する場合の切替状態を示すトリガ信号ＴＲＧを
入力する構成とすることができる。この結果、制御回路
８は、トリガ信号ＴＲＧ入力時に一定時間ディジタルフ
ィルタ回路３のフィルタ係数を変化させることにより、
ディジタルフィルタ出力信号ＤＦの急激な変動を低減化
し、電圧制御発振回路ＶＣＯ７の出力ＶＯＵＴの安定化
を図ることができる。
【００３５】実施の形態３.図４は、本発明の実施形態
３におけるＰＬＬ回路の構成をブロック図で示す。図４
で図１または図３と同じ符号を付したものは同じ機能を
有するため説明は省略する。図４において、符号ＲＳＴ
は、分周回路１０をリセットするリセット制御信号であ
る。
３におけるＰＬＬ回路の構成をブロック図で示す。図４
で図１または図３と同じ符号を付したものは同じ機能を
有するため説明は省略する。図４において、符号ＲＳＴ
は、分周回路１０をリセットするリセット制御信号であ
る。
【００３６】実施の形態３においては、実施の形態２に
加えて、制御回路８が分周回路１０へリセット制御信号
ＲＳＴを出力する構成となっている。上述のように、信
号伝送路の予備回線への切り替え等により入力信号ＩＮ
の位相が大きく変動する場合、この切り替え状態をトリ
ガ信号ＴＲＧにより知ることができる。実施の形態３で
は、この入力信号ＩＮの切り替え発生時に分周回路１０
に対してリセット制御を行うことにより、安定した出力
を得ることができる。
加えて、制御回路８が分周回路１０へリセット制御信号
ＲＳＴを出力する構成となっている。上述のように、信
号伝送路の予備回線への切り替え等により入力信号ＩＮ
の位相が大きく変動する場合、この切り替え状態をトリ
ガ信号ＴＲＧにより知ることができる。実施の形態３で
は、この入力信号ＩＮの切り替え発生時に分周回路１０
に対してリセット制御を行うことにより、安定した出力
を得ることができる。
【００３７】以上より、実施の形態３によれば、実施の
形態２に加えて、制御回路８が分周回路１０へリセット
制御信号ＲＳＴを出力する構成とすることができる。こ
の結果、制御回路８は、トリガ信号ＴＲＧ入力時に分周
回路１０へリセット制御信号ＲＳＴを出力することがで
きるため、安定した出力を得ることができる。
形態２に加えて、制御回路８が分周回路１０へリセット
制御信号ＲＳＴを出力する構成とすることができる。こ
の結果、制御回路８は、トリガ信号ＴＲＧ入力時に分周
回路１０へリセット制御信号ＲＳＴを出力することがで
きるため、安定した出力を得ることができる。
【００３８】実施の形態４.実施の形態１ないし３にお
いて、制御回路８は位相差量子化回路１と位相差判定回
路２とから得られた位相誤差出力を元に位相差成分に対
応したオフセット電圧ＯＳＥＴを付与するように制御し
ている。本実施の形態４においては、ディジタルＰＬＬ
回路が位相引き込み動作を完了した後の定常状態におい
て発生した定常位相差に対し、その制御方法として、制
御回路８が位相差量子化回路１と位相差判定回路２とか
ら得られる出力値のピーク平均値を算出し、そのピーク
平均値に対応したオフセット出力ＯＳＥＴを付与するよ
うに制御する方法を用いることができる。この結果、定
常位相差を低減することができ、出力位相差を低減化し
て電圧制御発振回路ＶＣＯ７の出力ＶＯＵＴの安定化を
図ることができる。
いて、制御回路８は位相差量子化回路１と位相差判定回
路２とから得られた位相誤差出力を元に位相差成分に対
応したオフセット電圧ＯＳＥＴを付与するように制御し
ている。本実施の形態４においては、ディジタルＰＬＬ
回路が位相引き込み動作を完了した後の定常状態におい
て発生した定常位相差に対し、その制御方法として、制
御回路８が位相差量子化回路１と位相差判定回路２とか
ら得られる出力値のピーク平均値を算出し、そのピーク
平均値に対応したオフセット出力ＯＳＥＴを付与するよ
うに制御する方法を用いることができる。この結果、定
常位相差を低減することができ、出力位相差を低減化し
て電圧制御発振回路ＶＣＯ７の出力ＶＯＵＴの安定化を
図ることができる。
【００３９】以上より、実施の形態４によれば、実施の
形態１ないし３において、制御回路８が位相差量子化回
路１と位相差判定回路２とから得られる出力値のピーク
平均値を算出し、そのピーク平均値に対応したオフセッ
ト出力ＯＳＥＴを付与するように制御する方法を用いる
ことができるため、定常位相差を低減することができ、
出力位相差を低減化して電圧制御発振回路ＶＣＯ７の出
力ＶＯＵＴの安定化を図ることができる。
形態１ないし３において、制御回路８が位相差量子化回
路１と位相差判定回路２とから得られる出力値のピーク
平均値を算出し、そのピーク平均値に対応したオフセッ
ト出力ＯＳＥＴを付与するように制御する方法を用いる
ことができるため、定常位相差を低減することができ、
出力位相差を低減化して電圧制御発振回路ＶＣＯ７の出
力ＶＯＵＴの安定化を図ることができる。
【００４０】実施の形態５.実施の形態１ないし３にお
いて、制御回路８は位相差量子化回路１と位相差判定回
路２とから得られた位相誤差出力を元に位相差成分に対
応したオフセット電圧ＯＳＥＴを付与するように制御し
ている。本実施の形態５においては、ディジタルＰＬＬ
回路が位相引き込み動作を完了した後の定常状態におい
て発生した定常位相差に対し、その制御方法として、制
御回路８が位相差量子化回路１と位相差判定回路２とか
ら得られる出力値の全出力値の平均値を算出し、その平
均値に対応したオフセット出力ＯＳＥＴを付与するよう
に制御する方法を用いることができる。この結果、定常
位相差を低減することができ、出力位相差を低減化して
電圧制御発振回路ＶＣＯ７の出力ＶＯＵＴの安定化を図
ることができる。
いて、制御回路８は位相差量子化回路１と位相差判定回
路２とから得られた位相誤差出力を元に位相差成分に対
応したオフセット電圧ＯＳＥＴを付与するように制御し
ている。本実施の形態５においては、ディジタルＰＬＬ
回路が位相引き込み動作を完了した後の定常状態におい
て発生した定常位相差に対し、その制御方法として、制
御回路８が位相差量子化回路１と位相差判定回路２とか
ら得られる出力値の全出力値の平均値を算出し、その平
均値に対応したオフセット出力ＯＳＥＴを付与するよう
に制御する方法を用いることができる。この結果、定常
位相差を低減することができ、出力位相差を低減化して
電圧制御発振回路ＶＣＯ７の出力ＶＯＵＴの安定化を図
ることができる。
【００４１】以上より、実施の形態５によれば、実施の
形態１ないし３において、制御回路８が位相差量子化回
路１と位相差判定回路２とから得られる出力値の全出力
値の平均値を算出し、その平均値に対応したオフセット
出力ＯＳＥＴを付与するように制御する方法を用いるこ
とができるため、定常位相差を低減することができ、出
力位相差を低減化して電圧制御発振回路ＶＣＯ７の出力
ＶＯＵＴの安定化を図ることができる。
形態１ないし３において、制御回路８が位相差量子化回
路１と位相差判定回路２とから得られる出力値の全出力
値の平均値を算出し、その平均値に対応したオフセット
出力ＯＳＥＴを付与するように制御する方法を用いるこ
とができるため、定常位相差を低減することができ、出
力位相差を低減化して電圧制御発振回路ＶＣＯ７の出力
ＶＯＵＴの安定化を図ることができる。
【００４２】実施の形態６.実施の形態１ないし３にお
いて、制御回路８は位相差量子化回路１と位相差判定回
路２とから得られた位相誤差出力を元に位相差成分に対
応したオフセット電圧ＯＳＥＴを付与するように制御し
ている。本実施の形態６においては、ディジタルＰＬＬ
回路が位相引き込み動作を完了した後の定常状態におい
て発生した定常位相差に対し、その制御方法として、制
御回路８が位相差量子化回路１と位相差判定回路２とか
ら得られる出力値が所定の閾値を超えたことを判定し、
その出力値に対応したオフセット出力ＯＳＥＴを付与す
るように制御する方法を用いることができる。この結
果、定常位相差を低減することができ、出力位相差を低
減化して電圧制御発振回路ＶＣＯ７の出力ＶＯＵＴの安
定化を図ることができる。
いて、制御回路８は位相差量子化回路１と位相差判定回
路２とから得られた位相誤差出力を元に位相差成分に対
応したオフセット電圧ＯＳＥＴを付与するように制御し
ている。本実施の形態６においては、ディジタルＰＬＬ
回路が位相引き込み動作を完了した後の定常状態におい
て発生した定常位相差に対し、その制御方法として、制
御回路８が位相差量子化回路１と位相差判定回路２とか
ら得られる出力値が所定の閾値を超えたことを判定し、
その出力値に対応したオフセット出力ＯＳＥＴを付与す
るように制御する方法を用いることができる。この結
果、定常位相差を低減することができ、出力位相差を低
減化して電圧制御発振回路ＶＣＯ７の出力ＶＯＵＴの安
定化を図ることができる。
【００４３】以上より、実施の形態６によれば、実施の
形態１ないし３において、制御回路８が位相差量子化回
路１と位相差判定回路２とから得られる出力値が所定の
閾値を超えたことを判定し、その出力値に対応したオフ
セット出力ＯＳＥＴを付与するように制御する方法を用
いることができるため、定常位相差を低減することがで
き、出力位相差を低減化して電圧制御発振回路ＶＣＯ７
の出力ＶＯＵＴの安定化を図ることができる。
形態１ないし３において、制御回路８が位相差量子化回
路１と位相差判定回路２とから得られる出力値が所定の
閾値を超えたことを判定し、その出力値に対応したオフ
セット出力ＯＳＥＴを付与するように制御する方法を用
いることができるため、定常位相差を低減することがで
き、出力位相差を低減化して電圧制御発振回路ＶＣＯ７
の出力ＶＯＵＴの安定化を図ることができる。
【００４４】実施の形態７.実施の形態１ないし３にお
いて、制御回路８は位相差量子化回路１と位相差判定回
路２とから得られた位相誤差出力を元に位相差成分に対
応したオフセット電圧ＯＳＥＴを付与するように制御し
ている。本実施の形態７においては、ディジタルＰＬＬ
回路が位相引き込み動作を完了した後の定常状態におい
て発生した定常位相差に対し、その制御方法として、制
御回路８が位相差量子化回路１と位相差判定回路２とか
ら得られる出力値に対して、その出力値が基準となる入
力信号に対して進んでいるかまたは遅れているかを所定
時間計数して計数値を求め、この計数値に対応したオフ
セット出力ＯＳＥＴを付与するように制御する方法を用
いることができる。この結果、定常位相差を低減するこ
とができ、出力位相差を低減化して電圧制御発振回路Ｖ
ＣＯ７の出力ＶＯＵＴの安定化を図ることができる。計
数には制御回路８内にあるアップダウンカウンタ（不図
示）を用いることができる。
いて、制御回路８は位相差量子化回路１と位相差判定回
路２とから得られた位相誤差出力を元に位相差成分に対
応したオフセット電圧ＯＳＥＴを付与するように制御し
ている。本実施の形態７においては、ディジタルＰＬＬ
回路が位相引き込み動作を完了した後の定常状態におい
て発生した定常位相差に対し、その制御方法として、制
御回路８が位相差量子化回路１と位相差判定回路２とか
ら得られる出力値に対して、その出力値が基準となる入
力信号に対して進んでいるかまたは遅れているかを所定
時間計数して計数値を求め、この計数値に対応したオフ
セット出力ＯＳＥＴを付与するように制御する方法を用
いることができる。この結果、定常位相差を低減するこ
とができ、出力位相差を低減化して電圧制御発振回路Ｖ
ＣＯ７の出力ＶＯＵＴの安定化を図ることができる。計
数には制御回路８内にあるアップダウンカウンタ（不図
示）を用いることができる。
【００４５】以上より、実施の形態７によれば、実施の
形態１ないし３において、制御回路８が位相差量子化回
路１と位相差判定回路２とから得られる出力値に対し
て、その出力値が基準となる入力信号に対して進んでい
るかまたは遅れているかを所定時間計数して計数値を求
め、この計数値に対応したオフセット出力ＯＳＥＴを付
与するように制御する方法を用いることができるため、
定常位相差を低減することができ、出力位相差を低減化
して電圧制御発振回路ＶＣＯ７の出力ＶＯＵＴの安定化
を図ることができる。
形態１ないし３において、制御回路８が位相差量子化回
路１と位相差判定回路２とから得られる出力値に対し
て、その出力値が基準となる入力信号に対して進んでい
るかまたは遅れているかを所定時間計数して計数値を求
め、この計数値に対応したオフセット出力ＯＳＥＴを付
与するように制御する方法を用いることができるため、
定常位相差を低減することができ、出力位相差を低減化
して電圧制御発振回路ＶＣＯ７の出力ＶＯＵＴの安定化
を図ることができる。
【００４６】実施の形態８.実施の形態１ないし３にお
いて、制御回路８は位相差量子化回路１と位相差判定回
路２とから得られた位相誤差出力を元に位相差成分に対
応したオフセット電圧ＯＳＥＴを付与するように制御し
ている。本実施の形態８においては、ディジタルＰＬＬ
回路が位相引き込み動作を完了した後の定常状態におい
て発生した定常位相差に対し、その制御方法として、制
御回路８がディジタルＰＬＬ回路に電源を投入した後の
所定の時間、ディジタルフィルタ回路３のフィルタ係数
を変化させるように制御する方法を用いることができ
る。この結果、定常位相差を低減することができ、出力
位相差を低減化して電圧制御発振回路ＶＣＯ７の出力Ｖ
ＯＵＴの安定化を図ることができる。計数には制御回路
８内にあるアップダウンカウンタ（不図示）を用いるこ
とができる。
いて、制御回路８は位相差量子化回路１と位相差判定回
路２とから得られた位相誤差出力を元に位相差成分に対
応したオフセット電圧ＯＳＥＴを付与するように制御し
ている。本実施の形態８においては、ディジタルＰＬＬ
回路が位相引き込み動作を完了した後の定常状態におい
て発生した定常位相差に対し、その制御方法として、制
御回路８がディジタルＰＬＬ回路に電源を投入した後の
所定の時間、ディジタルフィルタ回路３のフィルタ係数
を変化させるように制御する方法を用いることができ
る。この結果、定常位相差を低減することができ、出力
位相差を低減化して電圧制御発振回路ＶＣＯ７の出力Ｖ
ＯＵＴの安定化を図ることができる。計数には制御回路
８内にあるアップダウンカウンタ（不図示）を用いるこ
とができる。
【００４７】以上より、実施の形態８によれば、実施の
形態１ないし３において、制御回路８がディジタルＰＬ
Ｌ回路に電源を投入した後の所定の時間、ディジタルフ
ィルタ回路３のフィルタ係数を変化させるように制御す
る方法を用いることができるため、定常位相差を低減す
ることができ、出力位相差を低減化して電圧制御発振回
路ＶＣＯ７の出力ＶＯＵＴの安定化を図ることができ
る。
形態１ないし３において、制御回路８がディジタルＰＬ
Ｌ回路に電源を投入した後の所定の時間、ディジタルフ
ィルタ回路３のフィルタ係数を変化させるように制御す
る方法を用いることができるため、定常位相差を低減す
ることができ、出力位相差を低減化して電圧制御発振回
路ＶＣＯ７の出力ＶＯＵＴの安定化を図ることができ
る。
【００４８】実施の形態９.実施の形態１ないし３にお
いて、制御回路８は位相差量子化回路１と位相差判定回
路２とから得られた位相誤差出力を元に位相差成分に対
応したオフセット電圧ＯＳＥＴを付与するように制御し
ている。本実施の形態９においては、ディジタルＰＬＬ
回路が位相引き込み動作を完了した後の定常状態におい
て発生した定常位相差に対し、その制御方法として、制
御回路８が入力した量子化信号Ｄ１と判定信号Ｄ２とに
基づいて量子化された位相差出力の出力値に対応させて
ディジタルフィルタ回路３のフィルタ係数を変化させる
ように制御するか、またはディジタルＰＬＬ回路に電源
を投入した後の所定の時間、ディジタルフィルタ回路３
のフィルタ係数を変化させるように制御する方法を用い
ることができる。この結果、定常位相差を低減すること
ができ、出力位相差を低減化して電圧制御発振回路ＶＣ
Ｏ７の出力ＶＯＵＴの安定化を図ることができる。計数
には制御回路８内にあるアップダウンカウンタ（不図
示）を用いることができる。
いて、制御回路８は位相差量子化回路１と位相差判定回
路２とから得られた位相誤差出力を元に位相差成分に対
応したオフセット電圧ＯＳＥＴを付与するように制御し
ている。本実施の形態９においては、ディジタルＰＬＬ
回路が位相引き込み動作を完了した後の定常状態におい
て発生した定常位相差に対し、その制御方法として、制
御回路８が入力した量子化信号Ｄ１と判定信号Ｄ２とに
基づいて量子化された位相差出力の出力値に対応させて
ディジタルフィルタ回路３のフィルタ係数を変化させる
ように制御するか、またはディジタルＰＬＬ回路に電源
を投入した後の所定の時間、ディジタルフィルタ回路３
のフィルタ係数を変化させるように制御する方法を用い
ることができる。この結果、定常位相差を低減すること
ができ、出力位相差を低減化して電圧制御発振回路ＶＣ
Ｏ７の出力ＶＯＵＴの安定化を図ることができる。計数
には制御回路８内にあるアップダウンカウンタ（不図
示）を用いることができる。
【００４９】以上より、実施の形態９によれば、実施の
形態１ないし３において、制御回路８が入力した量子化
信号Ｄ１と判定信号Ｄ２とに基づいて量子化された位相
差出力の出力値に対応させてディジタルフィルタ回路３
のフィルタ係数を変化させるように制御するか、または
ディジタルＰＬＬ回路に電源を投入した後の所定の時
間、ディジタルフィルタ回路３のフィルタ係数を変化さ
せるように制御する方法を用いることができるため、定
常位相差を低減することができ、出力位相差を低減化し
て電圧制御発振回路ＶＣＯ７の出力ＶＯＵＴの安定化を
図ることができる。
形態１ないし３において、制御回路８が入力した量子化
信号Ｄ１と判定信号Ｄ２とに基づいて量子化された位相
差出力の出力値に対応させてディジタルフィルタ回路３
のフィルタ係数を変化させるように制御するか、または
ディジタルＰＬＬ回路に電源を投入した後の所定の時
間、ディジタルフィルタ回路３のフィルタ係数を変化さ
せるように制御する方法を用いることができるため、定
常位相差を低減することができ、出力位相差を低減化し
て電圧制御発振回路ＶＣＯ７の出力ＶＯＵＴの安定化を
図ることができる。
【００５０】実施の形態１０.実施の形態１ないし３に
おいて、制御回路８は位相差量子化回路１と位相差判定
回路２とから得られた位相誤差出力を元に位相差成分に
対応したオフセット電圧ＯＳＥＴを付与するように制御
している。本実施の形態１０においては、その制御方法
として、ディジタルフィルタ回路２へ位相差量子化回路
１から出力された量子化信号Ｄ１のみを入力して電圧制
御発振回路７を制御すると同時に、制御回路部８が、位
相差判定回路２から出力された判定信号Ｄ２のみを入力
して、ディジタルフィルタ３に対しフィルタ係数を制御
し、ラッチ回路４に対しラッチのタイミングを制御し、
オフセット回路９に対し定常位相誤差に対応したオフセ
ット電圧の制御を行なうことができる。この結果、入力
信号ＩＮと分周信号ＲＥＦとの間の位相差が所定値より
小さい場合はオフセット回路９に対し微細な出力制御を
行ない、入力信号ＩＮと分周信号ＲＥＦとの間の位相差
が所定値より大きい場合は所定値より小さい場合と比べ
て位相引き込みを高速化させることができる。したがっ
て、定常位相差を低減することができ、出力位相差を低
減化して電圧制御発振回路ＶＣＯ７の出力ＶＯＵＴの安
定化を図ることができる。
おいて、制御回路８は位相差量子化回路１と位相差判定
回路２とから得られた位相誤差出力を元に位相差成分に
対応したオフセット電圧ＯＳＥＴを付与するように制御
している。本実施の形態１０においては、その制御方法
として、ディジタルフィルタ回路２へ位相差量子化回路
１から出力された量子化信号Ｄ１のみを入力して電圧制
御発振回路７を制御すると同時に、制御回路部８が、位
相差判定回路２から出力された判定信号Ｄ２のみを入力
して、ディジタルフィルタ３に対しフィルタ係数を制御
し、ラッチ回路４に対しラッチのタイミングを制御し、
オフセット回路９に対し定常位相誤差に対応したオフセ
ット電圧の制御を行なうことができる。この結果、入力
信号ＩＮと分周信号ＲＥＦとの間の位相差が所定値より
小さい場合はオフセット回路９に対し微細な出力制御を
行ない、入力信号ＩＮと分周信号ＲＥＦとの間の位相差
が所定値より大きい場合は所定値より小さい場合と比べ
て位相引き込みを高速化させることができる。したがっ
て、定常位相差を低減することができ、出力位相差を低
減化して電圧制御発振回路ＶＣＯ７の出力ＶＯＵＴの安
定化を図ることができる。
【００５１】以上より、実施の形態１０によれば、実施
の形態１ないし３において、ディジタルフィルタ回路２
へ位相差量子化回路１から出力された量子化信号Ｄ１の
みを入力して電圧制御発振回路７を制御すると同時に、
制御回路部８が、位相差判定回路２から出力された判定
信号Ｄ２のみを入力して、ディジタルフィルタ３に対し
フィルタ係数を制御し、ラッチ回路４に対しラッチのタ
イミングを制御し、オフセット回路９に対し定常位相誤
差に対応したオフセット電圧の制御を行なうことができ
る。このため定常位相差を低減することができ、出力位
相差を低減化して電圧制御発振回路ＶＣＯ７の出力ＶＯ
ＵＴの安定化を図ることができる。
の形態１ないし３において、ディジタルフィルタ回路２
へ位相差量子化回路１から出力された量子化信号Ｄ１の
みを入力して電圧制御発振回路７を制御すると同時に、
制御回路部８が、位相差判定回路２から出力された判定
信号Ｄ２のみを入力して、ディジタルフィルタ３に対し
フィルタ係数を制御し、ラッチ回路４に対しラッチのタ
イミングを制御し、オフセット回路９に対し定常位相誤
差に対応したオフセット電圧の制御を行なうことができ
る。このため定常位相差を低減することができ、出力位
相差を低減化して電圧制御発振回路ＶＣＯ７の出力ＶＯ
ＵＴの安定化を図ることができる。
【００５２】実施の形態１１.実施の形態２および３に
おいて、制御回路８は実施の形態１に加えて、入力信号
ＩＮの位相が大きく変動する場合の切替状態を示すトリ
ガ信号ＴＲＧを入力し、このトリガ信号入力時にディジ
タルフィルタ回路３または分周回路１０を制御してい
る。本実施の形態１１においては、その制御方法とし
て、トリガ信号ＴＲＧが入力された場合、所定時間、位
相差判定回路２から出力された判定信号Ｄ２によりオフ
セット回路９のみを制御する方法を用いることができ
る。この結果、微細な出力制御を行なうことができ、出
力信号の急激な変動を低減化して電圧制御発振回路ＶＣ
Ｏ７の出力ＶＯＵＴの安定化を図ることができる。
おいて、制御回路８は実施の形態１に加えて、入力信号
ＩＮの位相が大きく変動する場合の切替状態を示すトリ
ガ信号ＴＲＧを入力し、このトリガ信号入力時にディジ
タルフィルタ回路３または分周回路１０を制御してい
る。本実施の形態１１においては、その制御方法とし
て、トリガ信号ＴＲＧが入力された場合、所定時間、位
相差判定回路２から出力された判定信号Ｄ２によりオフ
セット回路９のみを制御する方法を用いることができ
る。この結果、微細な出力制御を行なうことができ、出
力信号の急激な変動を低減化して電圧制御発振回路ＶＣ
Ｏ７の出力ＶＯＵＴの安定化を図ることができる。
【００５３】以上より、実施の形態１１によれば、実施
の形態２および３において、トリガ信号ＴＲＧが入力さ
れた場合、所定時間、位相差判定回路２から出力された
判定信号Ｄ２によりオフセット回路９のみを制御する方
法を用いることができるため、微細な出力制御を行なう
ことができ、出力信号の急激な変動を低減化して電圧制
御発振回路ＶＣＯ７の出力ＶＯＵＴの安定化を図ること
ができる。
の形態２および３において、トリガ信号ＴＲＧが入力さ
れた場合、所定時間、位相差判定回路２から出力された
判定信号Ｄ２によりオフセット回路９のみを制御する方
法を用いることができるため、微細な出力制御を行なう
ことができ、出力信号の急激な変動を低減化して電圧制
御発振回路ＶＣＯ７の出力ＶＯＵＴの安定化を図ること
ができる。
【００５４】実施の形態１２.実施の形態３において、
制御回路８は実施の形態１または２に加えて、トリガ信
号ＴＲＧ入力時に分周回路１０をリセットするように制
御している。本実施の形態１２においては、その制御方
法として、分周回路１０に対するリセット制御を行なっ
て位相差を吸収すると共に、入力した量子化信号Ｄ１と
判定信号Ｄ２とに基づいて量子化された位相差出力のピ
ーク値を検出し、このピーク値に対応したオフセット電
圧の制御を行ない、電圧制御発振回路ＶＣＯ７の制御を
行なう方法を用いることができる。この結果、出力信号
の急激な変動を低減化して電圧制御発振回路ＶＣＯ７の
出力ＶＯＵＴの安定化を図ることができる。
制御回路８は実施の形態１または２に加えて、トリガ信
号ＴＲＧ入力時に分周回路１０をリセットするように制
御している。本実施の形態１２においては、その制御方
法として、分周回路１０に対するリセット制御を行なっ
て位相差を吸収すると共に、入力した量子化信号Ｄ１と
判定信号Ｄ２とに基づいて量子化された位相差出力のピ
ーク値を検出し、このピーク値に対応したオフセット電
圧の制御を行ない、電圧制御発振回路ＶＣＯ７の制御を
行なう方法を用いることができる。この結果、出力信号
の急激な変動を低減化して電圧制御発振回路ＶＣＯ７の
出力ＶＯＵＴの安定化を図ることができる。
【００５５】以上より、実施の形態１２によれば、実施
の形態３において、トリガ信号ＴＲＧが入力された場
合、分周回路１０に対するリセット制御を行なって位相
差を吸収すると共に、入力した量子化信号Ｄ１と判定信
号Ｄ２とに基づいて量子化された位相差出力のピーク値
を検出し、このピーク値に対応したオフセット電圧の制
御を行ない、電圧制御発振回路ＶＣＯ７の制御を行なう
方法を用いることができる。このため、出力信号の急激
な変動を低減化して電圧制御発振回路ＶＣＯ７の出力Ｖ
ＯＵＴの安定化を図ることができる。
の形態３において、トリガ信号ＴＲＧが入力された場
合、分周回路１０に対するリセット制御を行なって位相
差を吸収すると共に、入力した量子化信号Ｄ１と判定信
号Ｄ２とに基づいて量子化された位相差出力のピーク値
を検出し、このピーク値に対応したオフセット電圧の制
御を行ない、電圧制御発振回路ＶＣＯ７の制御を行なう
方法を用いることができる。このため、出力信号の急激
な変動を低減化して電圧制御発振回路ＶＣＯ７の出力Ｖ
ＯＵＴの安定化を図ることができる。
【００５６】実施の形態１３.実施の形態３において、
制御回路８は実施の形態１または２に加えて、トリガ信
号ＴＲＧ入力時に分周回路１０をリセットするように制
御している。本実施の形態１３においては、その制御方
法として、分周回路１０に対するリセット制御を行なっ
て位相差を吸収すると共に、所定の時間ディジタルフィ
ルタ回路３のフィルタ係数を変更させる方法を用いるこ
とができる。このため、出力信号の急激な変動を低減化
して電圧制御発振回路ＶＣＯ７の出力ＶＯＵＴの安定化
を図ることができる。
制御回路８は実施の形態１または２に加えて、トリガ信
号ＴＲＧ入力時に分周回路１０をリセットするように制
御している。本実施の形態１３においては、その制御方
法として、分周回路１０に対するリセット制御を行なっ
て位相差を吸収すると共に、所定の時間ディジタルフィ
ルタ回路３のフィルタ係数を変更させる方法を用いるこ
とができる。このため、出力信号の急激な変動を低減化
して電圧制御発振回路ＶＣＯ７の出力ＶＯＵＴの安定化
を図ることができる。
【００５７】以上より、実施の形態１３によれば、実施
の形態３において、トリガ信号ＴＲＧが入力された場
合、分周回路１０に対するリセット制御を行なって位相
差を吸収すると共に、所定の時間ディジタルフィルタ回
路３のフィルタ係数を変更させる方法を用いることがで
きるため、出力信号の急激な変動を低減化して電圧制御
発振回路ＶＣＯ７の出力ＶＯＵＴの安定化を図ることが
できる。
の形態３において、トリガ信号ＴＲＧが入力された場
合、分周回路１０に対するリセット制御を行なって位相
差を吸収すると共に、所定の時間ディジタルフィルタ回
路３のフィルタ係数を変更させる方法を用いることがで
きるため、出力信号の急激な変動を低減化して電圧制御
発振回路ＶＣＯ７の出力ＶＯＵＴの安定化を図ることが
できる。
【００５８】実施の形態１４.実施の形態３において、
制御回路８は実施の形態１または２に加えて、トリガ信
号ＴＲＧ入力時に分周回路１０をリセットするように制
御している。本実施の形態１４においては、その制御方
法として、所定時間、位相差判定回路２から出力された
判定信号Ｄ２によりオフセット回路９のみを制御する方
法を用いることができる。このため、出力信号の急激な
変動を低減化して電圧制御発振回路ＶＣＯ７の出力ＶＯ
ＵＴの安定化を図ることができる。
制御回路８は実施の形態１または２に加えて、トリガ信
号ＴＲＧ入力時に分周回路１０をリセットするように制
御している。本実施の形態１４においては、その制御方
法として、所定時間、位相差判定回路２から出力された
判定信号Ｄ２によりオフセット回路９のみを制御する方
法を用いることができる。このため、出力信号の急激な
変動を低減化して電圧制御発振回路ＶＣＯ７の出力ＶＯ
ＵＴの安定化を図ることができる。
【００５９】以上より、実施の形態１４によれば、実施
の形態３において、トリガ信号ＴＲＧが入力された場
合、分周回路１０に対するリセット制御を行なって位相
差を吸収すると共に、所定の時間位相差判定回路２から
出力された判定信号Ｄ２によりオフセット回路９のみを
制御する方法を用いることができるため、出力信号の急
激な変動を低減化して電圧制御発振回路ＶＣＯ７の出力
ＶＯＵＴの安定化を図ることができる。
の形態３において、トリガ信号ＴＲＧが入力された場
合、分周回路１０に対するリセット制御を行なって位相
差を吸収すると共に、所定の時間位相差判定回路２から
出力された判定信号Ｄ２によりオフセット回路９のみを
制御する方法を用いることができるため、出力信号の急
激な変動を低減化して電圧制御発振回路ＶＣＯ７の出力
ＶＯＵＴの安定化を図ることができる。
【００６０】
【発明の効果】以上説明したように、本発明のディジタ
ル・フェーズ・ロックド・ループ回路によれば、制御回
路８を設けて、位相差量子化回路１と位相差判定回路２
とから得られる位相誤差出力を元に位相差成分に対応し
たオフセット電圧ＯＳＥＴを付与するように制御させる
ことにより、積分回路の時定数によって定常位相差に振
動現象を発生させず、定常位相差を低減し、かつ過渡応
答特性および定常特性が良好であるディジタル・フェー
ズ・ロックド・ループ回路を提供することができる。
ル・フェーズ・ロックド・ループ回路によれば、制御回
路８を設けて、位相差量子化回路１と位相差判定回路２
とから得られる位相誤差出力を元に位相差成分に対応し
たオフセット電圧ＯＳＥＴを付与するように制御させる
ことにより、積分回路の時定数によって定常位相差に振
動現象を発生させず、定常位相差を低減し、かつ過渡応
答特性および定常特性が良好であるディジタル・フェー
ズ・ロックド・ループ回路を提供することができる。
【図１】 本発明の実施形態１におけるＰＬＬ回路の構
成を示すブロック図である。
成を示すブロック図である。
【図２】 本発明の実施形態１における量子化位相差出
力と時間との関係を示す図である。
力と時間との関係を示す図である。
【図３】 本発明の実施形態２におけるＰＬＬ回路の構
成を示すブロック図である。
成を示すブロック図である。
【図４】 本発明の実施形態３におけるＰＬＬ回路の構
成を示すブロック図である。
成を示すブロック図である。
【図５】 従来のＰＬＬ回路の構成を示すブロック図で
ある。
ある。
１ 位相差量子化回路、 ２ 位相差判定回路、 ３
ディジタルフィルタ、４ ラッチ回路、 ５ 加算回
路、 ６ ディジタル／アナログ（Ｄ／Ａ）変換回路、
７、５４ 電圧制御発信回路（ＶＣＯ）、 ８ 制御
回路、 ９ オフセット出力回路、 １０、５５ 分周
回路、 ５１ 位相比較器、 ５２ 積分回路、 ５３
フィルタ回路。
ディジタルフィルタ、４ ラッチ回路、 ５ 加算回
路、 ６ ディジタル／アナログ（Ｄ／Ａ）変換回路、
７、５４ 電圧制御発信回路（ＶＣＯ）、 ８ 制御
回路、 ９ オフセット出力回路、 １０、５５ 分周
回路、 ５１ 位相比較器、 ５２ 積分回路、 ５３
フィルタ回路。
Claims (14)
- 【請求項１】 入力した制御信号に応ずる発振周波数の
信号を出力する電圧制御発振部と、 前記電圧制御発振部から出力された信号を分周して分周
信号を出力する分周回路部と、 基準となる入力信号と前記分周信号とを入力して該基準
となる入力信号と該分周信号との間の位相差を比較し、
該位相差が量子化された量子化信号を出力する位相差量
子化回路部と、 基準となる入力信号と前記分周信号とを入力して、該基
準となる入力信号に対する該分周信号の位相差の進みま
たは遅れを判定した判定信号を出力する位相差判定回路
部と、 前記位相差量子化回路部から出力された量子化信号と前
記位相差判定回路部から出力された判定信号とを入力し
て、フィルタリングされた信号を出力するディジタルフ
ィルタ部と、 前記ディジタルフィルタ部から出力されたフィルタリン
グされた信号をラッチするラッチ回路部と、 定常位相誤差に対応したオフセット電圧を出力するオフ
セット回路部と、 前記ラッチ回路部によりラッチされた信号と前記オフセ
ット回路部から出力された定常位相誤差に対応した出力
とを加算する加算回路部と、 前記加算回路部により加算された信号をアナログ信号へ
変換して前記電圧制御発振部へ制御信号として出力する
ディジタル／アナログ変換回路部と、 前記位相差量子化回路部から出力された量子化信号と前
記位相差判定回路部から出力された判定信号とを入力し
て、前記ディジタルフィルタ部に対しフィルタ係数を制
御し、前記ラッチ回路に対しラッチのタイミングを制御
し、前記オフセット回路部に対し定常位相誤差に対応し
たオフセット電圧の制御を行なう制御回路部とを備えた
ことを特徴とするディジタル・フェーズ・ロックド・ル
ープ回路。 - 【請求項２】 前記制御回路部は、基準となる入力信号
の位相変動の発生を示すトリガ信号をさらに入力し、該
トリガ信号が入力された時点から所定の時間、前記ディ
ジタルフィルタ回路部に対しフィルタ係数を変化させる
制御を行なうことを特徴とする請求項１記載のディジタ
ル・フェーズ・ロックド・ループ回路。 - 【請求項３】 前記制御回路部は、該前記トリガ信号が
入力された場合、該トリガ信号入力時に発生した基準と
なる入力信号と分周信号との間の位相差に対応して、前
記分周回路部に対しリセット制御を行なうことを特徴と
する請求項２記載のディジタル・フェーズ・ロックド・
ループ回路。 - 【請求項４】 前記制御回路部は、前記ディジタル・フ
ェーズ・ロックド・ループ回路が位相引き込み動作を完
了した後の定常状態において発生した定常位相差に対
し、入力した前記量子化信号と前記判定信号とに基づい
て量子化された位相差出力のピーク平均値を検出し、該
ピーク平均値に対応したオフセット電圧の制御を行なう
ことを特徴とする請求項１ないし３のいずれかに記載の
ディジタル・フェーズ・ロックド・ループ回路。 - 【請求項５】 前記制御回路部は、前記ディジタル・フ
ェーズ・ロックド・ループ回路が位相引き込み動作を完
了した後の定常状態において発生した定常位相差に対
し、入力した前記量子化信号と前記判定信号とに基づい
て量子化された位相差出力の全出力の平均値を検出し、
該全出力の平均値に対応したオフセット電圧の制御を行
なうことを特徴とする請求項１ないし３のいずれかに記
載のディジタル・フェーズ・ロックド・ループ回路。 - 【請求項６】 前記制御回路部は、前記ディジタル・フ
ェーズ・ロックド・ループ回路が位相引き込み動作を完
了した後の定常状態において発生した定常位相差に対
し、入力した前記量子化信号と前記判定信号とに基づい
て量子化された位相差出力の出力値が所定の閾値を超え
たことを判定し、該出力値に対応したオフセット電圧の
制御を行なうことを特徴とする請求項１ないし３のいず
れかに記載のディジタル・フェーズ・ロックド・ループ
回路。 - 【請求項７】 前記制御回路部は、前記ディジタル・フ
ェーズ・ロックド・ループ回路が位相引き込み動作を完
了した後の定常状態において発生した定常位相差に対
し、入力した前記量子化信号と前記判定信号とに基づい
て量子化された位相差出力の出力値に対し、該出力値が
基準となる入力信号に対して進んでいるかまたは遅れて
いるかを所定時間計数して計数値を求め、該計数値に対
応したオフセット電圧の制御を行なうことを特徴とする
請求項１ないし３のいずれかに記載のディジタル・フェ
ーズ・ロックド・ループ回路。 - 【請求項８】 前記制御回路部は、前記ディジタル・フ
ェーズ・ロックド・ループ回路が位相引き込み動作を完
了した後の定常状態において発生した定常位相差に対
し、該ディジタル・フェーズ・ロックド・ループ回路に
電源を投入した後の所定の時間、前記ディジタルフィル
タ部のフィルタ係数を変化させることを特徴とする請求
項１ないし３のいずれかに記載のディジタル・フェーズ
・ロックド・ループ回路。 - 【請求項９】 前記制御回路部は、前記ディジタル・フ
ェーズ・ロックド・ループ回路が位相引き込み動作を完
了した後の定常状態において発生した定常位相差に対
し、入力した前記量子化信号と前記判定信号とに基づい
て量子化された位相差出力の出力値に対応させて前記デ
ィジタルフィルタ部のフィルタ係数を変化させることを
特徴とする請求項１ないし３のいずれかに記載のディジ
タル・フェーズ・ロックド・ループ回路。 - 【請求項１０】 前記ディジタルフィルタ部は、前記位
相差量子化回路部から出力された量子化信号のみを入力
してフィルタリングされた信号を出力し、 前記制御回路部は、前記位相差判定回路部から出力され
た判定信号のみを入力して、前記ディジタルフィルタ部
に対しフィルタ係数を制御し、前記ラッチ回路に対しラ
ッチのタイミングを制御し、前記オフセット回路部に対
し定常位相誤差に対応したオフセット電圧の制御を行な
い、 基準となる入力信号と分周信号との間の位相差が所定値
より小さい場合は、前記オフセット回路部に対し微細な
出力制御を行ない、基準となる入力信号と分周信号との
間の位相差が所定値より大きい場合は所定値より小さい
場合と比べて位相引き込みを高速化させたことを特徴と
する請求項１ないし３のいずれかに記載のディジタル・
フェーズ・ロックド・ループ回路。 - 【請求項１１】 前記制御回路部は、該前記トリガ信号
が入力された場合、所定時間、前記位相差判定回路部か
ら出力された判定信号により前記オフセット回路部のみ
を制御することを特徴とする請求項２または３記載のデ
ィジタル・フェーズ・ロックド・ループ回路。 - 【請求項１２】 前記制御回路部は、該前記トリガ信号
が入力された場合、前記分周回路部に対するリセット制
御を行なうとともに、入力した前記量子化信号と前記判
定信号とに基づいて量子化された位相差出力のピーク値
を検出し、該ピーク値に対応したオフセット電圧の制御
を行なうことを特徴とする請求項３記載のディジタル・
フェーズ・ロックド・ループ回路。 - 【請求項１３】 前記制御回路部は、該前記トリガ信号
が入力された場合、前記分周回路部に対するリセット制
御を行なうとともに、所定時間、前記ディジタルフィル
タ回路部のフィルタ係数を変更させることを特徴とする
請求項３記載のディジタル・フェーズ・ロックド・ルー
プ回路。 - 【請求項１４】 前記制御回路部は、該前記トリガ信号
が入力された場合、前記分周回路部に対するリセット制
御を行なうとともに、所定時間、前記位相差判定回路部
から出力された判定信号により前記オフセット回路部の
みを制御することを特徴とする請求項３記載のディジタ
ル・フェーズ・ロックド・ループ回路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11233149A JP2001060864A (ja) | 1999-08-19 | 1999-08-19 | ディジタル・フェーズ・ロックド・ループ回路 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11233149A JP2001060864A (ja) | 1999-08-19 | 1999-08-19 | ディジタル・フェーズ・ロックド・ループ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001060864A true JP2001060864A (ja) | 2001-03-06 |
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|---|---|---|---|
| JP11233149A Pending JP2001060864A (ja) | 1999-08-19 | 1999-08-19 | ディジタル・フェーズ・ロックド・ループ回路 |
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|---|---|
| JP (1) | JP2001060864A (ja) |
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|
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