KR100719693B1 - Ｐｖｔ 변화에 둔감하게 안정적으로 동작하는 ｐｌｌ 및 그동작 방법 - Google Patents

Ｐｖｔ 변화에 둔감하게 안정적으로 동작하는 ｐｌｌ 및 그동작 방법 Download PDF

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Abstract

본 발명은 PVT 변화에 둔감하게 안정적으로 동작하는 PLL 및 그 동작 방법에 관한 것으로, 본 발명에 따른 PLL은 PFD, 차지 펌프 회로, 루프 필터, VCO, 및 피크 전압 검출기를 포함한다. PFD는 기준 신호의 위상 또는 주파수와 출력 신호의 위상 또는 주파수를 서로 비교하고, 그 비교 결과에 따라 업 신호 또는 다운 신호를 출력한다. 차지 펌프 회로는 업 신호 또는 다운 신호에 응답하여 펌핑 전류를 발생하고, 검출 신호에 응답하여 펌핑 전류를 증가시키거나 또는 감소시킨다. 루프 필터는 펌핑 전류에 따라 제어 전압을 출력한다. VCO는 제어 전압에 의해 결정되는 주파수를 가지는 출력 신호를 출력한다. 피크 전압 검출기는 제어 전압의 피크 값을 검출하고, 그 검출 결과에 따라 검출 신호를 출력한다. 본 발명에 따른 PLL은 제어 전압의 피크 값을 검출하고, 그 검출 결과에 따라 차지 펌프 회로의 동작을 제어하므로, 제어 전압의 픽킹 현상 및 울림 현상을 감소시켜, PVT 변화에 둔감하게 안정적으로 동작할 수 있다.
픽킹 현상, 울림 현상, 제어 전압, 피크 전압 검출기

Description

ＰＶＴ 변화에 둔감하게 안정적으로 동작하는 ＰＬＬ 및 그 동작 방법{Phase locked loop for operating stably insensible of variations of process, voltage, and temperature and operation method with the same}
도 1은 종래의 PLL을 개략적으로 도시한 블록도이다.
도 2는 도 1에 도시된 제어 전압의 파형을 나타내는 도면이다.
도 3은 본 발명의 일실시예에 따른 PLL을 개략적으로 도시한 블록도이다.
도 4는 도 3에 도시된 PFD(phase frequency detector)를 상세히 나타내는 도면이다.
도 5는 도 3에 도시된 제1 및 제2 차지 펌프들, 스위칭 회로, 및 루프 필터의 상세한 회로도이다.
도 6은 도 3에 도시된 피크 전압 검출기의 상세한 회로도이다.
도 7은 도 3에 도시된 PLL의 동작과 관련된 신호들의 타이밍도이다.
도 8은 도 3에 도시된 제어 전압의 파형을 나타내는 도면이다.
도 9는 본 발명의 다른 실시예에 따른 PLL을 개략적으로 도시한 블록도이다.
〈도면의 주요 부분에 대한 부호의 설명〉
100, 200 : PLL 110, 210 : PFD
120, 220 : 차지 펌프 회로 130, 230 : 루프 필터
140, 240 : VCO 150, 250 : 피크 전압 검출기
160, 270 : 제1 차지 펌프 170, 280 : 제2 차지 펌프
180, 290 : 스위칭 회로 260 : 분주기
본 발명은 반도체 장치에 관한 것으로서, 특히, PLL(Phase Locked Loop) 및 그 동작 방법에 관한 것이다.
일반적으로, PLL은 반도체 메모리 장치, 유무선 통신 시스템, 위상 조절기, 주파수 합성기, 및 클록 분배 시스템 등과 같은 다양한 반도체 기술 분야에서 사용될 수 있다. 도 1은 종래의 PLL을 개략적으로 도시한 블록도이다. 도 1을 참고하면, PLL(10)은 PFD(phase frequency detector)(11), 차지 펌프(charge pump)(12), 루프 필터(loop filter)(13), 및 VCO(voltage controlled osciallator)(14)를 포함한다. 상기 PLL(10)의 동작 과정을 간략히 설명하면 다음과 같다. 먼저, 상기 PFD(11)가 기준 신호(FREF)의 위상 또는 주파수와, 출력 신호(FVCO)의 위상 또는 주파수를 서로 비교하고, 그 비교 결과에 따라 업 신호(UP) 또는 다운 신호(DN)를 출력한다. 상기 차지 펌프(13)는 상기 업 또는 다운 신호(UP 또는 DN)에 응답하여, 상기 루프 필터(13)의 충전 또는 방전 동작을 제어한다. 상기 루프 필터(13)가 충전될 때, 상기 루프 필터(13)로부터 출력되는 제어 전압(Vc)이 증가한다. 상기 VCO(14)는 상기 제어 전압(Vc)에 응답하여, 상기 출력 신호(FVCO)의 주파수를 변경 한다. 상기 PLL(10)은 상기 기준 신호(FREF)와 상기 출력 신호(FVCO) 간의 위상 차 및 주파수의 차가 설정된 범위 내에 포함될 때까지, 상술한 동작을 실행한다. 이 후, 상기 기준 신호(FREF)와 상기 출력 신호(FVCO) 간의 위상 차 및 주파수의 차가 설정된 범위 내에 포함될 때, 상기 PLL(10)이 락킹되고(locked), 상기 루프 필터(13)의 상기 제어 전압(Vc)은 상기 PLL(10)이 락킹될 때의 전압 레벨로 유지된다. 여기에서, 상기 PLL(10)이 락킹될 때까지 걸리는 시간은 상기 차지 펌프(13)의 전류 구동 능력에 따라 변경될 수 있다. 예를 들어, 상기 차지 펌프(13)의 전류 구동 능력이 증가할 경우, 상기 PLL(10)의 락킹 시간은 단축될 수 있지만, 상기 PLL(10)의 안정성이 저하된다. 반대로, 상기 차지 펌프(13)의 전류 구동 능력이 감소할 경우, 상기 PLL(10)이 안정적으로 동작할 수 있지만, 상기 PLL(10)이 락킹될 때까지 걸리는 시간이 증가하게 된다. 따라서, 상기 차지 펌프(13)의 전류 구동 능력은 상기 PLL(10)이 락킹되는데 걸리는 시간과 상기 PLL(10)의 안정성을 모두 고려하여 설정되는 것이 바람직하다. 한편, 상기 차지 펌프(13)의 전류 구동 능력은 공정, 전압, 및 온도(process, voltage, and temperature, 이하, PVT라 함)에 따라 변경될 수 있다. 이처럼, PVT에 따라 상기 차지 펌프(13)의 전류 구동 능력이 변경되면, 상기 PLL(10)의 초기 락킹 동작시, 상기 제어 전압(Vc)에 픽킹(peaking) 현상 및 울림(ringing) 현상이 발생된다. PVT 변화에 따른 상기 제어 전압(Vc)의 변화를 도 2를 참고하여 상세히 설명하면 다음과 같다. 도 2는 도 1에 도시된 제어 전압의 파형을 나타내는 그래프이다. 상기 PLL(10)을 포함하는 반도체 장치가 대기 모드로 될 때, 상기 PLL(10)은 디세이블되어 동작을 정지한다. 이 후, 상기 반도체 장치가 액티브 모드로 전환할 때, 상기 PLL(10)은 다시 동작을 개시한다. 이때, 상기 기준 신호(FREF)와 상기 출력 신호(FVCO) 간의 위상 차 및 주파수의 차가 상기 설정된 범위에서 크게 벗어나게 된다. 따라서, 상기 PFD(11)는 상기 업 또는 다운 신호(UP 또는 DN)를 발생하여, 상기 루프 필터(13)가 신속하게 충전 동작을 실행할 수 있도록 상기 차지 펌프(13)를 제어한다. 그 결과, 상기 제어 전압(Vc)이 급격하게 증가한다. 이때, 상기 PVT에 따라 상기 제어 전압(Vc)이 과도하게 증가하여, 'A'로 표시된 것과 같이 픽킹 현상이 발생될 수 있다. 이러한 픽킹 현상은 상기 제어 전압(Vc)이 안정적인 전압 레벨로 될 때까지 진동하는 현상, 즉, 울림 현상을 유발시키는 원인으로서 작용한다. 결국, 상기 PLL(10)의 락킹 동작 초기에, 상기 제어 전압(Vc)의 증가 폭이 클수록 상기 제어 전압(Vc)이 안정적인 전압 레벨로 될 때까지 걸리는 시간(T)이 증가하게 된다. 상술한 것과 같이, 상기 PLL(10)의 상기 차지 펌프(12)는 PVT 변화에 따라 락킹 동작 초기에, 상기 제어 전압(Vc)을 과도하게 증가시키므로, 상기 제어 전압(Vc)에 픽킹 현상 및 울림 현상이 발생되어, 상기 PLL(10)의 락킹 시간이 증가한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 제어 전압의 피크(peak) 값을 검출하고, 그 검출 결과에 따라 차지 펌프 회로의 동작을 제어함으로써, 제어 전압의 픽킹 현상 및 울림 현상을 감소시켜, PVT 변화에 둔감하게 안정적으로 동작할 수 있는 PLL을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 제어 전압의 피크 값을 검출하 고, 그 검출 결과에 따라 차지 펌프 회로의 동작을 제어함으로써, 제어 전압의 픽킹 현상 및 울림 현상을 감소시켜, PVT 변화에 둔감하게 안정적으로 동작할 수 있는 PLL의 동작 방법을 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 PLL은, PFD, 차지 펌프 회로, 루프 필터, VCO, 및 피크 전압 검출기를 포함한다. PFD는 기준 신호의 위상 또는 주파수와, 출력 신호의 위상 또는 주파수를 서로 비교하고, 그 비교 결과에 따라 업 신호 또는 다운 신호를 출력한다. 차지 펌프 회로는 업 신호 또는 다운 신호에 응답하여 펌핑 전류를 발생하고, 검출 신호에 응답하여 펌핑 전류를 증가시키거나 또는 감소시킨다. 루프 필터는 펌핑 전류에 따라 제어 전압을 출력한다. VCO는 제어 전압에 의해 결정되는 주파수를 가지는 출력 신호를 출력한다. 피크 전압 검출기는 제어 전압의 피크 값을 검출하고, 그 검출 결과에 따라 검출 신호를 출력한다.
상기한 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 PLL은, PFD, 차지 펌프 회로, 루프 필터, VCO, 분주기, 및 피크 전압 검출기를 포함한다. PFD는 기준 신호의 위상 또는 주파수와, 분주 신호의 위상 또는 주파수를 서로 비교하고, 그 비교 결과에 따라 업 신호 또는 다운 신호를 출력한다. 차지 펌프 회로는 업 신호 또는 다운 신호에 응답하여 펌핑 전류를 발생하고, 검출 신호에 응답하여 펌핑 전류를 증가시키거나 또는 감소시킨다. 루프 필터는 펌핑 전류에 따라 제어 전압을 출력한다. VCO는 제어 전압에 의해 결정되는 주파수를 가지는 출력 신호 를 출력한다. 분주기는 출력 신호를 설정된 분주율로 분주하여, 분주 신호를 출력한다. 피크 전압 검출기는 제어 전압의 피크 값을 검출하고, 그 검출 결과에 따라 검출 신호를 출력한다.
상기한 다른 기술적 과제를 달성하기 위한 본 발명에 따른 PLL의 동작 방법은, 기준 신호에 동기하여 출력 신호를 발생하는 PLL의 동작 방법에 있어서, 기준 신호의 위상 또는 주파수와, 출력 신호의 위상 또는 주파수를 서로 비교하고, 그 비교 결과에 따라 업 신호 또는 다운 신호를 출력하는 단계; 업 신호 또는 다운 신호에 응답하여 펌핑 전류를 발생하는 단계; 펌핑 전류에 따라 제어 전압을 출력하는 단계; 제어 전압에 따라 출력 신호의 주파수를 조절하는 단계; 제어 전압의 피크 값을 검출하고, 그 검출 결과에 따라 검출 신호를 출력하는 단계; 및 검출 신호에 응답하여 펌핑 전류량을 조절하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 일실시예에 따른 PLL을 개략적으로 도시한 블록도이다. 도 3을 참고하면, PLL(100)은 PFD(110), 차지 펌프 회로(120), 루프 필터(130), VCO(140), 및 피크(peak) 전압 검출기(150)를 포함한다. 상기 PFD(110)는 기준 신호(SREF)의 위상 또는 주파수와, 출력 신호(SVCO)의 위상 또는 주파수를 서로 비교 하고, 그 비교 결과에 따라 업 신호(UP) 또는 다운 신호(DN)를 출력한다. 예를 들어, 상기 기준 신호(SREF)와 상기 출력 신호(SVCO) 간의 위상 차 또는 주파수의 차가 발생할 때, 상기 PFD(10)가 상기 업 신호(UP) 또는 상기 다운 신호(DN)를 출력한다. 상기 차지 펌프 회로(120)는 상기 업 신호(UP) 또는 상기 다운 신호(DN)에 응답하여 펌핑 전류(IP)를 발생한다. 또, 상기 차지 펌프 회로(120)는 검출 신호(PDET)에 응답하여 상기 펌핑 전류(IP)를 증가시키거나 또는 감소시킨다. 좀 더 상세하게는, 상기 차지 펌프 회로(120)는 제1 차지 펌프(160), 제2 차지 펌프(170), 및 스위칭 회로(180)를 포함한다. 상기 제1 차지 펌프(160)는 상기 업 신호(UP) 또는 상기 다운 신호(DN)에 응답하여, 제1 전류(I1)를 발생한다. 상기 제2 차지 펌프(170) 역시 상기 업 신호(UP) 또는 상기 다운 신호(DN)에 응답하여, 제2 전류(I2)를 발생한다. 상기 스위칭 회로(180)는 출력 노드(NOUT)에 상기 제1 차지 펌프(160)와 병렬로 연결되고, 상기 검출 신호(PDET)에 응답하여, 상기 제2 차지 펌프(170)의 출력 단자를 상기 출력 노드(NOUT)에 연결하거나 또는 분리한다. 상기 스위칭 회로(180)가 상기 제2 차지 펌프(170)의 출력 단자를 상기 출력 노드(NOUT)에 연결할 때, 상기 펌핑 전류(IP)의 양은 상기 제1 및 제2 전류들(I1, I2)의 합에 의해 결정된다. 또, 상기 스위칭 회로(180)가 상기 제2 차지 펌프(170)의 출력 단자를 상기 출력 노드(NOUT)로부터 분리할 때, 상기 펌핑 전류(IP)의 양은 상기 제1 전류(I1)에 의해 결정된다. 상기 루프 필터(130)는 상기 펌핑 전류(IP)에 따라 제어 전압(Vc)을 출력한다. 상기 VCO(140)는 상기 제어 전압(Vc)에 의해 결정되는 주파수를 가지는 상기 출력 신호(SVCO)를 출력한다. 상기 피크 전압 검출기(150)는 상기 제어 전압(Vc)의 피크 값을 검출하고, 그 검출 결과에 따라 상기 검출 신호(PDET)를 출력한다.
도 4는 도 3에 도시된 PFD(phase frequency detector)를 상세히 나타내는 도면이다. 도 4를 참고하면, PFD(110)는 D 플립 플롭들(111, 112), 인버터(113), 및 AND 게이트(114)를 포함한다. 상기 D 플립 플롭(111)의 D 입력 단자에는 내부 전압(VDD)이 입력되고, 그 클록 입력 단자(CK)에는 상기 기준 신호(SREF)가 입력된다. 상기 D 플립 플롭(111)은 상기 기준 신호(SREF)에 응답하여, 출력 신호(UPB)를 출력한다. 상기 D 플립 플롭(112)의 D 입력 단자에는 상기 내부 전압(VDD)이 입력되고, 그 클록 입력 단자(CK)에는 상기 출력 신호(SVCO)가 입력된다. 상기 D 플립 플롭(112)은 상기 출력 신호(SVCO)에 응답하여, 상기 다운 신호(DN)를 출력한다. 상기 D 플립 플롭들(111, 112)은 리셋 신호(RST)에 응답하여 각각 리셋된다. 상기 인버터(113)는 상기 D 플립 플롭(111)으로부터 수신되는 상기 출력 신호(UPB)를 반전시키고, 그 반전된 신호를 상기 업 신호(UP)로서 출력한다. 상기 AND 게이트(114)는 상기 출력 신호(UPB)와 상기 다운 신호(DN)에 응답하여, 상기 리셋 신호(RST)를 출력한다. 바람직하게, 상기 출력 신호(UPB)와 상기 다운 신호(DN)가 모두 인에이블될 때, 상기 AND 게이트(114)가 상기 리셋 신호(RST)를 인에이블시킨다. 도 7을 참고하여, 상기 PFD(110)의 동작을 좀 더 상세히 설명하면 다음과 같다. 먼저, 상기 기준 신호(SREF)의 주파수가 상기 출력 신호(SVCO)의 주파수 보다 더 높고, 상기 기준 신호(SREF)와 상기 출력 신호(SVCO) 간의 주파수 차가 설정된 범위를 벗어날 때, 상기 D 플립 플롭(111)은 상기 주파수 차가 상기 설정된 범위 내에 포함될 때까지, 상기 출력 신호(UPB)를 주기적으로 인에이블시킨다. 반대로, 상기 기준 신호(SREF)의 주파수가 상기 출력 신호(SVCO)의 주파수 보다 더 낮고, 상기 기준 신호(SREF)와 상기 출력 신호(SVCO) 간의 주파수 차가 상기 설정된 범위를 벗어날 때, 상기 D 플립 플롭(112)은 상기 주파수 차가 상기 설정된 범위 내에 포함될 때까지, 상기 다운 신호(DN)를 주기적으로 인에이블시킨다. 그 결과, 상기 출력 신호(SVCO)의 주파수가 상기 기준 신호(SREF)의 주파수에 거의 근접하게 된다. 다시 말하면, 상기 기준 신호(SREF)와 상기 출력 신호(SVCO) 간의 주파수 차가 상기 설정된 범위 내에 포함된다. 이 후, 상기 PFD(10)는 상기 기준 신호(SREF)와 상기 출력 신호(SVCO) 간의 위상 차를 검출하고, 그 검출 결과에 따라 상기 업 신호(UP) 또는 상기 다운 신호(DN)를 발생한다. 이를 좀 더 상세히 설명하면 다음과 같다. 예를 들어, 상기 기준 신호(SREF)의 위상이 상기 출력 신호(SVCO)의 위상보다 선행하고, 상기 기준 신호(SREF)와 상기 출력 신호(SVCO)의 위상 차가 'F'일 때, 상기 D 플립 플롭(111)이 시간(F) 동안 인에이블되는 펄스 신호 형태로 상기 출력 신호(UPB)를 출력한다. 도 7에 도시되지 않았지만, 상기 출력 신호(SVCO)의 위상이 상기 기준 신호(SREF)의 위상보다 선행하고, 상기 기준 신호(SREF)와 상기 출력 신호(SVCO) 간의 위상 차가 'F'일 때, 상기 D 플립 플롭(112)이 시간(F) 동안 인에이블되는 펄스 신호 형태로 상기 다운 신호(DN)를 출력한다.
도 5는 도 3에 도시된 제1 및 제2 차지 펌프들, 스위칭 회로, 및 루프 필터의 상세한 회로도이다. 도 5를 참고하면, 상기 제1 차지 펌프(160)는 스위치들(161, 162)을 포함한다. 상기 스위치(161)는 내부 전압(VDD)과 상기 출력 노드 (NOUT) 사이에 연결되고, 상기 업 신호(UP)에 응답하여 온 또는 오프된다. 바람직하게, 상기 스위치(161)는 PMOS 트랜지스터로서 구현될 수 있다. 이 경우, 상기 스위치(161)는 상기 업 신호(UP)가 디세이블될 때, 온 되어 제1 전류(I1)를 발생하고, 상기 제1 전류(I1)를 상기 출력 노드(NOUT)에 공급한다. 상기 스위치(162)는 상기 출력 노드(NOUT)와 그라운드 전압(VSS) 사이에 연결되고, 상기 다운 신호(DN)에 응답하여 온 또는 오프된다. 바람직하게, 상기 스위치(162)는 NMOS 트랜지스터로서 구현될 수 있다. 이 경우, 상기 스위치(162)는 상기 다운 신호(DN)가 인에이블될 때, 온 되어 상기 출력 노드(NOUT)를 상기 그라운드 전압(VSS)으로 디스차지 한다. 상기 제2 차지 펌프(170)는 스위치들(171, 172)을 포함한다. 상기 스위치(171)는 내부 전압(VDD)과 내부 출력 노드(OUT) 사이에 연결되고, 상기 업 신호(UP)에 응답하여 온 또는 오프된다. 상기 스위치(161)와 유사하게, 상기 스위치(171) 역시 PMOS 트랜지스터로서 구현될 수 있다. 이 경우, 상기 스위치(171)는 상기 업 신호(UP)가 디세이블될 때, 온 되어 제2 전류(I2)를 발생한다. 상기 스위치(172)는 상기 내부 출력 노드(OUT)와 그라운드 전압(VSS) 사이에 연결되고, 상기 다운 신호(DN)에 응답하여 온 또는 오프된다. 상기 스위치(162)와 유사하게, 상기 스위치(172) 역시 NMOS 트랜지스터로서 구현될 수 있다. 이 경우, 상기 스위치(172)는 상기 다운 신호(DN)가 인에이블될 때, 온 된다. 상기 스위칭 회로(180)는 인버터(181)와 스위치(182)를 포함한다. 상기 인버터(181)는 상기 검출 신호(PDET)를 반전시키고, 반전된 검출 신호(PDETB)를 출력한다. 상기 스위치(182)는 상기 내부 출력 노드(OUT)와 상기 출력 노드(NOUT) 사이에 연결되고, 상기 검출 신호 (PDET)와 상기 반전된 검출 신호(PDETB)에 응답하여, 온 또는 오프된다. 바람직하게, 상기 스위치(182)는 전송 게이트로서 구현될 수 있다. 상기 스위치(182)는 상기 검출 신호(PDET)가 디세이블될 때, 온 되어 상기 내부 출력 노드(OUT)를 상기 출력 노드(NOUT)에 연결한다. 결국, 상기 스위치(182)가 온 될 때, 상기 출력 노드(NOUT)에서 출력되는 상기 펌핑 전류(IP)는 상기 제1 및 제2 전류들(I1, I2)의 합에 의해 결정되므로, 상기 펌핑 전류(IP)가 증가하는 결과가 초래된다. 또, 상기 검출 신호(PDET)가 인에이블될 때, 상기 스위치(182)가 오프 되어 상기 내부 출력 노드(OUT)를 상기 출력 노드(NOUT)로부터 분리한다. 결국, 상기 스위치(182)가 오프될 때, 상기 출력 노드(NOUT)에서 출력되는 상기 펌핑 전류(IP)는 상기 제1 전류(I1)에 의해 결정되므로, 상기 펌핑 전류(IP)가 감소하는 결과가 초래된다. 상기 루프 필터(130)는 상기 출력 노드(NOUT)와 그라운드 전압(VSS) 사이에 연결되는 캐패시터들(131, 133)과 저항(132)으로서 구현될 수 있다. 이 경우, 상기 루프 필터(130)는 상기 펌핑 전류(IP)에 따라 충전 또는 방전되고, 상기 출력 노드(NOUT)에 상기 제어 전압(Vc)을 발생한다. 상기 펌핑 전류(IP)가 증가할 때, 상기 루프 필터(130)는 상기 제어 전압(Vc)을 증가시킨다. 또, 상기 펌핑 전류(IP)가 감소할 때, 상기 루프 필터(130)는 상기 제어 전압(Vc)을 감소시킨다. 도 5에서는 상기 루프 필터(130)가 캐패시터들(131, 133)과 저항(132)으로 구현된 경우가 일례로서 도시되었지만, 상기 루프 필터(130)는 저항들 및 캐패시터들을 더 포함할 수 있고, 필요에 따라 다양하게 변경될 수 있다.
도 6은 도 3에 도시된 피크 전압 검출기의 상세한 회로도이다. 도 6을 참고 하면, 피크 전압 검출기(150)는 전압 분배 회로(151), 바이어스 전압 발생기(152), 내부 출력 회로(153), 및 출력 로직 회로(154)를 포함한다. 상기 전압 분배 회로(151)는 저항들(R1, R2)을 포함한다. 상기 전압 분배 회로(151)는 상기 저항들(R1, R2)의 저항비로 상기 제어 전압(Vc)을 분배하고, 그 분배 전압(VD)을 노드(N1)에 출력한다. 상기 바이어스 전압 발생기(152)는 상기 분배 전압(VD)에 응답하여, 바이어스 전압(VB)을 발생한다. 상기 바이어스 전압 발생기(152)는 PMOS 트랜지스터(PM1)와 NMOS 트랜지스터(NM1)를 포함한다. 상기 PMOS 트랜지스터(PM1)의 소스는 상기 내부 전압(VDD)에 연결되고, 그 드레인은 노드(N2)에 연결되고, 그 게이트는 그라운드 전압(VSS)에 연결된다. 풀-업(pull-up) 트랜지스터로서 동작하는 상기 PMOS 트랜지스터(PM1)는 상기 노드(N2)에 상기 내부 전압(VDD)을 공급한다. 상기 NMOS 트랜지스터(NM1)는 상기 노드(N2)와 상기 그라운드 전압(VSS) 사이에 연결되고, 상기 분배 전압(VD)에 응답하여 턴 온 또는 오프된다. 상기 NMOS 트랜지스터(NM1)는 풀-다운(pull-down) 트랜지스터로서 동작한다. 바람직하게, 상기 분배 전압(VD)이 상기 NMOS 트랜지스터(NM1)의 문턱 전압보다 더 커질 때, 상기 NMOS 트랜지스터(NM1)가 턴 온된다. 상기 NMOS 트랜지스터(MN1)가 턴 온될 때, 상기 바이어스 전압(VB)이 상기 그라운드 전압(VSS) 레벨로 감소한다. 한편, 상기 전압 분배 회로(151)가 두 개의 상기 저항들(R1, R2)을 포함하는 이유는, 상기 PLL(100)의 락킹 동작이 종료되어, 상기 제어 전압(Vc)이 안정화된 후에, 상기 분배 전압(VD)에 의해 상기 NMOS 트랜지스터(NM1)가 턴 온 되는 것을 방지하기 위함이다. 상기 PLL(100)의 락킹 동작 초기에, 상기 제어 전압(Vc)이 급격하게 증가하여 픽킹 현상 이 발생할 때, 상기 제어 전압(Vc)의 피크 값은 상기 제어 전압(Vc)이 안정화된 후의 피크 값보다 훨씬 더 크다. 따라서, 상기 픽킹 현상이 발생할 때 상기 분배 전압(VD)이 상기 NMOS 트랜지스터(NM1)의 문턱 전압보다 더 크고, 상기 제어 전압(Vc)이 안정화된 후 상기 분배 전압(VD)이 상기 NMOS 트랜지스터(NM1)의 문턱 전압보다 더 작게 되도록, 상기 저항들(R1, R2)의 저항비가 설정되는 것이 바람직하다.
상기 내부 출력 회로(153)는 상기 바이어스 전압(VB)에 응답하여, 내부 검출 신호(DET)를 출력한다. 바람직하게, 상기 바이어스 전압(VB)이 상기 그라운드 전압(VSS) 레벨로 될 때, 상기 내부 출력 회로(153)는 상기 내부 검출 신호(DET)를 인에이블시킨다. 또, 상기 바이어스 전압(VB)이 상기 내부 전압(VDD) 레벨로 될 때, 상기 내부 출력 회로(153)는 상기 내부 검출 신호(DET)를 디세이블시킨다. 상기 내부 출력 회로(153)는 PMOS 트랜지스터(PM2)와 NMOS 트랜지스터(NM2)를 포함한다. 상기 PMOS 트랜지스터(PM2)는 내부 전압(VDD)과 노드(N3) 사이에 연결된다. 풀-업 트랜지스터로서 동작하는 상기 PMOS 트랜지스터(PM2)는 상기 바이어스 전압(VB)에 응답하여 턴 온 또는 오프된다. 상기 NMOS 트랜지스터(NM2)는 상기 노드(N3)와 상기 그라운드 전압(VSS) 사이에 연결된다. 풀-다운 트랜지스터로서 동작하는 상기 NMOS 트랜지스터(NM2)는 상기 바이어스 전압(VB)에 응답하여 턴 온 또는 오프된다. 상기 PMOS 트랜지스터(PM2)가 턴 온될 때, 상기 NMOS 트랜지스터(NM2)가 턴 오프된다. 상기 출력 로직 회로(154)는 파워-업 신호(PWRUP)와 상기 내부 검출 신호(DET)에 응답하여, 상기 검출 신호(PDET)를 출력한다. 상기 파워-업 신호(PWRUP)는 상기 PLL(100)을 포함하는 반도체 장치의 초기 동작시 상기 내부 전압(VDD)이 설정된 값 에 도달할 때, 인에이블되고, 이 후, 인에이블 상태로 유지된다.
다음으로, 상기 PLL(100)의 동작 과정을 상세히 설명하면 다음과 같다. 본 실시예에서는, 상기 기준 신호(SREF)의 위상이 상기 출력 신호(SVCO)의 위상보다 선행하고, 상기 기준 신호(SREF)와 상기 출력 신호(SVCO)의 위상 차가 'F'인 경우를 중심으로 설명하기로 한다. 먼저, 상기 PFD(110)는 기준 신호(SREF)의 위상 또는 주파수와, 출력 신호(SVCO)의 위상 또는 주파수를 서로 비교하고, 그 비교 결과에 따라 업 신호(UP) 또는 다운 신호(DN)를 출력한다. 상기 기준 신호(SREF)의 위상이 상기 출력 신호(SVCO)의 위상보다 선행하므로, 상기 PFD(110)는 상기 업 신호(UP)를 로우 펄스 신호 형태로 출력한다. 한편, 초기에, 상기 피크 전압 검출기(150)는 상기 검출 신호(PDET)를 디세이블시킨다. 그 결과, 상기 스위칭 회로(180)가 상기 제2 차지 펌프(170)의 출력 단자를 상기 출력 노드(NOUT)에 연결한다. 상기 제1 및 제2 차지 펌프들(160, 170)은 상기 업 신호(UP)에 응답하여, 제1 및 제2 전류들(I1, I2)을 각각 발생한다. 그 결과, 상기 출력 노드(NOUT)로부터 상기 제1 및 제2 전류들(I1, I2)의 합에 대응하는 펌핑 전류(IP)가 상기 루프 필터(130)에 출력된다. 상기 루프 필터(130)는 상기 펌핑 전류(IP)에 따라 충전되어, 상기 제어 전압(Vc)을 도 8에서 참조되는 것과 같이 급격하게 증가시킨다. 상기 제어 전압(Vc)에 응답하여, 상기 VCO(140)가 상기 출력 신호(SVCO)의 주파수를 조절한다. 상기 피크 전압 검출기(150)는 상기 제어 전압(Vc)의 피크 값이 설정된 값보다 더 커질 때, 상기 검출 신호(DET)를 인에이블시킨다. 상기 스위칭 회로(180)는 상기 검출 신호(DET)에 응답하여, 상기 제2 차지 펌프(170)의 출력 단자를 상기 출력 노드 (NOUT)로부터 분리한다. 그 결과, 상기 출력 노드(NOUT)로부터 상기 제1 전류(I1)에 대응하는 상기 펌핑 전류(IP)가 상기 루프 필터(130)에 출력된다. 결국, 상기 펌핑 전류(IP)가 감소한 결과가 초래된다. 상기 루프 필터(130)는 상기 펌핑 전류(IP)에 따라 상기 제어 전압(Vc)의 증가 폭을 감소시킨다. 다시 말하면, 상기 루프 필터(130)는 상기 제어 전압(Vc)을 서서히 증가시킨다. 상술한 것과 같이, 상기 PLL(100)에서는 상기 피크 전압 검출기(150)가 상기 제어 전압(Vc)의 피크 값을 검출하고, 그 검출 결과에 따라 상기 스위칭 회로(180)가 상기 제2 차지 펌프(170)를 상기 출력 노드(NOUT)에 연결 또는 분리하도록 제어하므로, 상기 제어 전압(Vc)에 픽킹 현상이 발생하는 것이 감소할 수 있다. 결과적으로, PVT 변화에 따라 상기 제1 및 제2 차지 펌프들(160, 170)의 전류 구동 능력이 증가하더라도, 상기 PLL(100)은 락킹 동작 초기에, 상기 제어 전압(Vc)이 과도하게 증가하는 것을 검출하고, 상기 제어 전압(Vc)에 픽킹 현상이 발생하는 것을 줄일 수 있다. 도 8에서 참고되는 것과 같이, 상기 PLL(100)의 락킹 동작 초기에, 상기 제어 전압(Vc)의 증가 폭이 감소되므로, 상기 제어 전압(Vc)이 안정화되는데 걸리는 시간이 감소하여, PLL(100)의 락킹 시간이 감소될 수 있다. 또한, 상기 제어 전압(Vc)의 픽킹 현상 및 울림 현상이 감소하므로, 상기 PLL(100)의 안정성이 향상될 수 있다.
도 9는 본 발명의 다른 실시예에 따른 PLL을 개략적으로 도시한 블록도이다. 도 9를 참고하면, PLL(200)은 PFD(210), 차지 펌프 회로(220), 루프 필터(230), VCO(240), 피크 전압 검출기(250), 및 분주기(260)를 포함한다. 상기 PLL(200)의 구성 및 구체적인 동작은 몇 가지 차이점들을 제외하고, 상기 PLL(100)과 실질적으 로 유사하므로, 상기 차이점들을 중심으로 설명하기로 한다. 상기 PLL들(200, 100)의 차이점들은 상기 PLL(200)이 상기 분주기(260)를 더 포함하는 것과, 상기 PFD(210)가 상기 기준 신호(SREF)의 위상 또는 주파수와, 분주 신호(DSVCO)의 위상 또는 주파수를 서로 비교하는 것이다. 상기 분주기(260)는 출력 신호(SVCO)를 설정된 분주율로 분주하여, 상기 분주 신호(DSVCO)를 출력한다. 상기 PFD(210)는 상기 기준 신호(SREF)의 위상 또는 주파수와, 상기 분주 신호(DSVCO)의 위상 또는 주파수를 서로 비교하고, 그 비교 결과에 따라 업 신호(UP) 또는 다운 신호(DN)를 출력한다. 바람직하게, 상기 분주 신호(DSVCO) 및 상기 기준 신호(SREF)의 주파수는 상기 출력 신호(SVCO)의 주파수보다 더 낮다. 따라서, 상기 출력 신호(SVCO)의 주파수를 더 증가시키고자 할 경우, 상기 PLL(200)에 상기 분주기(260)가 사용될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 PLL은 제어 전압의 피크(peak) 값을 검출하고, 그 검출 결과에 따라 차지 펌프 회로의 동작을 제어하므로, 제어 전압의 픽킹 현상 및 울림 현상을 감소시켜, PVT 변화에 둔감하게 안정적으로 동작 할 수 있다.

Claims (27)

  1. 기준 신호의 위상 또는 주파수와, 출력 신호의 위상 또는 주파수를 서로 비교하고, 그 비교 결과에 따라 업 신호 또는 다운 신호를 출력하는 PFD;
    상기 업 신호 또는 상기 다운 신호에 응답하여 펌핑 전류를 발생하고, 검출 신호에 응답하여 상기 펌핑 전류를 증가시키거나 또는 감소시키는 차지 펌프 회로;
    상기 펌핑 전류에 따라 제어 전압을 출력하는 루프 필터;
    상기 제어 전압에 의해 결정되는 주파수를 가지는 상기 출력 신호를 출력하는 VCO; 및
    상기 루프 필터가 출력하는 제어 전압의 피크 값을 검출하고, 그 검출 결과에 따라 상기 검출 신호를 출력하는 피크 전압 검출기를 포함하는 PLL(Phase Locked Loop).
  2. 제1항에 있어서, 상기 차지 펌프 회로는,
    상기 업 신호 또는 상기 다운 신호에 응답하여 제1 전류를 발생하는 제1 차지 펌프;
    상기 업 신호 또는 상기 다운 신호에 응답하여 제2 전류를 발생하는 제2 차지펌프; 및
    출력 노드에 상기 제1 차지 펌프와 병렬로 연결되고, 상기 검출 신호에 응답하여, 상기 제2 차지 펌프의 출력 단자를 상기 출력 노드에 연결하거나 또는 분리하는 스위칭 회로를 포함하고,
    상기 스위칭 회로가 상기 제2 차지 펌프의 출력 단자를 상기 출력 노드에 연결할 때, 상기 펌핑 전류의 양은 상기 제1 및 제2 전류의 합에 의해 결정되고, 상기 스위칭 회로가 상기 제2 차지 펌프의 출력 단자를 상기 출력 노드로부터 분리할 때, 상기 펌핑 전류의 양은 상기 제1 전류에 의해 결정되는 PLL.
  3. 제2항에 있어서, 상기 제1 차지 펌프는,
    내부 전압과 상기 출력 노드 사이에 연결되고, 상기 업 신호에 응답하여 온 또는 오프되는 제1 스위치; 및
    상기 출력 노드와 그라운드 전압 사이에 연결되고, 상기 다운 신호에 응답하여 온 또는 오프되는 제2 스위치를 포함하고,
    상기 제1 및 제2 스위치들 중 어느 하나가 온 될 때, 나머지는 오프되고, 상기 제1 스위치가 온 될 때, 상기 제1 전류를 상기 출력 노드에 공급하는 PLL.
  4. 제2항에 있어서, 상기 제2 차지 펌프는,
    내부 전압과 내부 출력 노드 사이에 연결되고, 상기 업 신호에 응답하여 온 또는 오프되는 제1 스위치; 및
    상기 내부 출력 노드와 그라운드 전압 사이에 연결되고, 상기 다운 신호에 응답하여 온 또는 오프되는 제2 스위치를 포함하고,
    상기 제1 및 제2 스위치들 중 어느 하나가 온 될 때, 나머지는 오프되고, 상기 제1 스위치가 온 될 때, 상기 제2 전류를 상기 스위칭 회로에 출력하는 PLL.
  5. 제4항에 있어서, 상기 스위칭 회로는,
    상기 검출 신호를 반전시키고, 그 반전된 검출 신호를 출력하는 인버터; 및
    상기 내부 출력 노드와 상기 출력 노드 사이에 연결되고, 상기 검출 신호와 상기 반전된 검출 신호에 응답하여, 온 또는 오프되는 제3 스위치를 포함하는 PLL.
  6. 제1항에 있어서,
    상기 피크 전압 검출기는 상기 제어 전압이 설정된 값보다 더 커질 때, 상기 검출 신호를 인에이블시키고,
    상기 검출 신호가 인에이블될 때, 상기 스위칭 회로는 상기 검출 신호에 응답하여, 상기 제2 차지 펌프의 출력 단자를 상기 출력 노드로부터 분리하는 PLL.
  7. 제1항에 있어서, 상기 피크 전압 검출기는,
    상기 제어 전압을 분배하고, 분배 전압을 출력하는 전압 분배 회로;
    상기 분배 전압에 응답하여, 바이어스 전압을 발생하는 바이어스 전압 발생기;
    상기 바이어스 전압에 응답하여, 내부 검출 신호를 출력하는 내부 출력 회로; 및
    파워-업 신호와 상기 내부 검출 신호에 응답하여, 상기 검출 신호를 출력하는 출력 로직 회로를 포함하는 PLL.
  8. 제7항에 있어서,
    상기 전압 분배 회로는 상기 제어 전압이 증가할 때, 상기 분배 전압을 증가시키고, 상기 바이어스 전압 발생기는 상기 분배 전압이 증가할 때, 상기 바이어스 전압을 감소시키는 PLL.
  9. 제7항에 있어서,
    상기 전압 분배 회로는,
    상기 제어 전압과 출력 노드 사이에 연결되는 제1 저항; 및
    상기 출력 노드와 그라운드 전압 사이에 연결되는 제2 저항을 포함하고,
    상기 분배 전압은 상기 제1 및 제2 저항들의 저항비와 상기 제어 전압에 의해 결정되는 PLL.
  10. 제7항에 있어서,
    상기 바이어스 전압 발생기는,
    출력 노드에 내부 전압을 공급하는 풀-업 트랜지스터; 및
    상기 출력 노드에 그라운드 전압 사이에 연결되고, 상기 분배 전압에 응답하여, 턴 온 또는 오프되는 풀-다운 트랜지스터를 포함하고,
    상기 풀-다운 트랜지스터가 턴 온될 때, 상기 출력 노드에서 발생하는 상기 바이어스 전압이 감소하고, 상기 풀-다운 트랜지스터가 턴 오프될 때, 상기 바이어 스 전압이 증가하는 PLL.
  11. 제7항에 있어서,
    상기 내부 출력 회로는,
    내부 전압과 출력 노드 사이에 연결되고, 상기 바이어스 전압에 응답하여 턴 온 또는 오프되는 풀-업 트랜지스터; 및
    상기 출력 노드와 그라운드 전압 사이에 연결되고, 상기 바이어스 전압에 응답하여, 턴 온 또는 오프되는 풀-다운 트랜지스터를 포함하고,
    상기 풀-업 트랜지스터와 상기 풀-다운 트랜지스터 중 어느 하나가 턴 온될 때, 나머지는 턴 오프되고, 상기 풀-업 트랜지스터와 상기 풀-다운 트랜지스터 중 어느 하나가 턴 온될 때, 상기 출력 노드에 출력되는 상기 내부 검출 신호가 인에이블되거나 또는 디세이블되는 PLL.
  12. 제7항에 있어서,
    상기 출력 로직 회로는 상기 파워-업 신호와 상기 내부 검출 신호에 응답하여, 상기 검출 신호를 출력하는 AND 게이트를 포함하는 PLL.
  13. 기준 신호의 위상 또는 주파수와, 분주 신호의 위상 또는 주파수를 서로 비교하고, 그 비교 결과에 따라 업 신호 또는 다운 신호를 출력하는 PFD;
    상기 업 신호 또는 상기 다운 신호에 응답하여 펌핑 전류를 발생하고, 검출 신호에 응답하여 상기 펌핑 전류를 증가시키거나 또는 감소시키는 차지 펌프 회로;
    상기 펌핑 전류에 따라 제어 전압을 출력하는 루프 필터;
    상기 제어 전압에 의해 결정되는 주파수를 가지는 출력 신호를 출력하는 VCO;
    상기 출력 신호를 설정된 분주율로 분주하여, 상기 분주 신호를 출력하는 분주기; 및
    상기 제어 전압의 피크 값을 검출하고, 그 검출 결과에 따라 상기 검출 신호를 출력하는 피크 전압 검출기를 포함하는 PLL.
  14. 제13항에 있어서, 상기 차지 펌프 회로는,
    상기 업 신호 또는 상기 다운 신호에 응답하여 제1 전류를 발생하는 제1 차지 펌프;
    상기 업 신호 또는 상기 다운 신호에 응답하여 제2 전류를 발생하는 제2 차지펌프; 및
    출력 노드에 상기 제1 차지 펌프와 병렬로 연결되고, 상기 검출 신호에 응답하여, 상기 제2 차지 펌프의 출력 단자를 상기 출력 노드에 연결하거나 또는 분리하는 스위칭 회로를 포함하고,
    상기 스위칭 회로가 상기 제2 차지 펌프의 출력 단자를 상기 출력 노드에 연결할 때, 상기 펌핑 전류의 양은 상기 제1 및 제2 전류의 합에 의해 결정되고, 상기 스위칭 회로가 상기 제2 차지 펌프의 출력 단자를 상기 출력 노드로부터 분리할 때, 상기 펌핑 전류의 양은 상기 제1 전류에 의해 결정되는 PLL.
  15. 제14항에 있어서, 상기 제1 차지 펌프는,
    내부 전압과 상기 출력 노드 사이에 연결되고, 상기 업 신호에 응답하여 온 또는 오프되는 제1 스위치; 및
    상기 출력 노드와 그라운드 전압 사이에 연결되고, 상기 다운 신호에 응답하여 온 또는 오프되는 제2 스위치를 포함하고,
    상기 제1 및 제2 스위치들 중 어느 하나가 온 될 때, 나머지는 오프되고, 상기 제1 스위치가 온 될 때, 상기 제1 전류를 상기 출력 노드에 공급하는 PLL.
  16. 제14항에 있어서, 상기 제2 차지 펌프는,
    내부 전압과 내부 출력 노드 사이에 연결되고, 상기 업 신호에 응답하여 온 또는 오프되는 제1 스위치; 및
    상기 내부 출력 노드와 그라운드 전압 사이에 연결되고, 상기 다운 신호에 응답하여 온 또는 오프되는 제2 스위치를 포함하고,
    상기 제1 및 제2 스위치들 중 어느 하나가 온 될 때, 나머지는 오프되고, 상기 제1 스위치가 온 될 때, 상기 제2 전류를 상기 스위칭 회로에 출력하는 PLL.
  17. 제16항에 있어서, 상기 스위칭 회로는,
    상기 검출 신호를 반전시키고, 그 반전된 검출 신호를 출력하는 인버터; 및
    상기 내부 출력 노드와 상기 출력 노드 사이에 연결되고, 상기 검출 신호와 상기 반전된 검출 신호에 응답하여, 온 또는 오프되는 제3 스위치를 포함하는 PLL.
  18. 제13항에 있어서,
    상기 피크 전압 검출기는 상기 제어 전압이 설정된 값보다 더 커질 때, 상기 검출 신호를 인에이블시키고,
    상기 검출 신호가 인에이블될 때, 상기 스위칭 회로는 상기 검출 신호에 응답하여, 상기 제2 차지 펌프의 출력 단자를 상기 출력 노드로부터 분리하는 PLL.
  19. 제13항에 있어서, 상기 피크 전압 검출기는,
    상기 제어 전압을 분배하고, 분배 전압을 출력하는 전압 분배 회로;
    상기 분배 전압에 응답하여, 바이어스 전압을 발생하는 바이어스 전압 발생기;
    상기 바이어스 전압에 응답하여, 내부 검출 신호를 출력하는 내부 출력 회로; 및
    파워-업 신호와 상기 내부 검출 신호에 응답하여, 상기 검출 신호를 출력하는 출력 로직 회로를 포함하는 PLL.
  20. 제19항에 있어서,
    상기 전압 분배 회로는 상기 제어 전압이 증가할 때, 상기 분배 전압을 증가 시키고, 상기 바이어스 전압 발생기는 상기 분배 전압이 증가할 때, 상기 바이어스 전압을 감소시키는 PLL.
  21. 제19항에 있어서,
    상기 전압 분배 회로는,
    상기 제어 전압과 출력 노드 사이에 연결되는 제1 저항; 및
    상기 출력 노드와 그라운드 전압 사이에 연결되는 제2 저항을 포함하고,
    상기 분배 전압은 상기 제1 및 제2 저항들의 저항비와 상기 제어 전압에 의해 결정되는 PLL.
  22. 제19항에 있어서,
    상기 바이어스 전압 발생기는,
    출력 노드에 내부 전압을 공급하는 풀-업 트랜지스터; 및
    상기 출력 노드에 그라운드 전압 사이에 연결되고, 상기 분배 전압에 응답하여, 턴 온 또는 오프되는 풀-다운 트랜지스터를 포함하고,
    상기 풀-다운 트랜지스터가 턴 온될 때, 상기 출력 노드에서 발생하는 상기 바이어스 전압이 감소하고, 상기 풀-다운 트랜지스터가 턴 오프될 때, 상기 바이어스 전압이 증가하는 PLL.
  23. 제19항에 있어서,
    상기 내부 출력 회로는,
    내부 전압과 출력 노드 사이에 연결되고, 상기 바이어스 전압에 응답하여 턴 온 또는 오프되는 풀-업 트랜지스터; 및
    상기 출력 노드와 그라운드 전압 사이에 연결되고, 상기 바이어스 전압에 응답하여, 턴 온 또는 오프되는 풀-다운 트랜지스터를 포함하고,
    상기 풀-업 트랜지스터와 상기 풀-다운 트랜지스터 중 어느 하나가 턴 온될 때, 나머지는 턴 오프되고, 상기 풀-업 트랜지스터와 상기 풀-다운 트랜지스터 중 어느 하나가 턴 온될 때, 상기 출력 노드에 출력되는 상기 내부 검출 신호가 인에이블되거나 또는 디세이블되는 PLL.
  24. 제19항에 있어서,
    상기 출력 로직 회로는 상기 파워-업 신호와 상기 내부 검출 신호에 응답하여, 상기 검출 신호를 출력하는 AND 게이트를 포함하는 PLL.
  25. 기준 신호에 동기하여 출력 신호를 발생하는 PLL의 동작 방법에 있어서,
    상기 기준 신호의 위상 또는 주파수와, 상기 출력 신호의 위상 또는 주파수를 서로 비교하고, 그 비교 결과에 따라 업 신호 또는 다운 신호를 출력하는 단계;
    상기 업 신호 또는 상기 다운 신호에 응답하여 펌핑 전류를 발생하는 단계;
    상기 펌핑 전류에 따라 제어 전압을 출력하는 단계;
    상기 제어 전압에 따라 상기 출력 신호의 주파수를 조절하는 단계;
    상기 제어 전압의 피크 값을 검출하고, 그 검출 결과에 따라 검출 신호를 출력하는 단계; 및
    검출 신호에 응답하여 상기 펌핑 전류량을 조절하는 단계를 포함하는 PLL의 동작 방법.
  26. 제25항에 있어서, 상기 검출 신호를 출력하는 단계는,
    상기 제어 전압을 분배하고, 분배 전압을 출력하는 단계;
    상기 분배 전압에 응답하여, 바이어스 전압을 발생하는 단계;
    상기 바이어스 전압에 응답하여, 내부 검출 신호를 출력하는 단계; 및
    파워-업 신호와 상기 내부 검출 신호에 응답하여, 상기 검출 신호를 출력하는 단계를 포함하는 PLL의 동작 방법.
  27. 제25항에 있어서, 상기 펌핑 전류량을 조절하는 단계는,
    상기 검출 신호가, 상기 제어 전압의 피크 값이 설정된 값보다 더 작은 것을 나타낼 때, 제1 및 제2 차지 펌프들을 모두 동작시켜 상기 펌핑 전류량을 증가시키는 단계; 및
    상기 검출 신호가, 상기 제어 전압의 피크 값이 설정된 값보다 더 큰 것을 나타낼 때, 상기 제1 및 제2 차지 펌프들 중 어느 하나를 동작시켜 상기 펌핑 전류량을 감소시키는 단계를 포함하는 PLL의 동작 방법.
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