JP2017079353A

JP2017079353A - クロックリカバリ回路

Info

Publication number: JP2017079353A
Application number: JP2015205409A
Authority: JP
Inventors: 長谷川　潤; Jun Hasegawa; 潤長谷川
Original assignee: Curious Corp
Current assignee: Curious Corp
Priority date: 2015-10-19
Filing date: 2015-10-19
Publication date: 2017-04-27

Abstract

【課題】データ通信の休止期間があるアプリケーションで、短時間で休止期間から復帰することができるクロックリカバリ回路を提供する。【解決手段】デジタルとアナログの２系統の制御入力を備えた発振器を用い、デジタル制御で発振器の出力クロックの周波数を所定の範囲内に合わせる周波数制御を行い、その後アナログ制御で入力される伝送データと発振器の出力クロックとの位相を合わせる位相制御を行う。周波数を所定の範囲内に合わせた直後の発振器の状態がデジタルデータとして保持できるため、一時的にクロックリカバリ回路の動作を休止しても、保持されたデジタルデータを用いて発振器の状態を最初に周波数を所定の範囲内に合わせた時点の状態に即座に復帰させることができ、休止から復帰に要する時間を大幅に短縮することができる。【選択図】図２

Description

本発明は、８ｂ１０ｂ方式などでシリアルデータの中に埋め込まれた同期クロックを、受信側でクロックリカバリ回路により再生し、そのクロックに同期してシリアルデータを取り込む高速データ通信技術に関わる。

図１に、特許文献１及び非特許文献１に開示されているクロックリカバリ回路のブロック図を示す。クロックリカバリ回路中の位相同期ループは引き込みが可能な初期周波数の範囲が狭いため、位相同期ループの動作に先立って最初に周波数同期ループにて発振器（以降ＶＣＯと呼ぶ）を引き込み可能な周波数範囲で発振させ、その後に位相同期ループを動作させてＶＣＯ出力クロックの位相を入力データの位相にロックさせるという、２段階の処理が必要となる。以降本明細書ではＶＣＯの周波数を所定の周波数範囲内にする動作を行う期間をプリループ期間、ＶＣＯの出力クロックの位相を入力データの位相にロックさせる動作を行う期間をメインループ期間と呼称する。クロックリカバリ回路は、プリループ期間に動作する周波数同期ループと、メインループ期間に動作する位相同期ループからなる二重ループ構成を取ることが一般的である。

以下、動作の詳細について説明する。

プリループ期間中は図１で周波数同期ループとして破線で囲んだ部分が動作する。ＲｅｆｅｒｅｎｃｅＣＬＫは参照クロックでＩｎｐｕｔＤａｔａは入力されるデータであり、参照クロックの周波数をＮ倍した周波数が、入力されるデータの伝送レート周波数と略等しくなるように設定されている。参照クロックは位相・周波数比較器ＰＦＤまたは周波数比較器ＦＤ（１０５）の一方に入力され、他方にはＶＣＯ（１０１）の出力クロックＣＬＫを分周器（１０７）にて１／Ｎの周波数に分周したクロックが入力される。ＰＦＤまたはＦＤ（１０５）で２つのクロック入力の（位相と）周波数を比較し、その結果はチャージポンプＣＰ１（１０４）に入力される。プリループ期間では、切り替え回路ＳＥＬ（１０３）はＣＰ１（１０４）が選択されるため、この出力がループフィルタＬＦ（１０２）でフィルタをかけられた後にＶＣＯ（１０１）に入力されてＶＣＯの発振周波数が変化する。このようなループを構成することで、ＰＦＤまたはＦＤ（１０５）における両入力の周波数差がなくなるようにＶＣＯにフィードバックがかかる。これにより最終的にＶＣＯの出力クロックの周波数が参照クロックのＮ倍の周波数と等しくなり、ＶＣＯはデータの伝送レートと略等しい周波数で発振することになる。

プリループ期間でＶＣＯの周波数が所定の周波数範囲内に整定した後には、ＳＥＬ（１０３）を切り替えてメインループ期間に移行する。メインループ期間は図１で位相同期ループとして破線で囲んだ部分が動作する。ＳＥＬ（１０３）が切り替わると、ＬＦ（１０２）にはチャージポンプＣＰ２（１０８）の出力が接続される。ＣＰ２（１０８）には、位相比較器ＰＤ（１０６）によってＶＣＯから出力されるクロックと入力されるデータとの位相を比較した結果が入力され、それがループフィルタＬＦ（１０２）でフィルタをかけられた後にＶＣＯ（１０１）に入力されてＶＣＯの発振周波数が変化する。このようなループを構成することで、ＰＤ（１０６）における両入力の位相差がなくなるようにＶＣＯにフィードバックがかかる。これにより最終的にＶＣＯの出力クロックと入力されたデータとの位相が揃うことになる。以上のような動作を行うことで、入力データ（ＩｎｐｕｔＤａｔａ）をＶＣＯ出力クロック（ＣＬＫ）で安定してラッチ（リタイム）することが可能となり、定常的にデータが入力されていれば入力データを正しく受信することができる。

特開２００１−３５８５８２号公報

電子情報通信学会技術研究報告(ＩＣＤ２０１２８６−１２２）「位相比較器の非線形性を考慮したＣＤＲ−ＰＬＬ回路のプルイン動作解析」

しかしながら、定常的にデータ通信を行うアプリケーションであれば問題とならないが、昨今のモバイル用途など低消費電流が要求されるアプリケーションでは、消費電流低減のため必要な時のみにデータ通信を行い、それ以外の期間はスタンバイ状態にして消費電流を低減したいという要望がある。データ通信を中断している期間に消費電流を低減するためには、クロックリカバリ回路の動作を全て停止することが望ましい。しかし従来の方式では、一旦動作を停止すると復帰時に即座にＶＣＯが停止前の発振周波数に戻ることは困難となる。これはＶＣＯの発振周波数を決める制御電圧（ＬＦ出力）が停止中にリーク電流などによって時間と共に変化してしまうためである。このためスタンバイ状態を解除しデータ通信を再開した時には、ＶＣＯは位相同期ループで引き込みができない周波数で発振してしまい、位相同期ループが働いても正常に位相ロックができなくなる可能性がある。（中断期間が長いほど、その可能性が高くなる）

これを防止するための方法の一つとして、スタンバイ中も周波数同期ループの動作は停止させずにおくことが考えられるが、その場合にはＶＣＯを含む多くの回路ブロックが動作し続けることになって消費電流低減の効果はほとんどなくなってしまうという欠点がある。

もうひとつの方法として周波数同期ループからやり直すということも考えられるが、この場合には最終的にデータとクロックの位相が再度同期するまでに長い時間を要してしまうという欠点がある。

以上の課題を解決するために、本発明はデジタルとアナログの２つの制御手段を持つＶＣＯを用い、デジタル制御でクロックの周波数を所定の範囲内に合わせる周波数同期ループと、アナログ制御でクロックの位相を受信したデータの位相と合わせる位相同期ループを備える。

また、デジタルによるＶＣＯの周波数制御は、ＶＣＯを構成するリングオッシレータの各遅延インバータの出力負荷としてソースが共通接続された複数のＭＯＳトランジスタを用い、それらの複数のＭＯＳ型トランジスタを選択的にオン状態とすることで負荷容量を可変とすることによってなされる。

本発明によれば、デジタル制御で周波数同期動作を行うため、一旦動作を中断してスタンバイ状態に入る場合でも、最初に所望の周波数に整定した時のデジタル制御データを保持しておくことで、レジューム時に最初の周波数同期動作を行った直後、言い換えると位相同期動作の直前の周波数で発振している状態に即座に戻せる。このため、そこからの位相同期動作による位相引き込みの時間だけでロック状態に戻すことができ、レジュームが素早くできる利点がある。

従来例のブロック図である。本発明のブロック図である。リング型ＶＣＯの回路図である。リング型ＶＣＯの差動型遅延インバータの回路図である。ＶＣＯの周波数を制御する、アナログ制御型可変電流源の回路図である。デジタル制御可変容量の回路図である。デジタル制御可変容量を構成するトランジスタの断面と容量を示した図である。周波数比較器の回路図である。周波数比較器のタイミング図である。本発明における動作タイミング図である。実施例２におけるＶＣＯの差動型遅延インバータの回路図である。デジタル制御型可変電流源の回路図である。

以下、本発明の実施の形態について図面を参照して説明する。

まず、図２の本発明のクロックリカバリ回路のブロック図を用いて全体の回路構成と動作について説明する。プリループ期間中は図で周波数同期ループとして破線で囲んだ部分が動作する。ＲｅｆｅｒｅｎｃｅＣＬＫは参照クロックで、この周波数をＮ倍した周波数が、入力されるデータの伝送レート周波数と略等しくなるように設定されている。参照クロックは周波数比較器ＦＤ（２０５）の一方に入力され、他方にはＶＣＯ（２０１）の出力クロックＣＬＫを分周器（２０７）にて１／Ｎの周波数に分周したクロックＤｉｖＣＬＫが入力される。ＦＤ（２０５）で２つの入力クロックの周波数を比較した結果はＵＰ／ＤＮカウンタ（２０３）に入力され、その出力はＶＣＯ（２０１）のデジタル制御入力に接続される。もし、ＤｉｖＣＬＫの周波数が参照クロックの周波数よりも低ければＵＰ／ＤＮカウンタ（２０３）の出力を増加させ、逆であればＵＰ／ＤＮカウンタの出力を減少させる。ＶＣＯ（２０１）はこのＵＰ／ＤＮカウンタの出力によって周波数が制御され、カウンタ出力が大きくなるとＶＣＯの周波数は高く、カウンタ出力が小さくなるとＶＣＯの周波数は低くなるようになされている。このようなループを構成することで、最終的にＦＤでの周波数比較結果が等しくなるようにＶＣＯの発振周波数が決まる。すなわち、ＶＣＯの周波数が参照クロックのＮ倍の周波数と等しくなり、結果的にＶＣＯの周波数が入力されるデータの伝送レート周波数と略等しくなって、ＶＣＯの周波数は位相比較ループで引き込みが可能な所定の範囲内に整定する。

一方、メインループ期間中には図２で位相同期ループとして破線で囲んだ部分が動作する。位相比較回路ＰＤ（２０６）では、入力されるデータの位相とＶＣＯ出力クロックの位相との比較が行われ、その結果はチャージポンプＣＰ（２０８）に入力される。ＣＰの出力はループフィルタＬＦ（２０２）でフィルタをかけられた後にＶＣＯ（２０１）のアナログ制御入力に接続されて、位相比較の結果によってＶＣＯの発振周波数が変化する。このようなループを構成することで最終的にＰＤ（２０６）での位相比較結果が等しくなるようにフィードバックがかかり、ＶＣＯの出力クロックの位相と入力データの位相が合致するようにＶＣＯの発振周波数を微調整していく。以上のような動作を行うことで入力データの位相とＶＣＯのクロックの位相が揃い、入力データ（ＩｎｐｕｔＤａｔａ）をＶＣＯ出力クロック（ＣＬＫ）で安定してラッチ（リタイム）することが可能となって、入力データを正しく受信することができる。

続いて、各回路の詳細について説明する。

まず図３ａ〜図３ｃを用いてＶＣＯ（２０１）について説明する。ＶＣＯの回路構成を図３ａに示すが、ＶＣＯは３個の差動型遅延インバータ（３０１〜３０３）をリング状に接続したリングオッシレータで構成される。各差動型遅延インバータ（３０１〜３０３）はそれぞれ差動の入力端子と差動の出力端子を有し、差動入力端子の信号の状態が変化するとそれが反転された信号が一定の遅延時間の後に差動出力端子から出力され、次段の差動型遅延インバータの差動入力端子へ接続される。この差動型遅延インバータをリング上に接続してフィードバックループを形成することでリングオッシレータが構成され、各差動型遅延インバータの遅延時間で決まる周波数でＶＣＯが連続的に発振する。

差動型遅延インバータの回路を図３ｂに示す。差動型遅延インバータは、アナログ制御可変電流源（３１１）と、ソースがこの電流源に共通に接続され、ドレインが各出力端子に接続された２つの入力トランジスタ（３１２，３１３）と、各出力端子に接続された抵抗負荷（３１６，３１７）、およびデジタル制御可変容量（３１４，３１５）から構成される。

差動入力ＩＮｐの電位がＩＮｎの電位よりも低くなると入力トランジスタ（３１３）に流れる電流が入力トランジスタ（３１２）に流れる電流より大きくなり、その電流はそれぞれの抵抗負荷によって電圧に変換され、ＯＵＴｎの電位はＯＵＴｐの電位よりも高くなる。すなわち、差動入力がそれぞれ反転して差動出力する差動インバータを構成している。ここで差動インバータの遅延時間は、アナログ制御可変電流源（３１１）を流れる電流値とデジタル制御可変容量（３１４，３１５）の容量値とで決まる。

図３ｃにアナログ制御可変電流源（３１１）の回路図を示す。入力トランジスタ（３２３）のゲートにはアナログの制御電圧Ｖｃｎｔが印加され、ソースには抵抗負荷（３２４）が接続される。入力トランジスタのソース電圧Ｖｓはゲート電圧Ｖｃｎｔから略閾値電圧Ｖｔｈ分だけ下がった電圧となるため、抵抗負荷（３２４）の抵抗値をＲｃｎｖとすると、抵抗負荷を流れる電流Ｉｃｎｔは次の式で与えられる。

（数１）Ｉｃｎｔ＝Ｖｓ／Ｒｃｎｖ≒（Ｖｃｎｔ−Ｖｔｈ）／Ｒｃｎｖ

負荷に流れる電流Ｉｃｎｔは入力トランジスタ（３２３）のドレインに接続されたカレントミラー回路（３２２）でよって折り返して出力されるため、この回路は入力電圧によって出力電流が制御される可変電流源として働く。差動型遅延インバータの遅延時間はＩｃｎｔに依存し、Ｉｃｎｔはアナログ制御電圧Ｖｃｎｔによって決まる。従ってアナログ制御電圧Ｖｃｎｔによって差動型遅延インバータの遅延時間が制御され、結果的にＶＣＯの発振周波数が変化する。

プリループ期間はアナログ制御電圧を一定値とし、アナログ制御可変電流源（３１１）は定電流（Ｉ０）を流す。このときリングオッシレータの各差動型遅延インバータの同相出力電圧はＩ０と抵抗負荷（３１６，３１７）とで決まり、本実施例では約０．２Ｖ程度の低い電圧になるように各定数を決めている。

図４にデジタル制御可変容量（３１４，３１５）の回路図を示す。デジタル制御可変容量は、ドレインをオープンにしてソースを差動型遅延インバータの出力端子に接続した複数の容量トランジスタ（４０１）と、各トランジスタのゲートに接続された制御スイッチ（４０２）から構成されている。各制御スイッチはデジタルの制御信号Ｓｎ（ｎは１からＮ）によって制御され、Ｓｎが論理レベル１の時には容量トランジスタのゲートはＧＮＤに接続され、論理レベル０の時には容量トランジスタのゲートはバイアス電圧Ｖｂｉａｓ（本実施例では１．０Ｖ）に接続されるようになされている。

図５に制御信号が論理レベル１の場合と論理レベル０の場合のそれぞれについて容量トランジスタの断面と容量を示した図を示す。本実施例ではリングオッシレータの各差動型遅延インバータの同相出力電圧（所謂動作点電圧）は約０．２Ｖ程度で、差動型遅延インバータの差動出力振幅は約０．２Ｖ程度に設定しているため、容量トランジスタのソース電位は０．１Ｖ〜０．３Ｖの範囲になっている。

制御信号Ｓｎが論理レベル１の時にはゲート電圧が０Ｖ（ＧＮＤ）になり、ソース電位（０．１〜０．３Ｖ）よりも低くなるため容量トランジスタはオフ状態となる。このため差動型遅延インバータの出力端子には容量トランジスタのソース接合容量Ｃｓｊが接続されるだけである。

一方制御信号Ｓｎが論理レベル０の時には、ゲート電圧が１．０Ｖ（Ｖｂｉａｓ）になり、ソース電位（０．１〜０．３Ｖ）よりも十分高くなるため、容量トランジスタはオン状態となる。容量トランジスタがオンするとゲートの下に反転電子層からなるチャンネルが形成され、ゲートとチャンネルとの間にＣｓｊと比べると非常に大きな酸化膜容量Ｃｏｘが見えてくる。このときゲートは直接接地されてはいないが定電圧源が接続されているため交流的に接地されることになり、結果的にソースはチャンネルを介してグラウンドとの間にＣｏｘの容量を持つことになる。さらにチャンネルを介してドレインもソースに電気的に接続された状態となるためドレインの接合容量分のＣｄｊも見えてくるようになる。このため差動型遅延インバータの出力端子には、Ｃｓｊ＋Ｃｄｊ＋Ｃｏｘの容量が接続されることになる。

これらの容量トランジスタがＮ個あると、全ての制御信号Ｓｎの論理レベルが１の時にはデジタル制御の可変容量（３１４，３１５）は最小のＣｍｉｎ＝Ｎ×Ｃｓｊとなり、全ての制御信号Ｓｎの論理レベルが０の時にはデジタル制御の可変容量は最大のＣｍａｘ＝Ｎ×（Ｃｓｊ＋Ｃｄｊ＋Ｃｏｘ）となる。従ってＳ０〜ＳＮまでの制御信号を０〜Ｎの範囲で変化させると、Ｃｍａｘ〜Ｃｍｉｎの範囲で差動型遅延インバータの出力に接続される容量値をデジタル的に可変制御することができ、これによりリングオッシレータであるＶＣＯの周波数をデジタル制御することが可能となる。

近年の半導体プロセスの微細化によりトランジスタのソース・ドレインのサイズが極めて小さくできるようになったために、Ｎを１００〜２００個程度に設定してもＣｍｉｎは１０ｆＦ程度で収まるようになった。一方で微細化により単位面積あたりの酸化膜容量Ｃｏｘは相対的に大きくなり、Ｃｍａｘは数１００ｆＦ程度確保できるようになった。これにより、広い可変範囲（例えば１０〜２００ｆＦ）で、微小分解能（例えば１〜２ｆＦ程度）でのデジタル制御可変容量を実現することが可能となり、ＶＣＯの発振周波数も高い分解能で広い範囲に渡って制御できるようになった。

なお、容量トランジスタのドレインをオープンにしている理由についてであるが、これは容量トランジスタがオン状態となった時にソース・ドレイン電流が流れないようにするためである。ドレインをソースに接続した場合でも電流は流れないが、その場合には容量トランジスタがオフ状態の時にソースの接合容量だけではなくドレインの接合容量も加わってしまう。このため、最小の容量値がＣｍｉｎ＝Ｎ×（Ｃｓｊ＋Ｃｄｊ）と、ドレインをオープンした場合に比べて大きくなってしまい、ＶＣＯの発振周波数の上限が低下してしまうという問題がある。

また、本実施例ではＶｂｉａｓは１．０Ｖの定電圧源を用いたが、電源電圧が十分高い場合や、容量トランジスタの閾値電圧が低い場合など、十分高い実効ゲート電圧（＝Ｖｇｓ−Ｖｔｈ）を与えることができれば基準電圧の代わりに電源をそのまま用いても良い。

次に図６ａ，６ｂを用いて周波数比較器ＦＤ（２０５）について説明する。ＦＤ（２０５）は例えば図６ａに示されるような回路で構成される。ＲｅｆｅｒｅｎｃｅＣＬＫ信号とそれを所定の期間だけ遅延させた信号との間で排他的論理和を取ると、ＲｅｆｅｒｅｎｃｅＣＬＫの論理状態が変化した時に所定の遅延時間の幅と略等しいパルス幅のＵＰパルスが発生する。同様にＤｉｖＣＬＫの論理状態が変化した時にはＤＮパルスが発生する。図６ｂに簡単なタイミング図を示すが、パルスの発生頻度はそれぞれのクロックの論理状態が単位時間当たりに変化する回数、すなわち周波数を反映するため、ＤｉｖＣＬＫの周波数がＲｅｆｅｒｅｎｃｅＣＬＫの周波数より低ければＵＰパルスの発生頻度がＤＮパルスの発生頻度よりも多くなる。この場合には結果的にＵＰ／ＤＮカウンタ（２０３）の出力は増加し、ＶＣＯの発振周波数は高くなってＤＮパルスの発生頻度が増加する。ＵＰパルスの発生頻度は変わらないため、この動作を繰り返すとＵＰパルスの発生頻度とＤＮパルスの発生頻度の差は少なくなる方向に動くことになり、最終的にＵＰ／ＤＮカウンタの出力は一定値に収束し、ＤｉｖＣＬＫの周波数はＲｅｆｅｒｅｎｃｅＣＬＫの周波数に略等しくなるところで整定する。

なお、ここではＵＰ，ＤＮパルスを直接カウンタに入力しているため頻繁にカウンタの出力が変化するようになっているが、カウンタの前にデジタル・ロー・パス・フィルタを挿入して、ＵＰ，ＤＮパルスが頻繁に出ないようにしても良い。

続いて、図７の動作タイミング図を用いて全体の動作説明を行う。前述のように、本発明のＶＣＯはその周波数を、アナログ・デジタルの２つの方法で制御することができる。基本的にプリループ期間のＶＣＯ制御はデジタルで行い、メインループ期間のＶＣＯ制御はアナログで行う。

先ず、リセット信号ＲｅｓｅｔによりＵＰ／ＤＮカウンタ（２０３）の初期化を行う。ここではカウンタ出力の全てのビットが論理レベル０になるようにする。すなわち、ＶＣＯの発振周波数が最も低い状態になるようにする。リセット解除後はプリループ期間を意味するＰｒｅＬｏｏｐ信号と、メインループ期間を意味するＭａｉｎＬｏｏｐ信号がそれぞれ論理レベル０になっている。ＭｉａｎＬｏｏｐ信号が論理レベル０の間はＶＣＯのアナログ制御信号Ｖｃｎｔは所定の一定の電圧になり、メインループ期間以外はＶＣＯの制御はデジタルのみで行われる。

続いてＰｒｅＬｏｏｐ信号が論理レベル１になると、周波数比較器（２０５）とＵＰ／ＤＮカウンタ（２０３）は動作を開始しＶＣＯの発振周波数は最も低い状態からスタートする。初期状態ではＶＣＯの分周クロックであるＤｉｖＣＬＫの方がＲｅｆｅｒｅｎｃｅＣＬＫの方より周波数が低いため、ＦＤからはＵＰパルスの方が多く出力される。ＶＣＯの発振周波数は徐々に上がっていき、やがてＤｉｖＣＬＫの周波数がＲｅｆｅｒｅｎｃｅＣＬＫの周波数に等しくなるようにフィードバック動作が行われ、最終的にＶＣＯの発振周波数は位相同期ループで引き込みが可能な周波数の範囲内に整定する。

次にＰｒｅＬｏｏｐ信号を論理レベル０にすると同時にＭｉａｎＬｏｏｐ信号を論理レベル１にする。ＰｒｅＬｏｏｐ信号が０になるとＵＰ／ＤＮカウンタはカウント動作を停止し、直前の状態を保持する。ＭｉａｎＬｏｏｐ信号が１になると、プリループ期間に固定されていたアナログ制御信号Ｖｃｎｔが、位相比較器ＰＤ（２０６）の結果に基づいて変化するようになり、アナログ制御可変電流源（３１１）の電流を調整しながら、最終的に入力されたデータの位相とＶＣＯの出力クロックの位相が揃うようフィードバック制御がなされる。

データの通信を一旦中断して、低消費電流のスタンバイモードに移行する場合は、一旦ＭａｉｎＬｏｏｐ信号を論理レベル０に戻して、アナログ制御電圧を再びＶｃｎｔに固定すると同時に、ＶＣＯを含む全回路の動作を停止させ消費電流低減モードに移行する。このときＵＰ／ＤＮカウンタはリセットせずに出力されたデジタル信号はそのまま保持しておく。スタンバイ状態から動作状態に復帰すると、ＵＰ／ＤＮカウンタの値は保持されており、かつアナログ制御電圧はプリループ時の所定の電圧に戻るため、ＶＣＯはプリループ期間完了後の状態に即座に復帰することになる。そこからＭａｉｎＬｏｏｐ信号を１にすれば位相同期動作が始まり、再び入力データの位相とＶＣＯのクロックの位相が揃った状態に復帰する。

このようにデジタルとアナログの２つの方法でＶＣＯの周波数を制御し、デジタル制御で周波数同期動作を行わせることで、一旦スタンバイ状態となって動作を停止しても、スタンバイ解除時に素早く元の発振状態に戻すことができる。あとはメインループによる位相同期に要する時間のみで再び安定状態に戻ることが出来るようになるため、ごく短時間でスタンバイ状態に復帰することが可能となる。これによりアプリケーション上でデータ通信を行わない隙間の時間に、こまめにクロックリカバリ回路の動作を停止して消費電流を低減することが容易に出来るようになる。

また従来例と比べると、周波数同期ループで必要としていたチャージポンプなどの比較的面積の大きなアナログ回路が不要となることと、周波数比較器（２０５）やＵＰ／ＤＮカウンタ（２０３）などは微細化されたトランジスタを用いた論理回路で構成できること、さらにＶＣＯ（２０１）で使用している可変容量素子も微細化されたトランジスタを用いて構成できることから、クロックリカバリ回路の専有する面積はごく僅かで済むという副次的な効果もある。

ＶＣＯは上記の回路方式に限定するものではなく、図８ａに示すように差動型遅延インバータの電流源を、メインループ期間に制御するアナログ制御可変電流源（８０２）と、プリループ期間中に制御するデジタル制御可変電流源（８０１）の並列接続で構成する回路方式であっても良い。この場合には差動型遅延インバータの遅延時間は各電流源の電流値の和と寄生容量で決まることになり、どちらの電流値を変えてもＶＣＯの周波数を制御することができる。なお、デジタル制御可変電流源（８０１）は例えば図８ｂのように複数の電流源（８１１）とスイッチ（８１２）で構成し、電流源をスイッチでデジタル的に選択して選択された電流源の電流を加算する所謂電流加算型ＤＡＣを用いれば簡単に実現できる。

２０１発振器（ＶＣＯ）
２０２ループフィルタ（ＬＦ）
２０３ＵＰ／ＤＮカウンタ
２０５周波数比較器（ＦＤ）
２０６位相比較器（ＰＤ）
２０７分周器
２０８チャージポンプ（ＣＰ）
３０１〜３０３差動型遅延インバータ
３１１アナログ制御可変電流源
３１２，３１３入力トランジスタ
３１６，３１７抵抗負荷
３１４，３１５デジタル制御可変容量
４０１容量トランジスタ
４０２制御スイッチ
８０１デジタル制御可変電流源

Claims

周波数をデジタル的に変化させる第１の周波数可変手段と周波数をアナログ的に変化させる第２の周波数可変手段とを備えた発振回路と、前記発振回路の出力クロックと参照クロックの周波数を比較してその結果をデジタル信号として出力する周波数比較手段と、前記周波数比較手段の出力結果に基づいて前記発振回路の周波数をデジタル的に制御する第１の周波数制御手段と、前記発振回路の出力クロックの位相と入力される伝送データの位相を比較してその結果をナログ信号として出力する位相比較手段と、前記位相比較手段の出力結果に基づいて前記発振回路の周波数をアナログ的に制御する第２の周波数制御手段を備えたことを特徴とするクロックリカバリ回路。
前記周波数比較手段は、第１のパルスによりカウント値を増加させ第２のパルスによりカウント値を減少させるアップダウン・カウンタ回路と、第１の入力クロックの論理状態が変化するときに前記第１のパルスを出力する手段と、第２の入力クロックの論理状態が変化するときに前記第２のパルスを出力する手段からなることを特徴とする、請求項１に記載のクロックリカバリ回路。
前記発振回路は入力を一定時間遅延させて反転出力する遅延インバータ素子を複数個リング状に接続して構成したリングオッシレータであって、前記遅延インバータ素子は電流量をアナログ的に変化させる可変電流源と容量値をデジタル的に変化させる可変容量を備えたことを特徴とする、請求項１に記載のクロックリカバリ回路。
前記発振回路は入力を一定時間遅延させて反転出力する遅延インバータ素子を複数個リング状に接続して構成したリングオッシレータであって、前記遅延インバータ素子は電流量をアナログ的に変化させる第１の可変電流源と電流量をデジタル的に変化させる第２の可変電流源を備えたことを特徴とする請求項１に記載のクロックリカバリ回路。
ソースが共通に接続された複数のＭＯＳ型トランジスタと、各ＭＯＳ型トランジスタのそれぞれのゲートに該ＭＯＳ型トランジスタをオフ状態にする第１の電圧と該ＭＯＳ型トランジスタをオン状態にする第２の電圧のどちらかを選択して印加する印加電圧選択手段からなることを特徴とする可変容量回路。
前記複数のＭＯＳ型トランジスタのドレインが全て開放されていることを特徴とする請求項５に記載の可変容量回路。
前記可変容量は、ソースが共通に接続された複数のＭＯＳ型トランジスタと、各ＭＯＳ型トランジスタのそれぞれのゲートに該ＭＯＳ型トランジスタをオフ状態にする第１の電圧と該ＭＯＳ型トランジスタをオン状態にする第２の電圧のどちらかを選択して印加する印加電圧選択手段からなることを特徴とする請求項３に記載のクロックリカバリ回路。
前記複数のＭＯＳ型トランジスタのドレインが全て開放されていることを特徴とする、請求項７に記載の可変容量回路。