JPH09116428A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【課題】 高い発振安定性が得られ、且つ、ＶＣＯ周波
数の補正範囲を狭めることなく、確実にロックインレン
ジに追い込めるＰＬＬ回路を実現する。 【解決手段】 ループフィルタ６からの制御電圧を入力
する第１端子と出力周波数レンジを調整するためのレン
ジ抵抗を接続するための第２端子を有するＶＣＯ１１を
用い、周波数検出回路１２でＶＣＯの出力信号周波数が
所定の周波数範囲に入っているか否かを基準クロックに
基づき検出し、検出結果に応じたデジタル信号をセレク
ト信号として出力し、このセレクト信号に応じて直列抵
抗回路網の抵抗を選択的にＶＣＯ１１の第２端子に接続
しＶＣＯのレンジ抵抗を変更する。また、直列抵抗回路
網の各レンジ抵抗としては、抵抗の選択によって変化す
るＶＣＯの発振周波数幅がほぼ一定になるように、各抵
抗値を異なる値とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル復調回路
に好適なＰＬＬ回路であって、外部からの入力信号に同
期したクロック信号を再生するための同回路に関する。

【０００２】

【従来の技術】一般に、ＢＳやＣＳ放送用の受信機にお
いて音声信号をデジタル復調する回路は、図４に示すよ
うに、キャリア同期用水晶発振回路１の発振信号に基づ
いて、検波回路２において入力されるデジタル変調信号
を検波しベースバンド信号を生成する。そして、このベ
ースバンド信号をＰＬＬ回路３に入力し、ここでベース
バンド信号に同期したベースバンドラッチクロック信号
を再生し、これをラッチ回路４のクロック端子に入力し
ベースバンド信号をラッチし、ラッチ後のデータ及び再
生クロックを後段のデジタル信号処理回路に送出して利
用するようにしている。

【０００３】このようなＰＬＬ回路としては、高い発振
安定性が要求されるため、従来、図示したように、位相
比較器５、ループフィルタ６、電圧制御型水晶発振器
（ＶＣＸＯ）７、分周器８よりなるＶＣＸＯ方式のＰＬ
Ｌ回路が広く利用されていた。ところが、ＶＣＸＯ方式
のＰＬＬ回路では、水晶振動子や電圧可変容量ダイオー
ドが外付け部品として必要になるため、集積化する場合
には好ましくない。そこで、ＶＣＸＯの代わりに通常の
電圧制御発振器（ＶＣＯ）を用いることが考えられる
が、高い発振安定性を得るためにはＰＬＬの引き込み範
囲即ちロックインレンジを広く取れないため、製造上の
プロセスのばらつきによりＶＣＯ自身の発振周波数がず
れてしまうと、ＰＬＬでの引き込みが不可能になってし
まうという問題があった。

【０００４】

【発明が解決しようとする課題】上述の問題を解決する
ために、本願出願人は、特願平６−１１８４５６号にお
いて、ループフィルタからの制御電圧を入力する第１端
子と出力周波数レンジを調整するための第２端子を有す
る電圧制御発振器と、この電圧制御発振器の出力信号を
一端に入力し他端に外部信号を入力する位相比較器と、
電圧制御発振器の出力信号周波数が所定の周波数範囲内
に入っているか否かを検出する周波数検出回路と、入力
されるセレクト信号に応じて抵抗を選択的に前記電圧制
御発振器の第２端子に接続するレンジ抵抗回路網と、周
波数検出回路の検出結果に応じてレンジ抵抗回路網にセ
レクト信号を出力する抵抗セレクタとを設け、これによ
って、プロセスのばらつきを吸収して高い発振安定性が
得られるＶＣＯ方式のＰＬＬ回路を提供した。そして、
この場合、レンジ抵抗回路網の抵抗値ｒとしては全て一
定のものを用いていた。

【０００５】ところが、ＶＣＯの発振周波数と、その発
振周波数レンジを調整するためにＶＣＯの第２端子に接
続されるレンジ抵抗値との関係は、図６に示すように、
非線形な特性を有する。このため、レンジ抵抗回路網の
各抵抗値ｒを全て同一の値にしてしまうと、抵抗１個当
たりの周波数変動幅がｆ１，ｆ２，……，ｆ１４，ｆ１
５と均一でなくなる。そこで、図７のＡに示すように、
抵抗１個当たりの周波数変動幅がロックインレンジ幅を
超えてしまうと、このレンジ抵抗を選択してもＶＣＯ発
振周波数をロックインレンジ内に追い込むことができ
ず、最悪ＰＬＬがロックできなくなってしまう。

【０００６】この問題を防止するために、抵抗１個当た
りの周波数変動幅がばらついてもロックインレンジ幅を
超えないように、各抵抗の抵抗値を十分小さな値に設定
しておくことが考えられる。しかしながら、このような
構成では、レンジ抵抗の数に限りがあるため、本来の目
的であるＶＣＯ周波数の補正範囲そのものを狭めてしま
うことになる。

【０００７】

【課題を解決するための手段】本発明は、ループフィル
タからの制御電圧を入力する第１端子と出力周波数レン
ジを調整するための第２端子を有する電圧制御発振器
と、該電圧制御発振器の出力信号を一端に入力し他端に
外部信号を入力する位相比較器とを備えたＰＬＬ回路に
おいて、前記電圧制御発振器の出力信号周波数が所定の
周波数範囲内に入っているか否かを検出する周波数検出
回路と、入力されるセレクト信号に応じて抵抗を選択的
に前記電圧制御発振器の第２端子に接続する抵抗回路網
と、前記周波数検出回路の検出結果に応じて前記抵抗回
路網に前記セレクト信号を出力する抵抗セレクタとを備
え、前記抵抗回路網の抵抗の選択によって変化する前記
電圧制御発振器の発振周波数幅がほぼ一定になるよう
に、前記抵抗回路網の各抵抗値を異なる値として、上記
課題を解決するものである。

【０００８】また、本発明では、前記周波数検出回路
は、前記電圧制御発振器の出力信号の１周期期間基準ク
ロックをカウントするカウンタと、該カウンタの内容を
所定値と比較するコンパレータとよりなり、前記抵抗セ
レクタは、前記コンパレータの比較結果に応じてカウン
ト値がアップダウンするアップダウンカウンタと、該ア
ップダウンカウンタの内容をデコードして前記セレクト
信号を出力するデコーダとよりなることを特徴とする。

【０００９】

【発明の実施の形態】図１は本発明の実施例の構成を示
すブロック図であり、図５の従来例と同一の構成には同
一の符号を付している。この発明では、従来のＶＣＸＯ
７の代わりに外付け部品のいらないＶＣＯ１１を用いて
おり、このＶＣＯ１１は、ループフィルタ６からの制御
電圧を入力する第１端子と出力周波数レンジを調整する
ためのレンジ抵抗を接続するための第２端子とを有す
る。

【００１０】また、ＶＣＯ１１の出力信号周波数が所定
の周波数範囲に入っているか否かを基準クロックに基づ
き検出する周波数検出回路１２と、周波数検出回路１２
の検出結果に応じたデジタル信号をセレクト信号として
出力する抵抗セレクタ１３と、入力されるセレクト信号
に応じて抵抗を選択的にＶＣＯ１１の第２端子に接続す
る抵抗回路網１４とを設けている。ここで、通常、キャ
リア同期用水晶発振回路１の発振クロックは、ベースバ
ンドラッチクロックに対してかなり高い周波数なので、
周波数計測用のクロックとしては適当である。

【００１１】このような構成であるので、周波数検出回
路１２による周波数検出結果がＰＬＬの引き込み可能周
波数範囲内に入っていなければ、ＶＣＯ１１のレンジ抵
抗を切り替え、ＶＣＯ１１の発振周波数を制御する。こ
れによって、ＶＣＯ１１の発振周波数がＰＬＬのロック
インレンジ内に入り、以後はＰＬＬ本来の動作により位
相ロックすることとなる。

【００１２】次に、図１に示す具体的回路例について説
明する。まず、周波数検出回路１２は分周器８からの分
周信号を入力し、そのエッジを検出して図３ｂに示すパ
ルス信号を出力するエッジ検出回路２０と、キャリア同
期用水晶発振回路１からの基準クロックをクロック端子
に入力し、エッジ検出回路２０の出力パルス信号をリセ
ット端子に入力する第１カウンタ２１と、エッジ検出回
路２０の出力パルス信号をクロック端子に入力する第２
カウンタ２３と、第１カウンタ２１のカウント結果Ａと
リファレンス用の下限カウント値Ｂ及び上限カウント値
Ｃとを入力し、カウント結果ＡがＢとＣで囲まれた範囲
内に入っているか否かを判定するコンパレータ２２とよ
りなる。

【００１３】また、抵抗セレクタ１３は、コンパレータ
の第１出力及び第２出力を、各々、カウンタイネーブル
端子ＣＥ及びアップダウン制御端子に入力し、第２カウ
ンタ２３の出力をクロック端子に入力する４ビットのア
ップダウンカウンタ２４と、このカウンタ２４の４ビッ
ト出力をいずれか１ビットのみがＨレベルになる１６ビ
ットのセレクト信号に変換するデコーダ２５とよりな
り、コンパレータ２２からは、Ｂ＜Ａ＜Ｃの時、ＣＥ端
子への入力信号が非アクティブ状態を示すＬレベルにな
り、Ａ＜Ｂの時、Ｕ／Ｄ端子への入力信号がダウンモー
ドを示すＬレベルとなり、且つ、ＣＥ端子への入力信号
がアクティブ状態を示すＨレベルになり、Ａ＞Ｃの時、
Ｕ／Ｄ端子への入力信号がアップモードを示すＨＬレベ
ルとなり、且つ、ＣＥ端子への入力信号がアクティブ状
態を示すＨＬレベルになる。

【００１４】一方、抵抗回路網１４は、抵抗値が各々ｒ
１５，ｒ１４，……，ｒ３，ｒ２，ｒ１の１５本の抵抗
１００〜１１４と、抵抗値がＲ１の１本の抵抗１１５と
を直列に接続した抵抗群と、各抵抗１００〜１１５の一
端とＶＣＯ１１の第２端子との間に接続された１６個の
トランスミッションゲート２００〜２１５とよりなり、
各トランスミッションゲート２００〜２１５にデコーダ
２５からの１６ビットの信号が各々入力されている。従
って、トランスミッションゲートのオン抵抗をＲとする
と、直列抵抗群の合成抵抗は、Ｒ１＋ｒ１５＋ｒ１４＋
……＋ｒ３＋ｒ２＋ｒ１＋Ｒとなる。

【００１５】ＶＣＯ３００内では、第２端子と電源電圧
間に抵抗値がＲ２の抵抗３００が接続されており、この
抵抗Ｒ２とトランスミッションゲートとの接続点の電圧
がＶＣＯの発振周波数レンジを調整するためのレンジ制
御電圧として供給される。この実施例では、アップダウ
ンカウンタ２４が４ビットで構成されているため−８〜
＋７の１６個の状態を取り得、０のとき直列抵抗群１０
０〜１１５のちょうど中間の抵抗が選択されるように構
成されている。また、データラッチクロックのロック時
の周波数は１０２４ｋＨｚであり、基準クロックは２
２．９０９ＭＨｚを用いるものとする。

【００１６】以下、本実施例の動作を図３のタイミング
チャートを参照しながら説明する。ＶＣＯ１１の分周信
号であるベースバンドラッチクロック（図３ａ，ｅ）
が、エッジ検出回路２０に入力されると、その立ち上が
りエッジに応じたパルス信号（図３ｂ，ｇ）が出力さ
れ、このパルス信号によって第１カウンタ２１がリセッ
トされる。従って、第１カウンタ２１は、ベースバンド
ラッチクロックの１周期の期間、基準クロック（図３
ｆ）をカウントする。この実施例では、上述したように
ベースバンドラッチクロックのロック時の周波数は１０
２４ｋＨｚで、基準クロックは２２．９０９ＭＨｚを用
いているため、ロック時には第１カウンタ２１のカウン
ト値（図３ｈ）は「２２」または「２３」になる。一
方、下限及び上限カウント値Ｂ，Ｃとしては、例えば、
「２０」，「２５」が設定されており、このため、カウ
ント値Ａが、２０＜Ａ＜２５であればＣＥ端子への信号
は非アクティブとなり、アップダウンカウンタ２４のカ
ウント値は変化しない。

【００１７】ところが、プロセスのばらつきによりＶＣ
Ｏ１１の発振周波数がずれていると、第１カウンタの内
容は上限もしくは下限カウント値を越えてしまい、ＣＥ
端子への信号はアクティブとなり、Ａ＜２０ならばカウ
ンタ２４がアップモードになり、Ａ＞２５ならばカウン
タ２４がダウンモードになる。ここで、第２カウンタ２
３はベースバンドラッチクロックをカウントしてその内
容（図３ｄ）が特定値、例えば、「１０」になると出力
信号（図３ｃ）を発生するものであり、従ってベースバ
ンドラッチクロックの１０周期に１度だけ、コンパレー
タ２２のＵ／Ｄ端子へのアップダウンモード信号によっ
てカウンタ２４の内容がアップダウンすることとなる。
尚、第２カウンタ２３を用いたのは、適当なインターバ
ルを持ってアップダウンカウンタの内容を変更すること
により、レンジ抵抗の切り替えによるＶＣＯ発振周波数
の安定化を図るためであり、第２カウンタを省いてエッ
ジ検出回路２０の出力を直接アップダウンカウンタ２４
のクロック端子に入力してベースバンドラッチクロック
の１周期毎にカウンタ２４に周波数検出結果を取り込む
ようにしてもよい。

【００１８】このようにして、アップダウンカウンタ２
４の内容が変化すると、その内容に応じたデコード信号
がデコーダ２５から出力され、直列抵抗群の異なるトラ
ンスミッションゲートがオンするようになり、これによ
って、ＶＣＯ１１の第２端子に接続されるレンジ抵抗の
値が変化し、これに伴ってＶＣＯのレンジ制御電圧も変
化する。よって、ＶＣＯ１１の発振周波数レンジが変化
してＰＬＬのロックインレンジに入るようになる。具体
的には、ベースバンドラッチクロックの周波数が低すぎ
るとアップダウンカウンタ２４の内容がダウンし、これ
によって抵抗回路網１４の下位側のトランスミッション
ゲートがオンするようになる。よって、ＶＣＯ１１の第
２端子に接続される合成抵抗の値は小さくなり、レンジ
制御電圧が低下してＶＣＯ１１の発振周波数レンジは高
い方へシフトする。このため、ループフィルタ６からの
電圧が同じであってもＶＣＯ１１の発振周波数は高いな
り、ＰＬＬのロックインレンジに入るようになる。

【００１９】逆に、ベースバンドラッチクロックの周波
数が高すぎるとアップダウンカウンタ２４の内容がアッ
プし、これによって抵抗回路網１４の上位側のトランス
ミッションゲートがオンするようになる。よって、ＶＣ
Ｏ１１の第２端子に接続される合成抵抗の値は大きくな
り、レンジ制御電圧が上昇してＶＣＯ１１の発振周波数
レンジは低い方へシフトする。このため、ループフィル
タ６からの電圧が同じであってもＶＣＯ１１の発振周波
数は低くなり、ＰＬＬのロックインレンジに入るように
なる。この後は、ＰＬＬ本来の動作によってロック状態
が維持される。

【００２０】以上により、プロセスのばらつきによって
ＶＣＯ１１の発振周波数がずれても、レンジ抵抗の値を
変更することによりＰＬＬのロックインレンジにＶＣＯ
の発振周波数を納めることができるようになる。ところ
で、図４は、抵抗回路網１４の各レンジ抵抗値ｒ１５，
ｒ１４，……，ｒ２，ｒ１とＶＣＯ発振周波数との関係
を示す特性図である。従来は全てのレンジ抵抗値を同一
にしていたのに対し、ここでは、周波数変動幅ｆがほぼ
均一になるように、抵抗回路網１４の各レンジ抵抗値ｒ
１５，ｒ１４，……，ｒ２，ｒ１を異なる値に設定して
いる。具体的には、抵抗回路網１４の下位側から上位側
に向かって徐々に抵抗値が大きくなるようにしている。
図６の従来例と比べれば明らかなように、周波数変動幅
が極端に大きくなることがなくなり、従って、図７のＢ
に示すように、確実にＰＬＬをロックインレンジに追い
込むことができるようになる。

【００２１】

【発明の効果】本発明によれば、水晶振動子や電圧可変
容量ダイオード等の外付け部品を用いることなく、高い
発振安定性を有するＰＬＬ回路を構成できると共に、Ｖ
ＣＯ周波数の補正範囲を狭めることなく、確実にロック
インレンジに追い込めるＰＬＬ回路を実現できる。

【図面の簡単な説明】

【図１】本発明の要部の具体構成を示す回路図である。

【図２】本発明の全体構成を示すブロック図である。

【図３】本発明を説明するためのタイミングチャートを
示す図である。

【図４】本発明におけるレンジ抵抗値とＶＣＯ周波数の
関係を示す特性図である。

【図５】従来のＰＬＬ回路を示すブロック図である。

【図６】従来例におけるレンジ抵抗値とＶＣＯ周波数の
関係を示す特性図である。

【図７】ＶＣＯ周波数変動幅とロックインレンジとの関
係を示す説明図である。

【符号の説明】

１ キャリア同期用水晶発振回路 ２ 検波回路 ３、１０ ＰＬＬ回路 ４ ベースバンドラッチ回路 ５ 位相比較器 ６ ループフィルタ ８ 分周器 １１ ＶＣＯ １２ 周波数検出回路 １３ 抵抗セレクタ １４ 抵抗回路網

Claims (2)

【特許請求の範囲】
1. 【請求項１】ループフィルタからの制御電圧を入力する
   第１端子と出力周波数レンジを調整するための第２端子
   を有する電圧制御発振器と、該電圧制御発振器の出力信
   号を一端に入力し他端に外部信号を入力する位相比較器
   とを備えたＰＬＬ回路において、前記電圧制御発振器の
   出力信号周波数が所定の周波数範囲内に入っているか否
   かを検出する周波数検出回路と、入力されるセレクト信
   号に応じて抵抗を選択的に前記電圧制御発振器の第２端
   子に接続する抵抗回路網と、前記周波数検出回路の検出
   結果に応じて前記抵抗回路網に前記セレクト信号を出力
   する抵抗セレクタとを備え、前記抵抗回路網の抵抗の選
   択によって変化する前記電圧制御発振器の発振周波数幅
   がほぼ一定になるように、前記抵抗回路網の各抵抗値を
   異なる値としたことを特徴とするＰＬＬ回路。
2. 【請求項２】前記周波数検出回路は、前記電圧制御発振
   器の出力信号の１周期期間基準クロックをカウントする
   カウンタと、該カウンタの内容を所定値と比較するコン
   パレータとよりなり、前記抵抗セレクタは、前記コンパ
   レータの比較結果に応じてカウント値がアップダウンす
   るアップダウンカウンタと、該アップダウンカウンタの
   内容をデコードして前記セレクト信号を出力するデコー
   ダとよりなることを特徴とする請求項１記載のＰＬＬ回
   路。