JP2013062574A

JP2013062574A - Ｐｌｌ回路およびそのキャリブレーション方法

Info

Publication number: JP2013062574A
Application number: JP2011198030A
Authority: JP
Inventors: Hiroki Sato; 裕樹佐藤
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2011-09-12
Filing date: 2011-09-12
Publication date: 2013-04-04
Anticipated expiration: 2031-09-12
Also published as: JP5722733B2

Abstract

【課題】１回のキャリブレーションによって電圧制御発振器のフリーラン発振周波数がＰＬＬロックレンジ内に入るようにして、キャリブレーション時間の大幅な時間短縮が可能となり、低消費電流化に貢献できるようにする。
【解決手段】ＰＬＬループをオープンにし、電圧制御発振器１に制御電圧Ｖｃとして基準電圧Ｖａを入力したとき、基準信号ｆ３のパルスによって帰還信号ｆ２のパルス幅をカウントし、得られたカウント値に基づき、電圧制御発振器１の発振周波数ｆ１を調整するキャリブレーションを実行するキャリブレーション回路１０を設ける。
【選択図】図１

Description

本発明は、ＰＬＬ回路およびそのキャリブレーション方法に関する。

一般的に、ＰＬＬ回路は、基準信号と帰還信号の周波数を比較した結果得られた制御電圧により電圧制御発振器の発振出力信号の周波数を制御し、該電圧制御発振器の発振出力信号の周波数を分周した信号を前記帰還信号とし、基準信号と帰還信号の周波数が一致するように制御を行うものである。

ところが、このようなＰＬＬ回路に使用する電圧制御発振器は、ウエハプロセス変動や周囲環境変化等により発振周波数にバラツキが発生することがあるため、本来必要とする周波数可変範囲からさらにバラツキ分を加えた周波数可変範囲とする必要がある。

しかし、周波数可変範囲を広くすると言うことは、電圧制御発振器の制御電圧に対する変動量（一般的には、「電圧制御発振器の制御感度」と呼ばれている。）を大きくしなければならず、ＰＬＬシステムの設計に制約が生じたり、制御電圧に重畳される雑音によって変調されやすくなり雑音特性が劣化する、といった問題が生じる。

そこで、そのような問題に対処するために、一般的には、電圧制御発振器の発振周波数キャリブレーション技術が知られている（例えば、特許文献１参照）。

特開２０００−４９５９７号公報

ところが、特許文献１によるキャリブレーション手法では、キャリブレーションを行う毎に、電圧制御発振器の発振周波数がＰＬＬロックレンジ内か否かを判定し、ロックレンジ外と判定される毎に図９（ａ）に示すようにキャリブレーションが繰り返される。よって、ワーストケースではキャリブレーションを複数回実行しなければならず、キャリブレーション完了までに時間を要してしまう。キャリブレーション実行中の消費電流は、本来のＰＬＬ動作状態からみれば無駄な電流である。位相比較周波数が低くなればなるほどキャリブレーションに要する時間が長くなって消費電流が大きくなり、間欠動作を行うシステムではそのキャリブレーションが繰り返されるので、大きな問題となる。

なお、図９（ｂ）に示すように、発振周波数が正規の周波数の半分より高いか低いかを逐次比較し、その発振周波数をＰＬＬロックレンジ内に持ち来たす手法もある。しかし、この手法も、キャリブレーション回数が複数回になってしまい、キャリブレーション時間の増大、ひいては消費電流の増大に繋がる問題がある。

また、アプリケーション設計の観点からも、ＰＬＬの安定化までの時間は、「キャリブレーション時間＋ＰＬＬロック時間」であり、プロセスバラツキでキャリブレーション回数が変化するということは、電圧制御発振器のバラツキとＰＬＬの安定化時間との間には相関があるということである。例え、１回のキャリブレーションでＰＬＬロックレンジ内に入ったとしても、ワーストケースでは４回のキャリブレーションが必要であったならば、そのＰＬＬを用いるアプリケーション設計では、ワーストケースに合わせた動作タイミングで設計を行わなければならないので、その動作タイミングマージンは消費電流の増大に繋がる。

本発明の目的は、１回のキャリブレーションによって電圧制御発振器の発振周波数がＰＬＬロックレンジ内に入るようにして、キャリブレーション時間の大幅な時間短縮が可能となり、低消費電流化に貢献できるようにしたＰＬＬ回路およびそのキャリブレーション方法を提供することである。

上記目的を達成するために、請求項１にかかる発明のＰＬＬ回路は、基準信号と帰還信号の周波数を比較した結果得られた制御電圧により電圧制御発振器の発振出力信号の周波数を制御し、該電圧制御発振器の発振出力信号の周波数を分周した信号を前記帰還信号とするＰＬＬ回路において、ＰＬＬループをオープンにし、前記電圧制御発振器に前記制御電圧として基準電圧を入力し、前記基準信号のパルスによって前記帰還信号のパルス幅をカウントし、得られたカウント値に基づき前記電圧制御発振器の発振周波数を調整するキャリブレーション回路を設けたことを特徴とする。
請求項２にかかる発明は、請求項１に記載のＰＬＬ回路において、前記帰還信号を所定のデューティに調整するデューティ調整手段を備え、前記帰還信号のデューティを前記デューティ調整手段で調整した後に、前記基準信号のパルスによって前記帰還信号のパルス幅をカウントすることを特徴とする。
請求項３にかかる発明は、基準信号と帰還信号の周波数を比較した結果得られた制御電圧により電圧制御発振器の発振出力信号の周波数を制御し、該電圧制御発振器の発振出力信号の周波数を分周した信号を前記帰還信号とするＰＬＬ回路のキャリブレーション方法であって、ＰＬＬループをオープンにし、前記電圧制御発振器に前記制御電圧として基準電圧を入力し、前記基準信号のパルスによって前記帰還信号のパルス幅をカウントし、得られたカウント値に基づき前記電圧制御発振器の発振周波数を調整するキャリブレーションを実行することを特徴とする。
請求項４にかかる発明は、請求項３に記載のキャリブレーション方法において、前記基準信号のパルスによる前記帰還信号のパルス幅のカウントを、前記帰還信号を所定のデューティに調整した後の当該帰還信号について行うことを特徴とする。
請求項５にかかる発明は、請求項３又は４に記載のキャリブレーション方法において、前記キャリブレーションの実行を、電源投入時の動作初期時、又はリセット後の動作初期時、又はＰＬＬループをクローズにした状態で前記電圧制御発振器に入力する前記制御電圧が所定の電圧範囲から外れたとき、又はＰＬＬループをクローズにした状態でＰＬＬループがロック状態から外れたとき、行うことを特徴とする。

本発明によれば、電圧制御発振器のバラツキに依存せず、キャリブレーション回数を１回に固定でき、キャリブレーション時間の大幅な短縮が可能となる。また、低消費電流化に大きく貢献できる。電圧制御発振器のバラツキに依存していたＰＬＬ回路の安定化時間のバラツキも、キャリブレーション回数が１回に固定化されることで改善でき、ＰＬＬ回路を使用するアプリケーション設計の負担（過渡なマージン設計）を低減でき、動作タイミングマージンに分配していた消費電流を削減できる。

本発明の１つの実施例のＰＬＬ回路の回路図である。図１のＰＬＬ回路のキャリブレーションの処理のフローチャートである。図１のＰＬＬ回路のキャリブレーションによる発振周波数校正の説明図である。図１のＰＬＬ回路のキャリブレーションの動作波形図である。別の例のＰＬＬ回路の回路図である。図５のＰＬＬ回路のデューティ補正回路の動作波形図である。さらなる別の例のＰＬＬ回路の回路図である。さらなる別の例のＰＬＬ回路の回路図である。（ａ），（ｂ）は従来のキャリブレーションによる発振周波数校正の説明図である。

＜第１の実施例＞
図１に本発明の第１の実施例のＰＬＬ回路を示す。図１において、１は電圧制御発振器（ＶＣＯ）であり、その発振出力信号ｆ１は、分周回路２によって分周されてから位相比較器（ＰＣ）３に入力する。位相比較３には、外部入力する基準信号ｆ３を分周回路４で分周した分周基準信号ｆ４が入力している。分周回路４は分周回路２と同じ分周比となっている。位相比較器３で帰還信号ｆ２と分周基準信号ｆ４の位相が比較される。そして、帰還信号ｆ２の位相が分周基準信号ｆ４の位相より遅れていれば、位相比較器３のＵＰ信号が“Ｈ”、ＤＮ信号が“Ｌ”となり、チャージポンプ回路５から電流が吐き出されて、ループフィルタ（ＬＰＦ）６から出力する制御電圧Ｖｃが高くなり、電圧制御発振器１の発振出力信号ｆ１の周波数が高くなる。一方、帰還信号ｆ２の位相が分周基準信号ｆ４の位相より進んでいれば、位相比較器３のＵＰ信号が“Ｌ”、ＤＮ信号が“Ｈ”となり、チャージポンプ回路５に電流が吸い込まれて、ループフィルタ６から出力する制御電圧Ｖｃが低くなり、電圧制御発振器１の発振出力信号ｆ１の周波数が低くなる。帰還信号ｆ２の位相が分周基準信号ｆ４の位相と一致したとき（ＰＬＬロック時）は、位相比較器３のＵＰ信号、ＤＮ信号がいずれも“Ｌ”となる。

本実施例では、このような一般的なＰＬＬ回路に、キャリブレーション回路１０を追加している。このキャリブレーション回路１０は、帰還信号ｆ２のデューティを所定の値（例えば、５０％）に補正するデューティ補正回路１１と、そのデューティ補正回路１１の出力信号ｆ５が“Ｈ”の期間中に基準信号ｆ３のパルス数をカウントするアップカウンタ１２と、そのアップカウンタ１２のカウント値に応じて電圧制御発振器１の例えば動作電流を制御してそのフリーラン発振周波数を調整するキャリブレーションデータを出力する判定回路１３と、位相比較器３におけるロック状態が外れているときに判定回路１３にその検出信号を出力するロック検出回路１４と、ループフィルタ６から出力する制御電圧Ｖｃがロックレンジである所定の電圧範囲から外れているときに判定回路１３にその検出信号を出力するするウインドウコンパレータ１５と、制御電圧Ｖｃとして基準電圧Ｖａを電圧制御発振器１に入力させるスイッチ１６と、を備える。

さて、本実施例では、図２のフローチャートに示す手順によって、ＰＬＬ回路を制御する。電源投入時又はリセット時（Ｓ１）に、キャリブレーションシーケンスが開始する（Ｓ２）。これによって、ＰＬＬループがオープンとなり、チャージポンプ回路５の出力がハイインピーダンスとなる（Ｓ３）。そして、スイッチ１６がオンして、制御電圧Ｖｃとして基準電圧Ｖａが電圧制御発振器１に印加する（Ｓ４）。これにより電圧制御発振器１は基準電圧Ｖａに対応したフリーラン周波数で発振動作を行う。このときの電圧制御発振器１の発振出力信号ｆ１の周波数ｆ１が所定の手段（図示せず）でモニタされ（Ｓ５）、その周波数ｆ１が目的周波数（ＰＬＬロックレンジ内周波数）でないときは、キャリブレーションが実行される（Ｓ７）。このキャリブレーションによって周波数ｆ１が目的周波数となったとき、あるいはもともと周波数ｆ１が目的周波数であるときは、キャリブレーションシーケンスは終了となる（Ｓ８）。これにより、ＰＬＬループがクローズとなり（Ｓ９）、スイッチ１６はオフとなり、チャージポンプ回路５の出力信号がループフィルタ６に入力し、ループフィルタ６の出力信号が制御電圧Ｖｃとなり、通常のＰＬＬ動作が行われる。その後、制御電圧Ｖｃが所定の電圧範囲からはずれたことがウインドウコンパレータ１５で検出され（Ｓ１０−Ｎ）、且つロック検出回路１４でＰＬＬロックが検出されないこと（Ｓ１１−Ｎ）が検出されたときは、キャリブレーションシーケンス開始（Ｓ２）に戻る。なお、制御電圧Ｖｃが所定の電圧範囲からはずれたことがウインドウコンパレータ１５で検出され（Ｓ１０−Ｎ）たとき、又はロック検出回路１４でＰＬＬロックが検出されないこと（Ｓ１１−Ｎ）が検出されたときに、キャリブレーションシーケンス開始（Ｓ２）に戻るようにしてもよい。

キャリブレーションは、制御電圧Ｖｃとして基準電圧Ｖａを電圧制御発振器１に入力させたときのフリーラン発振周波数ｆ１の目的周波数からのズレを検出し、そのズレに応じたキャリブレーションデータを、判定回路１３で生成しあるいは判定回路１３内のＬＵＴで読み出し、そのキャリブレーションデータによって電圧制御発振器１の制御電圧Ｖｃにより制御される箇所とは別の箇所、例えば電流源電流を制御するものである。これにより、図３に示すように、電圧制御発振器１のフリーラン周波数のズレがどのようであっても、１回のキャリブレーションによって、フリーラン発振周波数ｆ１を目的周波数に持ち来たすことができる。なお、キャリブレーションデータによって、制御電圧Ｖｃが印加される制御端子に加算あるいは減算する関係で所定の制御電圧が印加されるようにしてもよい。

ここで、基準電圧Ｖａを制御電圧Ｖｃとして電圧制御発振器１に入力させたときに発振するフリーラン周波数ｆ１が目的周波数であるときのアップカウンタ１２のカウント値（目標カウント値）Ｐ０は、デューティ補正回路１１のデューティをＤＴ、分周回路２の分周数をＤＶ、基準信号ｆ３の周波数をｆ３としたとき、式（１）により求まる。

たとえば、Ｖｃ＝Ｖａのときのフリーラン周波数ｆ１が目標値の２．８２ＭＨｚのときは、ＤＶ＝１４１、ＤＴ＝０．５、ｆ３＝４ＭＨｚであるとき、目標カウント値Ｐ０＝１００となる。したがって、期待値Ｐ０＝１００に対して、実際のカウント値Ｐ１との差による周波数検出精度（解像度）Ｓは、

で表すことができる。

例えば、アップウンタ１２のカウント値が１０１になったときのフリーラン周波数ｆ１は、２．７９２ＭＨｚ（＝２．８２ＭＨｚ−２８ｋＨｚ）であり、約１％の精度で周波数検出が可能となる。このように、電圧制御発振器１のフリーラン周波数ｆ１を高精度で検出することができ、そのフリーラン周波数ｆ１の目的周波数に対するズレに応じて電圧制御発振器１の発振周波数を制御することで、目的周波数に１回で短時間で修正できる。

図４にキャリブレーションの動作波形図を示した。アップカウンタ１２はデューティ補正回路１１の出力信号ｆ５が“Ｈ”の期間中、基準信号ｆ３のパルスをカウントする。そして、アップカウンタ１２のカウント値に応じてキャリブレーションデータを出力する。このキャリブレーションデータは、前記のようにカウント値が１００のときはキャリブレーション不要のデータであり、このときはキャリブレーションが終了する。１０１のときは電圧制御発振器１の発振周波数ｆ１を１％高くさせるデータであり、また、カウント値が９９のときは１％低くさせるデータである。これにより電圧制御発振器１の発振周波数ｆ１が目的周波数になれば、キャリブレーションシーケンスが終了し、前記したように通常のＰＬＬ動作に移行する。

図５は、図１のデューティ補正回路１１を、Ｔ−ＦＦ回路１１Ａによって実現したものである。この例では、図６に示すように、帰還信号ｆ２の周波数を１／２に分周した分周信号ｆ６が現れ、その分周信号ｆ６のデューティが５０％となるので、式（１）、（２）のデューティＤＴは「ＤＴ／２」に修正する必要がある。

図７は、図１のデューティ補正回路１１を、分周回路２と位相比較器３の間に挿入したデューティ補正回路１１Ｂに置き換えたものである。この場合でも、位相比較器３は図１の回路と全く同様に動作し、アップカウンタ１２も同様に動作する。

図８は、帰還ループ内の分周回路２の出力信号ｆ２のデューティが既に５０％等の所定値になっている場合の例である。この場合も位相比較器３およびアップカウンタ１２は、図１の回路と同様に動作する。

１：電圧制御発振器、２：分周回路、３：位相比較器、４：分周回路、５：チャージポンプ回路、６：ループフィルタ
１０：キャリブレーション回路、１１，１１Ａ，１１Ｂ：デューティ補正回路、１２：アップカウンタ、１３：判定回路、１４：ロック検出回路、１５：ウインドウコンパレータ、１６：スイッチ

Claims

基準信号と帰還信号の周波数を比較した結果得られた制御電圧により電圧制御発振器の発振出力信号の周波数を制御し、該電圧制御発振器の発振出力信号の周波数を分周した信号を前記帰還信号とするＰＬＬ回路において、
ＰＬＬループをオープンにし、前記電圧制御発振器に前記制御電圧として基準電圧を入力し、前記基準信号のパルスによって前記帰還信号のパルス幅をカウントし、得られたカウント値に基づき前記電圧制御発振器の発振周波数を調整するキャリブレーション回路を設けたことを特徴とするＰＬＬ回路。
請求項１に記載のＰＬＬ回路において、
前記帰還信号を所定のデューティに調整するデューティ調整手段を備え、前記帰還信号のデューティを前記デューティ調整手段で調整した後に、前記基準信号のパルスによって前記帰還信号のパルス幅をカウントすることを特徴とするＰＬＬ回路。
基準信号と帰還信号の周波数を比較した結果得られた制御電圧により電圧制御発振器の発振出力信号の周波数を制御し、該電圧制御発振器の発振出力信号の周波数を分周した信号を前記帰還信号とするＰＬＬ回路のキャリブレーション方法であって、
ＰＬＬループをオープンにし、前記電圧制御発振器に前記制御電圧として基準電圧を入力し、前記基準信号のパルスによって前記帰還信号のパルス幅をカウントし、得られたカウント値に基づき前記電圧制御発振器の発振周波数を調整するキャリブレーションを実行することを特徴とするＰＬＬ回路のキャリブレーション方法。
請求項３に記載のキャリブレーション方法において、
前記基準信号のパルスによる前記帰還信号のパルス幅のカウントを、前記帰還信号を所定のデューティに調整した後の当該帰還信号について行うことを特徴とするキャリブレーション方法。
請求項３又は４に記載のキャリブレーション方法において、
前記キャリブレーションの実行を、電源投入時の動作初期時、又はリセット後の動作初期時、又はＰＬＬループをクローズにした状態で前記電圧制御発振器に入力する前記制御電圧が所定の電圧範囲から外れたとき、又はＰＬＬループをクローズにした状態でＰＬＬループがロック状態から外れたとき、行うことを特徴とするキャリブレーション方法。