JP3276718B2 - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JP3276718B2 JP3276718B2 JP12945693A JP12945693A JP3276718B2 JP 3276718 B2 JP3276718 B2 JP 3276718B2 JP 12945693 A JP12945693 A JP 12945693A JP 12945693 A JP12945693 A JP 12945693A JP 3276718 B2 JP3276718 B2 JP 3276718B2
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- Japan
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- voltage
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- clock
- circuit
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、電圧制御発振器を含む
ＰＬＬ（Phase Locked Loop）回路を内蔵したマイクロ
コンピュータに関する。
ＰＬＬ（Phase Locked Loop）回路を内蔵したマイクロ
コンピュータに関する。
【０００２】
【従来の技術】米国では、難聴者でもテレビ放送を十分
に楽しめる様に、放送中の人物の喋り言葉をリアルタイ
ムで字幕表示するクローズドキャプション機能を搭載し
たテレビ受像機が販売されている。字幕表示の為のキャ
プションデータは映像信号の垂直帰線期間に存在する２
１本目の水平走査期間（２１Ｈ）に重畳している。そし
て、映像信号のペデスタルレベルを或る電圧にクランプ
し、該ペデスタルレベルから或る値だけ離れた電圧でキ
ャプションデータをスライスして該スライスレベルを境
に「０」又は「１」となる複数ビットデータを発生し、
この複数ビットデータに信号処理を施すことにより字幕
表示を実現している。
に楽しめる様に、放送中の人物の喋り言葉をリアルタイ
ムで字幕表示するクローズドキャプション機能を搭載し
たテレビ受像機が販売されている。字幕表示の為のキャ
プションデータは映像信号の垂直帰線期間に存在する２
１本目の水平走査期間（２１Ｈ）に重畳している。そし
て、映像信号のペデスタルレベルを或る電圧にクランプ
し、該ペデスタルレベルから或る値だけ離れた電圧でキ
ャプションデータをスライスして該スライスレベルを境
に「０」又は「１」となる複数ビットデータを発生し、
この複数ビットデータに信号処理を施すことにより字幕
表示を実現している。
【０００３】キャプションデータは数百ＫＨｚ（例えば
５０３ＫＨｚ）の周波数で２１Ｈに重畳する様になって
いる。また、「０」又は「１」の複数ビットデータは基
準クロックに同期してデジタル信号処理される様になっ
ている。その為、現フレームのキャプションデータに対
応する複数ビットデータのデジタル信号処理が、次フレ
ームのキャプションデータに対応する複数ビットデータ
のデジタル信号処理まで遅れて悪影響を与えない様に、
複数ビットデータは５０３ＫＨｚの２倍のラッチクロッ
クに同期して複数のラッチ回路に一旦保持された後にデ
ジタル信号処理される形態となっている。尚、キャプシ
ョンデータをスライスする点は本件出願人による特願平
５−４８０４０号に記載されている。
５０３ＫＨｚ）の周波数で２１Ｈに重畳する様になって
いる。また、「０」又は「１」の複数ビットデータは基
準クロックに同期してデジタル信号処理される様になっ
ている。その為、現フレームのキャプションデータに対
応する複数ビットデータのデジタル信号処理が、次フレ
ームのキャプションデータに対応する複数ビットデータ
のデジタル信号処理まで遅れて悪影響を与えない様に、
複数ビットデータは５０３ＫＨｚの２倍のラッチクロッ
クに同期して複数のラッチ回路に一旦保持された後にデ
ジタル信号処理される形態となっている。尚、キャプシ
ョンデータをスライスする点は本件出願人による特願平
５−４８０４０号に記載されている。
【０００４】さて、前記ラッチクロックは、キャプショ
ン文字を水平方向に表示するのに用いるドットクロック
を分周して得るものであり、該ドットクロックの源とな
る発振クロックは非常に高周波数（２８ＭＨｚ）であ
る。従って、水晶、セラミック等の個別振動子を含む発
振回路では、この様な高周波数の発振クロックを発生で
きない。そこで、従来は、電圧制御発振器（ＶＣＯ）を
含むＰＬＬ回路を設け、数十ＭＨｚ以上の発振クロック
を発生し、該発振クロックを分周してラッチクロックを
生成していた。
ン文字を水平方向に表示するのに用いるドットクロック
を分周して得るものであり、該ドットクロックの源とな
る発振クロックは非常に高周波数（２８ＭＨｚ）であ
る。従って、水晶、セラミック等の個別振動子を含む発
振回路では、この様な高周波数の発振クロックを発生で
きない。そこで、従来は、電圧制御発振器（ＶＣＯ）を
含むＰＬＬ回路を設け、数十ＭＨｚ以上の発振クロック
を発生し、該発振クロックを分周してラッチクロックを
生成していた。
【０００５】
【発明が解決しようとする課題】前記ＰＬＬ回路は、電
圧制御発振器の制御電圧を決定する積分回路（充放電回
路）と、発振クロックを分周する分周器と、基本クロッ
ク及び分周クロックを位相比較する位相比較器と、電源
及びアース間に直列接続され位相比較器の出力に応じて
相補的に導通して積分回路の充放電を制御する２個のト
ランジスタとを含み、積分回路の積分値に応じて発振周
波数が変動する発振クロックを発生できる様になってい
る。
圧制御発振器の制御電圧を決定する積分回路（充放電回
路）と、発振クロックを分周する分周器と、基本クロッ
ク及び分周クロックを位相比較する位相比較器と、電源
及びアース間に直列接続され位相比較器の出力に応じて
相補的に導通して積分回路の充放電を制御する２個のト
ランジスタとを含み、積分回路の積分値に応じて発振周
波数が変動する発振クロックを発生できる様になってい
る。
【０００６】一般に、キャプションデータのスライス及
びデジタル信号処理はマイクロコンピュータで実現され
ており、これに伴い、ＰＬＬ回路はマイクロコンピュー
タに内蔵されている。しかしながら、位相比較器の出力
が２個のトランジスタの入力と直接接続されているので
マイクロコンピュータのリセット時に２個のトランジス
タの動作状態が不定となったり、積分回路が外部要因を
受けて誤動作したりする不都合を生じる。例えば、積分
回路が充電を行う側のトランジスタが導通し、積分回路
が過充電を起こすと、電圧制御発振器は極めて高い制御
電圧に応じて極めて高い発振周波数の発振クロックを発
生してしまう。分周器は該発振クロックを分周しようと
するが、分周器自体がＣＭＯＳ構造を有する為に分周動
作が該発振クロックに追従できなくなり、最終的にデッ
ドロック状態に陥ってしまう。すると、マイクロコンピ
ュータをリセット解除してもＰＬＬ動作を実行できなく
なってしまう問題があった。
びデジタル信号処理はマイクロコンピュータで実現され
ており、これに伴い、ＰＬＬ回路はマイクロコンピュー
タに内蔵されている。しかしながら、位相比較器の出力
が２個のトランジスタの入力と直接接続されているので
マイクロコンピュータのリセット時に２個のトランジス
タの動作状態が不定となったり、積分回路が外部要因を
受けて誤動作したりする不都合を生じる。例えば、積分
回路が充電を行う側のトランジスタが導通し、積分回路
が過充電を起こすと、電圧制御発振器は極めて高い制御
電圧に応じて極めて高い発振周波数の発振クロックを発
生してしまう。分周器は該発振クロックを分周しようと
するが、分周器自体がＣＭＯＳ構造を有する為に分周動
作が該発振クロックに追従できなくなり、最終的にデッ
ドロック状態に陥ってしまう。すると、マイクロコンピ
ュータをリセット解除してもＰＬＬ動作を実行できなく
なってしまう問題があった。
【０００７】そこで、本発明は、ＰＬＬ回路を形成する
分周器がデッドロック状態となるのを防止できるマイク
ロコンピュータを提供することを目的とする。
分周器がデッドロック状態となるのを防止できるマイク
ロコンピュータを提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、制御電圧に応じた発振周波数の発振クロックを発
生する電圧制御発振器と、前記発振クロックを分周し、
基本クロックと同じ周波数の分周クロックを発生する分
周器と、前記基本クロック及び前記分周クロックを位相
比較し、前記分周クロックの位相進み又は位相遅れに応
じて位相比較電圧を発生する位相比較器と、第１及び第
２電源間に直列接続され、前記位相比較電圧に応じて相
補的に導通する第１及び第２トランジスタと、前記第１
及び第２トランジスタの接続点電圧に応じて充放電を行
う充放電回路と、前記充放電回路の充放電電圧を１未満
の利得で演算増幅し、前記充放電電圧の変動を減衰した
演算増幅出力を前記制御電圧とする演算増幅器と、前記
第１及び第２電源間を分圧して複数の基準電圧を発生す
る基準電圧発生回路と、前記第１又は第２電源の変動に
伴い前記演算増幅器の基準電圧が変動したことを検出す
る変動検出器と、前記変動検出器の検出出力に応じて前
記基準電圧発生回路の何れか１つの基準電圧を選択して
前記演算増幅器の基準電圧とする選択回路と、を備え、
前記第１又は第２電源の変動に関係なく前記演算増幅器
の基準電圧を一定とする点である。
解決する為に成されたものであり、その特徴とするとこ
ろは、制御電圧に応じた発振周波数の発振クロックを発
生する電圧制御発振器と、前記発振クロックを分周し、
基本クロックと同じ周波数の分周クロックを発生する分
周器と、前記基本クロック及び前記分周クロックを位相
比較し、前記分周クロックの位相進み又は位相遅れに応
じて位相比較電圧を発生する位相比較器と、第１及び第
２電源間に直列接続され、前記位相比較電圧に応じて相
補的に導通する第１及び第２トランジスタと、前記第１
及び第２トランジスタの接続点電圧に応じて充放電を行
う充放電回路と、前記充放電回路の充放電電圧を１未満
の利得で演算増幅し、前記充放電電圧の変動を減衰した
演算増幅出力を前記制御電圧とする演算増幅器と、前記
第１及び第２電源間を分圧して複数の基準電圧を発生す
る基準電圧発生回路と、前記第１又は第２電源の変動に
伴い前記演算増幅器の基準電圧が変動したことを検出す
る変動検出器と、前記変動検出器の検出出力に応じて前
記基準電圧発生回路の何れか１つの基準電圧を選択して
前記演算増幅器の基準電圧とする選択回路と、を備え、
前記第１又は第２電源の変動に関係なく前記演算増幅器
の基準電圧を一定とする点である。
【０００９】
【作用】本発明によれば、充放電回路が何らかの原因で
過充電を起こした場合でも、演算増幅器から充放電電圧
の変動を減衰した電圧が出力され、この電圧が電圧制御
発振器の制御電圧とされる。従って、分周器が極めて高
い発振周波数の発振クロックで分周動作を停止してしま
う不都合を解消できる。また、マイクロコンピュータの
電源が何らかの原因で変動した場合でも、変動検出器の
検出出力に応じて選択回路から常に定電圧を選択出力で
き、演算増幅器の基準電圧を一定とできる。
過充電を起こした場合でも、演算増幅器から充放電電圧
の変動を減衰した電圧が出力され、この電圧が電圧制御
発振器の制御電圧とされる。従って、分周器が極めて高
い発振周波数の発振クロックで分周動作を停止してしま
う不都合を解消できる。また、マイクロコンピュータの
電源が何らかの原因で変動した場合でも、変動検出器の
検出出力に応じて選択回路から常に定電圧を選択出力で
き、演算増幅器の基準電圧を一定とできる。
【００１０】
【実施例】本発明の詳細を図面に従って具体的に説明す
る。図１は本発明のマイクロコンピュータを示す図であ
る。図１において、（１）は電圧制御発振器であり、制
御電圧Ｖｓに応じて発振周波数が変動する発振クロック
ＣＫ１を発生するものである。
る。図１は本発明のマイクロコンピュータを示す図であ
る。図１において、（１）は電圧制御発振器であり、制
御電圧Ｖｓに応じて発振周波数が変動する発振クロック
ＣＫ１を発生するものである。
【００１１】（２）は分周器であり、発振クロックＣＫ
１を分周して分周クロックＣＫ１’を発生するものであ
る。（３）は位相比較器であり、基本クロックＣＫ０及
び分周クロックＣＫ１’の立上りを位相比較するもので
ある。即ち、位相比較器（３）は、基本クロックＣＫ０
に対する分周クロックＣＫ１’の位相遅れを検出した
時、位相遅れ時間Ｔdeだけ位相進みを指示するローレベ
ルの位相比較電圧を発生し、反対に、基本クロックＣＫ
０に対する分周クロックＣＫ１’の位相進みを検出した
時、位相進み時間Ｔadだけ位相遅れを指示するハイレベ
ルの位相比較電圧を発生するものである。（４）（５）
はＰＭＯＳトランジスタ及びＮＭＯＳトランジスタであ
り、電源Ｖdd及びアース間に直列接続され相補的に導通
するものであり、両トランジスタの接続点電圧は抵抗
（６）を介して導出される。（７）（８）は抵抗及びコ
ンデンサ（充放電回路）であり、ＰＭＯＳトランジスタ
（４）及びＮＭＯＳトランジスタ（５）の状態に応じて
充電又は放電を行うものである。即ち、コンデンサ
（８）は、ＰＭＯＳトランジスタ（４）が導通している
時に抵抗（６）（７）及びコンデンサ（８）で決まる時
定数で充電を行い、ＮＭＯＳトランジスタ（５）が導通
している時に前記時定数で放電を行う。尚、分周クロッ
クＣＫ１’が基本クロックＣＫ０に位相ロックした状態
では、ＰＭＯＳトランジスタ（４）及びＮＭＯＳトラン
ジスタ（５）が遮断している為、充放電回路の電圧はこ
の時の分周クロックＣＫ１’に対応する値で安定してい
る。実際には、テレビ画面に字幕表示を行う用途にマイ
クロコンピュータを使用するので、基本クロックＣＫ０
に水平同期周波数１５．７５ＫＨｚを使用している。
１を分周して分周クロックＣＫ１’を発生するものであ
る。（３）は位相比較器であり、基本クロックＣＫ０及
び分周クロックＣＫ１’の立上りを位相比較するもので
ある。即ち、位相比較器（３）は、基本クロックＣＫ０
に対する分周クロックＣＫ１’の位相遅れを検出した
時、位相遅れ時間Ｔdeだけ位相進みを指示するローレベ
ルの位相比較電圧を発生し、反対に、基本クロックＣＫ
０に対する分周クロックＣＫ１’の位相進みを検出した
時、位相進み時間Ｔadだけ位相遅れを指示するハイレベ
ルの位相比較電圧を発生するものである。（４）（５）
はＰＭＯＳトランジスタ及びＮＭＯＳトランジスタであ
り、電源Ｖdd及びアース間に直列接続され相補的に導通
するものであり、両トランジスタの接続点電圧は抵抗
（６）を介して導出される。（７）（８）は抵抗及びコ
ンデンサ（充放電回路）であり、ＰＭＯＳトランジスタ
（４）及びＮＭＯＳトランジスタ（５）の状態に応じて
充電又は放電を行うものである。即ち、コンデンサ
（８）は、ＰＭＯＳトランジスタ（４）が導通している
時に抵抗（６）（７）及びコンデンサ（８）で決まる時
定数で充電を行い、ＮＭＯＳトランジスタ（５）が導通
している時に前記時定数で放電を行う。尚、分周クロッ
クＣＫ１’が基本クロックＣＫ０に位相ロックした状態
では、ＰＭＯＳトランジスタ（４）及びＮＭＯＳトラン
ジスタ（５）が遮断している為、充放電回路の電圧はこ
の時の分周クロックＣＫ１’に対応する値で安定してい
る。実際には、テレビ画面に字幕表示を行う用途にマイ
クロコンピュータを使用するので、基本クロックＣＫ０
に水平同期周波数１５．７５ＫＨｚを使用している。
【００１２】（９）は演算増幅器であり、１の利得を得
る為に等しい抵抗値の入力抵抗（１０）及び帰還抵抗
（１１）を有している。演算増幅器（９）の反転入力端
子は充放電電圧が入力抵抗（８）を介して印加され、非
反転入力端子は基準電圧Ｖrefが印加される様になって
いる。即ち、演算増幅器（９）は充放電電圧の変動をそ
のまま反転出力する様になっている。同様に、（１２）
も演算増幅器であり、１未満の利得を与える入力抵抗
（１３）及び帰還抵抗（１４）を有している。演算増幅
器（１２）の反転入力端子は演算増幅器（９）の出力が
入力抵抗（１３）を介して印加され、非反転入力端子は
基準電圧Ｖrefが印加される様になっている。即ち、演
算増幅器（１２）は、演算増幅器（９）の出力の変動を
帰還抵抗（１４）／入力抵抗（１３）の比の利得で減衰
し、制御電圧Ｖｓとして出力する様になっている。例え
ば、入力抵抗（１３）及び帰還抵抗（１４）の比を１
０：１に設定すると、演算増幅器（１２）は充放電電圧
の変動を１／１０に減衰して出力することになる。（１
５−１）〜（１５−ｎ）は電源Ｖdd及びアース間に直列
接続された複数の抵抗（基準電圧発生回路）であり、各
分圧点から複数の基準電圧を導出するものである。（１
６）はセレクタ（選択回路）であり、後述のＣＰＵから
得られる選択信号ＳＬＴに応じて、何れか１つの分圧点
電圧を演算増幅器（９）（１２）の基準電圧Ｖrefとし
て選択出力するものである。（１７）は電源Ｖdd及びＶ
ssの間に接続されたＣＰＵであり、各種論理演算を行
い、マイクロコンピュータの動作を制御するものであ
る。（１８）はレジスタであり、演算増幅器（９）（１
２）に本来印加すべき基準電圧に対応するデジタルデー
タがＣＰＵ（１７）から内部バス（１９）を介してプリ
セットされるものである。（２０）はＣＰＵ（１７）と
は別電源のＡＶ＋及びＡＶ−の間に接続されたＡＤ変換
器であり、演算増幅器（９）（１２）に実際印加される
基準電圧Ｖrefをデジタルデータに逐次変換するもので
ある。（２１）は一致検出器であり、ＡＤ変換器（２
０）の値がレジスタ（１８）の値から外れたことを検出
するものである。そして、ＣＰＵ（１７）は、電源Ｖdd
が何らかの原因で低下した時に、ＡＤ変換器（２０）の
値がレジスタ（１８）の値に比べてどの程度低下したの
かを示す一致検出器（２１）の検出値に応じて、選択信
号ＳＬＴを出力する。セレクタ（１６）は、該選択信号
ＳＬＴに応じて、より電源Ｖddに近い分圧点を選択し、
一定レベルの基準電圧Ｖrefを選択出力する様に動作す
る。
る為に等しい抵抗値の入力抵抗（１０）及び帰還抵抗
（１１）を有している。演算増幅器（９）の反転入力端
子は充放電電圧が入力抵抗（８）を介して印加され、非
反転入力端子は基準電圧Ｖrefが印加される様になって
いる。即ち、演算増幅器（９）は充放電電圧の変動をそ
のまま反転出力する様になっている。同様に、（１２）
も演算増幅器であり、１未満の利得を与える入力抵抗
（１３）及び帰還抵抗（１４）を有している。演算増幅
器（１２）の反転入力端子は演算増幅器（９）の出力が
入力抵抗（１３）を介して印加され、非反転入力端子は
基準電圧Ｖrefが印加される様になっている。即ち、演
算増幅器（１２）は、演算増幅器（９）の出力の変動を
帰還抵抗（１４）／入力抵抗（１３）の比の利得で減衰
し、制御電圧Ｖｓとして出力する様になっている。例え
ば、入力抵抗（１３）及び帰還抵抗（１４）の比を１
０：１に設定すると、演算増幅器（１２）は充放電電圧
の変動を１／１０に減衰して出力することになる。（１
５−１）〜（１５−ｎ）は電源Ｖdd及びアース間に直列
接続された複数の抵抗（基準電圧発生回路）であり、各
分圧点から複数の基準電圧を導出するものである。（１
６）はセレクタ（選択回路）であり、後述のＣＰＵから
得られる選択信号ＳＬＴに応じて、何れか１つの分圧点
電圧を演算増幅器（９）（１２）の基準電圧Ｖrefとし
て選択出力するものである。（１７）は電源Ｖdd及びＶ
ssの間に接続されたＣＰＵであり、各種論理演算を行
い、マイクロコンピュータの動作を制御するものであ
る。（１８）はレジスタであり、演算増幅器（９）（１
２）に本来印加すべき基準電圧に対応するデジタルデー
タがＣＰＵ（１７）から内部バス（１９）を介してプリ
セットされるものである。（２０）はＣＰＵ（１７）と
は別電源のＡＶ＋及びＡＶ−の間に接続されたＡＤ変換
器であり、演算増幅器（９）（１２）に実際印加される
基準電圧Ｖrefをデジタルデータに逐次変換するもので
ある。（２１）は一致検出器であり、ＡＤ変換器（２
０）の値がレジスタ（１８）の値から外れたことを検出
するものである。そして、ＣＰＵ（１７）は、電源Ｖdd
が何らかの原因で低下した時に、ＡＤ変換器（２０）の
値がレジスタ（１８）の値に比べてどの程度低下したの
かを示す一致検出器（２１）の検出値に応じて、選択信
号ＳＬＴを出力する。セレクタ（１６）は、該選択信号
ＳＬＴに応じて、より電源Ｖddに近い分圧点を選択し、
一定レベルの基準電圧Ｖrefを選択出力する様に動作す
る。
【００１３】以上より、電圧制御発振器（１）、分周器
（２）、位相比較器（３）、トランジスタ（４）
（５）、及び演算増幅器（９）（１２）から成るＰＬＬ
ループが正常動作している時に、充放電回路が何らかの
原因で過充電を起こした場合でも、演算増幅器（１２）
から充放電電圧の変動を減衰した電圧が出力され、この
電圧が電圧制御発振器（１）の制御電圧Ｖｓとされる。
従って、分周器（２）が極めて高い発振周波数の発振ク
ロックＣＫ０で分周動作を停止してしまう不都合を解消
できる。また、マイクロコンピュータの電源Ｖddが何ら
かの原因で低下した場合でも、ＣＰＵ（１７）から得ら
れる選択信号ＳＬＴに応じてセレクタ（１６）から常に
定電圧を選択出力でき、演算増幅器（９）（１２）の基
準電圧Ｖrefを一定とできる。従って、電源Ｖddの低下
に関係なく正常な位相比較動作を継続できることにな
る。
（２）、位相比較器（３）、トランジスタ（４）
（５）、及び演算増幅器（９）（１２）から成るＰＬＬ
ループが正常動作している時に、充放電回路が何らかの
原因で過充電を起こした場合でも、演算増幅器（１２）
から充放電電圧の変動を減衰した電圧が出力され、この
電圧が電圧制御発振器（１）の制御電圧Ｖｓとされる。
従って、分周器（２）が極めて高い発振周波数の発振ク
ロックＣＫ０で分周動作を停止してしまう不都合を解消
できる。また、マイクロコンピュータの電源Ｖddが何ら
かの原因で低下した場合でも、ＣＰＵ（１７）から得ら
れる選択信号ＳＬＴに応じてセレクタ（１６）から常に
定電圧を選択出力でき、演算増幅器（９）（１２）の基
準電圧Ｖrefを一定とできる。従って、電源Ｖddの低下
に関係なく正常な位相比較動作を継続できることにな
る。
【００１４】
【発明の効果】本発明によれば、充放電回路が何らかの
原因で過充電を起こした場合でも、演算増幅器から充放
電電圧の変動を減衰した電圧が出力され、この電圧が電
圧制御発振器の制御電圧とされる。従って、分周器が極
めて高い発振周波数の発振クロックで分周動作を停止し
てしまう所謂デッドロックを解消できる。また、マイク
ロコンピュータの電源が何らかの原因で変動した場合で
も、変動検出器の検出出力に応じて選択回路から常に定
電圧を選択出力でき、演算増幅器の基準電圧を一定とで
きる。従って、電源の変動に関係なく正常な位相比較動
作を継続できる利点が得られる。
原因で過充電を起こした場合でも、演算増幅器から充放
電電圧の変動を減衰した電圧が出力され、この電圧が電
圧制御発振器の制御電圧とされる。従って、分周器が極
めて高い発振周波数の発振クロックで分周動作を停止し
てしまう所謂デッドロックを解消できる。また、マイク
ロコンピュータの電源が何らかの原因で変動した場合で
も、変動検出器の検出出力に応じて選択回路から常に定
電圧を選択出力でき、演算増幅器の基準電圧を一定とで
きる。従って、電源の変動に関係なく正常な位相比較動
作を継続できる利点が得られる。
【図１】本発明のマイクロコンピュータを示す図であ
る。
る。
（１） 電圧制御発振器 （２） 分周器 （３） 位相比較器 （４） ＰＭＯＳトランジスタ （５） ＮＭＯＳトランジスタ （７） 抵抗 （８） コンデンサ （９）（１２） 演算増幅器 （１５−１）〜（１５−ｎ） 抵抗 （１６） セレクタ （１７） ＣＰＵ （１８） レジスタ （２０） ＡＤ変換器 （２１） 一致検出器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 太田 昌也 大阪府守口市京阪本通２丁目18番地 三 洋電機株式会社内 (72)発明者 寺脇 周作 大阪府守口市京阪本通２丁目18番地 三 洋電機株式会社内 (56)参考文献 特開 平１−205623（ＪＰ，Ａ) 特開 平１−143417（ＪＰ，Ａ) 特開 平２−246422（ＪＰ，Ａ) 特開 平２−105906（ＪＰ，Ａ) 実開 昭63−41935（ＪＰ，Ｕ) 実開 昭61−57718（ＪＰ，Ｕ) 実開 昭60−88625（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/093 H04N 7/025 H04N 7/03 H04N 7/035
Claims (2)
- 【請求項１】 制御電圧に応じた発振周波数の発振クロ
ックを発生する電圧制御発振器と、 前記発振クロックを分周し、基本クロックと同じ周波数
の分周クロックを発生する分周器と、 前記基本クロック及び前記分周クロックを位相比較し、
前記分周ブロックの位相進み又は位相遅れに応じて位相
比較電圧を発生する位相比較器と、 第１及び第２電流間に直列接続され、前記位相比較電圧
に応じて相補的に導通する第１及び第２トランジスタ
と、 前記第１及び第２トランジスタの接続点電圧に応じて充
放電を行う充放電回路と、 前記充放電回路の充放電電圧を１未満の利得で演算増幅
し、前記充放電電圧の変動を減衰した演算増幅出力を前
記制御電圧とする演算増幅器と、前記第１及び第２電源間を分圧して複数の基準電圧を発
生する基準電圧発生回路と、 前記第１又は第２電源の変動に伴い前記演算増幅器の基
準電圧が変動したことを検出する変動検出器と、 前記変動検出器の検出出力に応じて前記基準電圧発生回
路の何れか１つの基準電圧を選択して前期演算増幅器の
基準電圧とする選択回路と、を備え、 更に、前記変動検出器は、前記演算増幅器の基準電圧に
対応するデジタルデータがプリセットされるレジスタ
と、前記演算増幅器の基準電圧をデジタルデータに逐次
変換するＡＤ変換器と、前記ＡＤ変換器の値が前記レジ
スタの値から外れたことを検出する一致検出器と、前記
一致検出器の検出値に応じて前記選択回路を制御する選
択信号を発生するＣＰＵと、を備え、前記第１又は第２
電源の変動に関係無く前記演算増幅器の基準電圧を一定
とすることを特徴とする マイクロコンピュータ。 - 【請求項２】 前記選択回路は、前記第１又は第２電源
の変動に伴う前記選択信号に応じて、前記基準電圧発生
回路の何れか１つの分圧点を選択し、一定の基準電圧を
選択出力することを特徴とする請求項１記載のマイクロ
コンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12945693A JP3276718B2 (ja) | 1993-05-31 | 1993-05-31 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12945693A JP3276718B2 (ja) | 1993-05-31 | 1993-05-31 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06338788A JPH06338788A (ja) | 1994-12-06 |
| JP3276718B2 true JP3276718B2 (ja) | 2002-04-22 |
Family
ID=15009941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12945693A Expired - Fee Related JP3276718B2 (ja) | 1993-05-31 | 1993-05-31 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3276718B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6798302B2 (en) * | 2001-05-06 | 2004-09-28 | Altera Corporation | Analog implementation of spread spectrum frequency modulation in a programmable phase locked loop (PLL) system |
| JP5020721B2 (ja) * | 2007-07-02 | 2012-09-05 | 川崎マイクロエレクトロニクス株式会社 | 位相ロックループ回路 |
-
1993
- 1993-05-31 JP JP12945693A patent/JP3276718B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06338788A (ja) | 1994-12-06 |
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