CN113285711A - 一种回复电路和芯片 - Google Patents
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Abstract
本发明公开了一种回复电路，包括：逻辑控制单元，多路复用器、闸式压控振荡器、第一同步器、决策单元以及第二同步器。本发明还提出一种芯片。本发明的实施例提出的方案利用闸式压控振荡器可以被即时停止的特性，以及当输入的数据信号从高位变低位时，也可以被即时启动的特性，实现快速相位校正。这样当数据信号发生转态时，数据信号便可以和时钟信号的相位迅速实现同步。
Description
技术领域
本发明涉及芯片领域，具体涉及一种回复电路和芯片。
背景技术
现今业界主流的服务器通常会使用高速链路的接口来做数据传输与接收，常见应用于存储装置的高速链路讯号协议如PCIe、SATA/SAS、USB3.X等信号，而常见应用于网络通讯的高速链路信号协议如SGMII/PAN4/NRZ等信号，而以上高速链路信号都可以用高速串行信号链路(Serdes)来代称。
然而这些Serdes信号因为传输频率较大，故高速链路芯片的内部需要由一个时钟与数据回复的电路，来做时钟自同步的应用，以确保不同的高速链路芯片和芯片之间能在同一个时钟基准点上通过高速链路进行数据传输与数据接收等收发应用。
而在现有的时钟与数据回复的电路技术方案中，由于现有的电路中的低通滤波器因有效滤波频段的限制，其滤波电容的电容值都必需大于100pF，故对于百兆级(Mhz)的传输频率的高速链路信号而言，其锁定时间至少需要≦400ns(微毫秒级)，甚至对于千兆级(Ghz)的传输频率的高速链路信号而言，其锁定时间需小于≦64ns(微毫秒级)，可以看出现有的时钟与数据回复的电路技术方案不能达到设计门坎所需的快速锁定时间，会造成实际数据传输应用时的高延迟时间(Response Time)和时脉讯号抖动(Clock Jitter)的问题。
发明内容
有鉴于此，为了克服上述问题的至少一个方面，本发明实施例提出一种回复电路，包括：
逻辑控制单元，具有第一输出端和第二输出端，并接收参考时钟信号、数据信号以及控制信号；
多路复用器，具有第一输入端、第二输入端、第三输入端和输出端，所述多路复用器的第一输入端与所述逻辑控制单元的第一输出端连接；
闸式压控振荡器，具有第一输入端、第二输入端、第一输出端和第二输出端，其中所述闸式压控振荡器的第一输入端与所述逻辑控制单元的第二输出端连接，所述闸式压控振荡器的第二输入端与所述多路复用器的输出端连接；
第一同步器，具有第一输入端、第二输入端和输出端，其中所述第一同步器的第一输入端接收所述数据信号，所述第一同步器的第二输入端与所述闸式压控振荡器的第一输出端连接，所述第一同步器的输出端与所述多路复用器的第二输入端连接；
决策单元，与所述闸式压控振荡器的第二输出端连接并接收所述数据信号；
第二同步器，具有第一输入端、第二输入端和输出端，其中所述第二同步器的第一输入端接收所述参考时钟信号，所述第二同步器的第二输入端与所述闸式压控振荡器的第一输出端连接，所述第二同步器的输出端与所述多路复用器的第三输入端连接。
在一些实施例中，所述逻辑控制单元配置为：当接收到的所述控制信号为低电平时，通过所述第一输出端输出低电平信号；以及，当接收到的所述控制信号为高电平时，通过所述第一输出端输出高电平信号。
在一些实施例中，所述多路复用器配置为：当通过第一输入端接收到所述逻辑控制单元第一输出端输出的低电平信号时，将所述多路复用器的第三输入端与所述多路复用器的输出端导通；以及，当通过第一输入端接收到所述逻辑控制单元第一输出端输出的高电平信号时，将所述多路复用器的第二输入端与所述多路复用器的输出端导通。
在一些实施例中，所述逻辑控制单元配置为：当接收到的所述参考时钟信号为低电平时，通过第二输出端输出低电平信号；以及，当接收到的所述参考时钟信号为高电平时，通过第二输出端输出高电平信号。
在一些实施例中，所述闸式压控振荡器配置为：当通过第一输入端接收到所述逻辑控制器的第二输出端输出的高电平信号时，开始震荡以生成时钟信号；以及，当通过第一输入端接收到所述逻辑控制器的第二输出端输出的低电平信号时，停止震荡。
在一些实施例中，所述第二同步器配置为利用所述参考时钟信号和所述闸式压控振荡器生成的时钟信号生成时钟调整信号并输入到所述闸式压控振荡器中以使所述闸式压控振荡器根据所述时钟调整信号再次生成时钟信号，直到所述闸式压控振荡器生成的时钟信号为所述参考时钟信号。
在一些实施例中，所述第一同步器配置为将所述闸式压控振荡器生成的参考时钟信号的相位和所述数据信号的相位同步，以使所述闸式压控振荡器根据相位同步后的参考时钟信号生成采样信号。
在一些实施例中，所述决策单元配置为利用所述采样信号对所述数据信号进行采样。
在一些实施例中，还包括低通滤波器，所述低通滤波器的输入端与所述多路复用器的输出端连接，所述低通滤波器的输出端与所述闸式压控振荡器的第二输入端连接。
基于同一发明构思，本发明的实施例还提出一种芯片，所述芯片包括如上述任一实施例所述的回复电路。
本发明具有以下有益技术效果之一：本发明的实施例提出的方案利用闸式压控振荡器可以被即时停止的特性，以及当输入的数据信号从高位变低位时，也可以被即时启动的特性，实现快速相位校正。这样当数据信号发生转态时，数据信号便可以和时钟信号的相位迅速实现同步。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的实施例。
图1为本发明的实施例提供的回复电路的示意图；
图2为本发明的实施例提供的芯片的示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明实施例进一步详细说明。
需要说明的是，本发明实施例中所有使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量，可见“第一”“第二”仅为了表述的方便，不应理解为对本发明实施例的限定，后续实施例对此不再一一说明。
根据本发明的一个方面，本发明的实施例提出一种回复电路，如图1所示，包括：
逻辑控制单元(Control logic)，具有第一输出端和第二输出端，并接收参考时钟信号、数据信号以及控制信号；
多路复用器(MUX)，具有第一输入端、第二输入端、第三输入端和输出端，所述多路复用器的第一输入端与所述逻辑控制单元的第一输出端连接；
闸式压控振荡器(GVCO)，具有第一输入端、第二输入端、第一输出端和第二输出端，其中所述闸式压控振荡器的第一输入端与所述逻辑控制单元的第二输出端连接，所述闸式压控振荡器的第二输入端与所述多路复用器的输出端连接；
第一同步器(PD)，具有第一输入端、第二输入端和输出端，其中所述第一同步器的第一输入端接收所述数据信号，所述第一同步器的第二输入端与所述闸式压控振荡器的第一输出端连接，所述第一同步器的输出端与所述多路复用器的第二输入端连接；
决策单元(Decision Circuit)，与所述闸式压控振荡器的第二输出端连接并接收所述数据信号；
第二同步器(PFD)，具有第一输入端、第二输入端和输出端，其中所述第二同步器的第一输入端接收所述参考时钟信号，所述第二同步器的第二输入端与所述闸式压控振荡器的第一输出端连接，所述第二同步器的输出端与所述多路复用器的第三输入端连接。
本发明的实施例提出的方案利用闸式压控振荡器可以被即时停止的特性，以及当输入的数据信号从高位变低位时，也可以被即时启动的特性，实现快速相位校正。这样当数据信号发生转态时，数据信号便可以和时钟信号的相位迅速的做同步的动作。
在一些实施例中，所述逻辑控制单元配置为当接收到的所述控制信号为低电平时，通过所述第一输出端输出低电平信号；
所述逻辑控制单元还配置为当接收到的所述控制信号为高电平时，通过所述第一输出端输出高电平信号。
在一些实施例中，所述多路复用器配置为当通过第一输入端接收到所述逻辑控制单元第一输出端输出的低电平信号时，将所述多路复用器的第三输入端与所述多路复用器的输出端导通；
所述多路复用器配置为当通过第一输入端接收到所述逻辑控制单元第一输出端输出的高电平信号时，将所述多路复用器的第二输入端与所述多路复用器的输出端导通。
具体的，当系统上电时，此时数据信号还未输出到电路中，默认会向控制逻辑单元(Control Logic)输入低电平的控制信号(Burst)，控制逻辑单元(Control Logic)基于此低电平的控制信号生成低电平信号(PD_en＝0)，而当接收到数据信号后，系统会向控制逻辑单元(Control Logic)输入高电平的控制信号(Burst)，控制逻辑单元(Control Logic)基于此低电平的控制信号生成低电平信号(PD_en＝1)。
而当多路复用器收到低电平信号(PD_en＝0)时，会导通第三输入端和输出端，即将PFD和LPF连通。当多路复用器收到高电平信号(PD_en＝1)时，会导通第二输入端和输出端，即将PD和LPF连通。
需要说明的是，对于逻辑控制单元需要保证其对多路复用器的控制过程的时间是足够的，因此将逻辑控制单元内部的时钟信号的频率需要大于参考时钟信号的频率，例如可以是其10倍。否则逻辑控制单元处理上述切换过程较为缓慢，影响到下一次数据信号的接收。
在一些实施例中，所述逻辑控制单元配置为当接收到的所述参考时钟信号为低电平时，通过第二输出端输出低电平信号；
所述逻辑控制单元还配置为当接收到的所述参考时钟信号为高电平时，通过第二输出端输出高电平信号。
在一些实施例中，所述闸式压控振荡器配置为当通过第一输入端接收到所述逻辑控制器的第二输出端输出的高电平信号时，开始震荡以生成时钟信号；
所述闸式压控振荡器配置为当通过第一输入端接收到所述逻辑控制器的第二输出端输出的低电平信号时，停止震荡。
具体的，当PD_en＝0，此时控制逻辑单元会控制多路复用器(MUX)将回路切换成连通PFD和LPF。此时控制逻辑单元当收到参考时钟信号为低位时(Fref Low)，生成低电平信号(VCO_en＝0)，并输入到闸式压控振荡器(GVCO)以使其进入停止模式，当收到参考时钟信号为高电位时(Fref High)，生成高电平信号(VCO_en＝1)，并输入到闸式压控振荡器(GVCO)以使其开始震荡。
在一些实施例中，所述第二同步器配置为利用所述参考时钟信号和所述闸式压控振荡器生成的时钟信号生成时钟调整信号并输入到所述闸式压控振荡器中以使所述闸式压控振荡器根据所述时钟调整信号再次生成时钟信号，直到所述闸式压控振荡器生成的时钟信号为所述参考时钟信号。
具体的，由于闸式压控振荡器初始震荡时产生的时钟信号的频率会大于参考时钟信号的频率，因此可以通过第二同步器逐步将闸式压控振荡器生成的时钟信号的频率和相位与参考时钟信号的频率和相位同步。
在一些实施例中，第二同步器可以通过调节M和N的大小使得参考时钟信号的频率乘以M后与闸式压控振荡器初始震荡时产生的时钟信号的频率除以N后得到的值相等，然后利用得到的值控制闸式压控振荡器再次震荡，重复多次后，直到所述闸式压控振荡器生成的时钟信号的频率和相位与所述参考时钟信号的频率和相位相等。
在一些实施例中，所述第一同步器配置为将所述闸式压控振荡器生成的参考时钟信号的相位和所述数据信号的相位同步，以使所述闸式压控振荡器根据相位同步后的参考时钟信号生成采样信号。
具体的，当有数据信号输入时，逻辑控制单元控制MUX导通PD和LPF，此时控制逻辑单元当收到数据信号为低位时，生成低电平信号(VCO_en＝0)，并输入到闸式压控振荡器(GVCO)以使其进入停止模式，当收到数据信号为高电位时，生成高电平信号(VCO_en＝1)，并输入到闸式压控振荡器(GVCO)以使其开始震荡。此时振荡器产生的时钟信号的频率已经经过调整，因此其频率与参考时钟信号的频率相同，这样只需要将该时钟信号的相位与数据信号的相位同步即可。因此，利用第一同步器(PD)将时钟信号的相位与数据信号的相位同步，这样再利用进行相位同步的时钟信号控制闸式压控振荡器生成频率与参考时钟频率相同，相位与数据信号的相位相同的时钟信号并输入到决策单元。
在一些实施例中，所述决策单元配置为利用所述采样信号对所述数据信号进行采样。
具体的，决策单元在收到闸式压控振荡器生成的频率与参考时钟频率相同，相位与数据信号的相位相同的时钟信号后，即可利用该时钟信号对数据信号进行采样。以实现精准取样到数据信号的中心点，进而降低错误率(BER)。同时，也可有效减少在数据传输序列里的噪声干扰(Noise Interference)和时脉讯号抖动(Clock Jitter)的问题。
在一些实施例中，还包括低通滤波器，所述低通滤波器的输入端与所述多路复用器的输出端连接，所述低通滤波器的输出端与所述闸式压控振荡器的第二输入端连接。
本发明的实施例提出的方案利用闸式压控振荡器可以被即时停止的特性，以及当输入的数据信号从高位变低位时，也可以被即时启动的特性，实现快速相位校正。这样当数据信号发生转态时，数据信号便可以和时钟信号的相位迅速的做同步的动作。并且锁定时间仅需三个数据位元的时间(t＝1/Fref，若输入的参考时脉的频率为千兆级(Ghz)，则锁定的时间t则为毫微秒级(ns))。有效改善实际资料传输应用时的高延迟时间(ResponseTime)、相位延迟(Phase Delay)和时钟信号抖动(Clock Jitter)的问题。
基于同一发明构思，本发明的实施例还提出一种芯片，如图2所示，所述芯片包括如上述任一实施例所述的回复电路。
以上是本发明公开的示例性实施例，但是应当注意，在不背离权利要求限定的本发明实施例公开的范围的前提下，可以进行多种改变和修改。此外，尽管本发明实施例公开的元素可以以个体形式描述或要求，但除非明确限制为单数，也可以理解为多个。
应当理解的是，在本文中使用的，除非上下文清楚地支持例外情况，单数形式“一个”旨在也包括复数形式。还应当理解的是，在本文中使用的“和/或”是指包括一个或者一个以上相关联地列出的项目的任意和所有可能组合。
上述本发明实施例公开实施例序号仅仅为了描述，不代表实施例的优劣。
所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本发明实施例公开的范围(包括权利要求)被限于这些例子；在本发明实施例的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，并存在如上的本发明实施例的不同方面的许多其它变化，为了简明它们没有在细节中提供。因此，凡在本发明实施例的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本发明实施例的保护范围之内。
Claims (10)
1.一种回复电路，其特征在于，包括：
逻辑控制单元，具有第一输出端和第二输出端，并接收参考时钟信号、数据信号以及控制信号；
多路复用器，具有第一输入端、第二输入端、第三输入端和输出端，所述多路复用器的第一输入端与所述逻辑控制单元的第一输出端连接；
闸式压控振荡器，具有第一输入端、第二输入端、第一输出端和第二输出端，其中所述闸式压控振荡器的第一输入端与所述逻辑控制单元的第二输出端连接，所述闸式压控振荡器的第二输入端与所述多路复用器的输出端连接；
第一同步器，具有第一输入端、第二输入端和输出端，其中所述第一同步器的第一输入端接收所述数据信号，所述第一同步器的第二输入端与所述闸式压控振荡器的第一输出端连接，所述第一同步器的输出端与所述多路复用器的第二输入端连接；
决策单元，与所述闸式压控振荡器的第二输出端连接并接收所述数据信号；
第二同步器，具有第一输入端、第二输入端和输出端，其中所述第二同步器的第一输入端接收所述参考时钟信号，所述第二同步器的第二输入端与所述闸式压控振荡器的第一输出端连接，所述第二同步器的输出端与所述多路复用器的第三输入端连接。
2.如权利要求1所述的回复电路，其特征在于，所述逻辑控制单元配置为：当接收到的所述控制信号为低电平时，通过所述第一输出端输出低电平信号；以及，当接收到的所述控制信号为高电平时，通过所述第一输出端输出高电平信号。
3.如权利要求2所述的回复电路，其特征在于，所述多路复用器配置为：当通过第一输入端接收到所述逻辑控制单元第一输出端输出的低电平信号时，将所述多路复用器的第三输入端与所述多路复用器的输出端导通；以及，当通过第一输入端接收到所述逻辑控制单元第一输出端输出的高电平信号时，将所述多路复用器的第二输入端与所述多路复用器的输出端导通。
4.如权利要求1所述的回复电路，其特征在于，所述逻辑控制单元配置为：当接收到的所述参考时钟信号为低电平时，通过第二输出端输出低电平信号；以及，当接收到的所述参考时钟信号为高电平时，通过第二输出端输出高电平信号。
5.如权利要求4所述的回复电路，其特征在于，所述闸式压控振荡器配置为：当通过第一输入端接收到所述逻辑控制器的第二输出端输出的高电平信号时，开始震荡以生成时钟信号；以及，当通过第一输入端接收到所述逻辑控制器的第二输出端输出的低电平信号时，停止震荡。
6.如权利要求5所述的回复电路，其特征在于，所述第二同步器配置为利用所述参考时钟信号和所述闸式压控振荡器生成的时钟信号生成时钟调整信号并输入到所述闸式压控振荡器中以使所述闸式压控振荡器根据所述时钟调整信号再次生成时钟信号，直到所述闸式压控振荡器生成的时钟信号为所述参考时钟信号。
7.如权利要求6所述的回复电路，其特征在于，所述第一同步器配置为将所述闸式压控振荡器生成的参考时钟信号的相位和所述数据信号的相位同步，以使所述闸式压控振荡器根据相位同步后的参考时钟信号生成采样信号。
8.如权利要求7所述的回复电路，其特征在于，所述决策单元配置为利用所述采样信号对所述数据信号进行采样。
9.如权利要求1所述的回复电路，其特征在于，还包括低通滤波器，所述低通滤波器的输入端与所述多路复用器的输出端连接，所述低通滤波器的输出端与所述闸式压控振荡器的第二输入端连接。
10.一种芯片，其特征在于，所述芯片包括如权利要求1-9任一项所述的回复电路。
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