CN107528585B - 具有电超负载保护电路的锁相回路 - Google Patents

Abstract

提供一种具有锁相回路（PLL）的集成电路。PLL可包括相位频率检测器、电荷泵、源极跟随器电路、可变振荡器、频率分割器和控制块。相位频率检测器可配置成将反馈时钟信号对齐或锁定到参考时钟信号。控制块包括用于确定参考时钟信号或反馈时钟信号是否已停止切换的时钟丢失检测电路。响应于检测到对于参考或反馈时钟信号的时钟丢失事件，控制块可禁用相位频率检测器以将电荷泵置于三态模式中，并且可对源极跟随器电路应用预定偏置电压以帮助最小化电超负载。

Description

具有电超负载保护电路的锁相回路

本申请要求在2016年6月20日申请的美国专利申请No. 15/187534的优先权，该专利申请的全文由此以引用的方式结合到本文。

技术领域

本申请一般涉及集成电路，且更具体来说，涉及具有锁相回路的集成电路。

背景技术

在无线电、电信、计算机和其它电子应用中普遍使用锁相回路来生成其相位与输入时钟信号的相位有关或“锁定”到输入时钟信号的相位的输出时钟信号。一般来说，锁相回路（PLL）包括相位检测器和电压控制振荡器。振荡器生成周期信号。相位检测器将该周期信号的相位与输入时钟信号的相位进行比较，然后调整振荡器以保持这些相位同步。通过这种方式来操作，锁相回路还使输入和输出时钟信号的频率保持匹配或至少彼此成比例。

锁相回路一般对输入时钟源的可用性具有有限控制。例如，输入时钟可能会因为等待时间问题或某个无意的时钟门控而在一定时间之后停止切换。对于基于电荷泵的PLL（即，使用电荷泵来直接控制电压控制振荡器的PLL），当电荷泵在超过期望的操作电压范围的情况下持续充电或放电时，该时钟丢失事件能够带来问题。在此类场景下，通常使用薄栅氧化物晶体管设计而成的电压控制振荡器将容易受到电超负载的影响。

为了提高可靠性并进行保护以免受这种类型的电超负载，有时使用具有零阈值电压的原生厚栅氧化物晶体管来设计电压控制振荡器。具有零阈值电压的厚栅氧化物晶体管能够经受高级别的电超负载，同时维持饱和模式的操作。

但是，在集成电路上包括厚栅氧化物器件可能并不总是可能或可行的。形成厚栅氧化物晶体管要求在铸造时增加额外的处理步骤，并会增加成本。本文中的实施例正是出现在该上下文内。

发明内容

提供一种具有锁相回路的集成电路。锁相回路（PLL）可至少包括耦合在回路中的相位频率检测器、电荷泵、源极跟随器电路和可变振荡器。根据一实施例，PLL可包括控制块，该控制块响应于检测到时钟丢失事件而选择性地使相位频率检测器去活（deactivate）。

具体来说，相位频率检测器可接收参考时钟信号和反馈时钟信号。控制块也可接收参考时钟信号和反馈时钟信号。另外，控制块还可接收采样时钟信号。控制块可用于确定参考时钟信号何时已停止切换或反馈时钟信号何时已停止切换。

当控制块使相位频率检测器去活时，能够将电荷泵置于三态模式中，使得电荷泵内的上拉开关和下拉开关均处于断开状态中。此外，源极跟随器电路可包括源极跟随器晶体管。源极跟随器晶体管具有通常从电荷泵接收电压的栅极端子。然而，当电荷泵处于三态模式中时，源极跟随器晶体管可经由同样受控制块控制的独立开关在其栅极接收预定偏置电压，以最小化电超负载。

控制块可包括用于监视参考时钟的第一时钟丢失检测器电路和在结构上等同于第一时钟丢失检测器电路的用于监视反馈时钟的第二时钟丢失检测器电路。控制块还可包括从第一和第二时钟丢失检测器电路接收输出信号的逻辑或门。

第一时钟丢失检测器电路可包括用于响应于参考时钟中的上升沿生成第一重置脉冲的第一触发器、用于生成对应于采样时钟中的上升沿的第二重置脉冲的第一触发器链、以及具有耦合到沿第一触发器链的不同分接点(tap point)的输入的第一多路复用器。类似地，第二时钟丢失检测器电路可包括用于响应于反馈时钟中的上升沿生成第三重置脉冲的第二触发器、用于生成对应于采样时钟中的上升沿的第四重置脉冲的第二触发器链、以及具有耦合到沿第二触发器链的不同位置的输入的第二多路复用器。

根据附图和以下详细描述，本发明的进一步特征、其的特性以及各种优点将更加显而易见。

附图说明

图1是根据一实施例的包括输入-输出电路的说明性集成电路的图。

图2是根据一实施例的具有用于检测时钟丢失事件的说明性锁相回路（PLL）控制块的PLL的图。

图3是根据一实施例的具有两个相同时钟丢失检测器电路的示例性PLL控制块的图。

图4是根据一实施例的说明性时钟丢失检测器电路的电路图。

图5是根据一实施例的示出如图4中所示的时钟丢失检测器电路的操作的时序图。

图6是根据一实施例的示出联系图2-5所示的类型的PLL的操作的时序图。

图7是根据一实施例的用于操作联系图2-6所示的类型的PLL的说明性步骤的流程图。

具体实施方式

本实施例提供一种具有能够不需要原生厚栅氧化物设计而成的锁相回路（PLL）的集成电路。具体来说，锁相回路可包括这样的数字PLL控制块，它消耗相对低的电力，不要求很多的面积开销，并且可容易地从一个过程节点移植到另一个过程节点。数字PLL控制块可配置成检测时钟丢失事件，并且还可配置成响应于检测到时钟丢失事件而输出控制信号，该控制信号打断PLL反馈回路，并对PLL中的可变振荡器应用固定偏置电压以帮助防止电超负载。

图1中示出根据本发明可包括此类PLL的集成电路的说明性实施例。如图1中所示，集成电路管芯100可包括存储和处理电路102与输入-输出（IO）电路104。存储和处理电路102可包括嵌入式微处理器、数字信号处理器（DSP）、算术电路、逻辑电路、微控制器或其它处理电路。存储和处理电路102还可包括随机存取存储器（RAM）、先进先出（FIFO）电路、堆栈或后进先出（LIFO）电路、只读存储器（ROM）或其它存储器元件。诸如导线和总线的内部互连资源106可用于将数据从一个组件发送到另一个组件或将数据从一个组件广播到装置100内的一个或多个其它组件。诸如导线和总线、光互连基础设施、或具有可选中间开关的有线和无线网络的外部互连资源112可用于与其它装置通信。

输入-输出电路104可以是例如高速串行接口（或HSSI）电路，它从外部互连资源112接收串行数据，并将串行数据并行化，然后再通过内部互连资源112将并行数据发送到存储和处理电路102。接口电路104也可通过内部互连资源106从存储和处理电路102接收数据，将所接收的数据串行化，并通过外部互连资源112来传送串行数据。

输入-输出电路104可包括差分缓冲器电路、收发器电路110（诸如接收（Rx）和传送（Tx）通道）和一个或多个相关联的锁相回路（PLL）电路108、和/或用于传送和接收数据的其它合适的通信电路。锁相回路电路108可用于生成时钟信号以便为收发器电路110中的Tx/Rx通道内的一个或多个缓冲器计时。输入-输出电路104还可被提供有物理媒体附属（PMA）层电路，PMA层电路可包括用于接收和传送数据的一个或多个Rx/Tx通道。每个通道可具有串行器/并行器（SerDes）、预加重和均衡电路、或时钟数据恢复（CDR）电路。每个通道可以可选地包括物理编码子层（PCS）电路，PCS电路可包括字对齐电路、速率匹配先进先出电路、8位/10位编码和解码电路等。

本文所描述的示例，其中IO电路104用于支持高速串行通信，该示例只是为了说明，而不是用来限制本发明的范畴。如果被期望，IO电路104可用于支持并行数据传送、单数据速率通信、双数据速率通信、单端信令标准、差分信令标准、标准电压通信协议、低电压通信协议等。

图2是根据一实施例的诸如PLL 108的说明性锁相回路电路的图。如图2中所示，PLL 108可包括诸如相位频率检测器（PFD）200的相位频率检测器电路、诸如电荷泵202的电荷泵电路、诸如回路滤波器204的回路滤波器电路、诸如源极跟随器206的源极跟随器电路、诸如环形振荡器（RO）208的可变振荡器电路、以及诸如频率分割器210的频率分割器电路。

相位频率检测器200可具有接收参考时钟信号refclk的第一输入以及接收反馈时钟信号fbclk的第二输入。信号refclk一般可由诸如晶体振荡器的振荡器在芯片外生成。相位频率检测器可将信号refclk与信号fbclk进行比较，并为电荷泵202生成对应的向上/向下信号。例如，如果信号refclk引领信号fbclk，那么可断言（assert）向上输出（UP）。另一方面，如果信号refclk尾随信号fbclk，那么可断言向下（DN）输出。

向上/向下控制信号可指引电荷泵202在它的输出线203上生成更高或更低电压。当断言输出UP时，可接通电荷泵202中的上拉开关216，使得使用电流源Iup将输出线203向上拉向正电源Vcc（例如，在电源线212上提供的正电源电压）。当断言输出DN时，可替代地启用电荷泵202中的下拉开关218，使得使用电流槽Idn来将输出线203向下拉向接地电源Vss（例如，在接地线214上提供的接地电源电压）。由电荷泵202在线路203处生成的输出电压能够可选地使用回路滤波器204被滤波，以产生控制电压Vctr。

可使用源极跟随器电路206来接收控制电压Vctr。源极跟随器电路206可包括n-通道晶体管220和222、电阻器R1、以及电容器C1、C2和C3。晶体管220和222可串联耦合在正电源线212和环形振荡器208之间。具体来说，晶体管220可具有栅极端子，该栅极端子可经由电阻器R1耦合到电源线212和经由电容器C1耦合到接地线214。晶体管222可具有漏极端子和源极端子，该漏极端子可耦合到第一解耦电容器C2，该源极端子可耦合到第二解耦电容器C3。以这种方式连接的晶体管222有时称作为“源极跟随器”晶体管。在晶体管222的源极端子的电压一般将跟踪或“跟随”在晶体管222的栅极端子的电压中的任何变化。

晶体管222的源极端子可耦合到环形振荡器208的电源端子。环形振荡器208可包括连接在环中的多个逆变电路（inverting circuit）。在如此配置的情况下，在晶体管222的源极端子的较高电压级别一般将转移到环形振荡器208来生成在较高频率的周期信号，而在晶体管222的源极端子的较低电压级别一般将转移到环形振荡器208来生成在相对较低频率的周期信号（例如，可变振荡器208可输出具有依赖于电压Vctr的频率的周期信号OUT）。环形振荡器208的输出可用作PLL 108的输出，在该处可提供PLL输出信号outclk。

可将由环形振荡器208生成的输出信号outclk馈送到频率分割器210以生成反馈信号fbclk。频率分割器210能够用于将可变振荡器输出信号除以合适的整数（例如，除以2、除以3、除以5等）。频率分割器210可含有可编程元件（未示出），使得可调整频率分割器的整数设置。如果被期望，频率分割器210也可实现非整数分割。例如，可使用在两个整数值之间振荡的sigma-delta调制方法来生成非整数除数。

频率分割器210用来除振荡器输出信号而所用的量决定信号refclk和信号outclk的频率之间的比。例如，信号refclk可具有给定频率，而信号outclk可以是具有该给定频率的N倍的频率的锁定输出时钟信号。在典型场景中，信号refclk的频率可以是500MHz，且信号outclk的频率可以是2GHz（作为一个示例）。

如上所述，PLL一般对输入参考信号refclk的可用性或反馈信号fbclk的可用性具有相当有限的控制。例如，如果在参考振荡器存在出乎意料的中断或在反馈路径中存在某个无意的门控，那么信号refclk或fbclk可停止切换。有时将这样的场景称作为“时钟丢失”事件。在时钟丢失事件期间，相位频率检测器可持续断言信号UP，这导致电压Vctr上升太高，或者可持续断言信号DN，这导致电压Vctr下降太低。如果电压Vctr太低，那么源极跟随器电路中的晶体管222可变得电超负载（例如，漏极到栅极电压降可能会大于期望的情况，并能够造成可靠性问题）。如果电压Vctr太高，那么也可使环形振荡器遭受过大负载，这是因为晶体管222的源极将跟踪电压Vctrl（例如，源极电压可能会大于期望的情况，且能够损坏连接至该源极端子的任何晶体管）。

根据一实施例，PLL 108可被提供有控制电路，诸如PLL控制块250。如图2中所示，PLL控制块250可以是这样：第一输入，接收信号refclk；第二输入，接收信号fbclk；第三输入，接收采样时钟信号，诸如信号slowclk（例如，来自用于对信号refclk和信号fbclk持续采样的另一个振荡器的自由运行时钟）；第一输出，在其上生成输出refclk1oss；第二输出，在其上生成输出fbclk1oss；以及第三输出，在其上生成输出clk1oss*。信号slowclk可具有低于信号refclk或信号fbclk的频率，以帮助减低电力并最小化电力噪声。作为一个示例，信号slowclk可具有10MHz或更小的频率。

控制块250可响应于检测到信号refclk已停止切换而断言信号refclk1oss。控制块250可响应于确定信号fbclk已停止切换而断言信号fbclk1oss。可将信号refclk1oss和fbclk1oss馈送到集成电路100内的核心逻辑，以用于用户调试的目的（作为一个示例）。如果断言信号refclk1oss或信号fbclk1oss，那么将断言整体时钟丢失信号clk1oss*。

可使用以此方式生成的信号clk1oss*来禁用相位频率检测器200并将电压Vctr驱动至预定偏置电压级别Vbias。仍然参考图2，相位频率检测器200还可具有接收信号clk1oss*的启用栏（enb）输入和耦合在晶体管22的栅极与偏置电压线226（例如，其上提供预定偏置电压Vbias的线226）之间的诸如开关224的开关。当解除对信号clk1oss*的断言或者信号clk1oss*较低时，相位频率检测器200可以是活动的（active）。当断言信号clk1oss或信号clk1oss较高时，可使相位频率检测器200去活，使得电荷泵202被置于三态模式（例如，将解除对向上/向下信号二者的断言）中。当电荷泵202处于三态时，电荷泵202将不再有源地（actively）驱动电压Vctr。因此，当开关224闭合时，能够将电压Vctr驱动至电压级别Vbias。

电压级别Vbias可表示防止晶体管222变得电超负载的固定偏置电压级别。例如，考虑这样的场景，其中接地电源电压Vss在0V，而正电源电压Vcc在1.8。在此类场景中，可合乎期望的是将电压Vbias固定在0.7V。这只是说明性的。在其它合适安排中，可将电压Vbias设置成0.6V或更小、0.8V或更大、或介于Vss和Vcc之间的其它合适的中间电压级别，以便在时钟丢失事件期间最小化在源极跟随器晶体管222的电压超负载。在以这种方式安排的情况下，无需使用厚栅氧化物晶体管来实现晶体管222，并且可保护晶体管222免受电超负载（即，就像PLL内的其余晶体管一样，可使用薄栅氧化物来形成晶体管222）。

图3是PLL控制块250的图。如图3中所示，PLL控制块250可包括诸如refclk检测电路300-1的第一时钟丢失检测电路和诸如fbclk检测电路300-2的第二时钟丢失检测电路。检测电路300-1和300-2在结构上可彼此相同。检测电路300-1可用于确定信号refclk何时已停止切换，而检测电路300-2可用于确定信号fbclk何时已停止切换。

每个检测电路300均可包括第一时钟输入（clk0）、第二时钟输入（clk1）、启用栏（enb）输入、滤波器控制（fltr）输入和时钟丢失输出。例如，检测电路300-1可在它的clk0输入接收信号refclk，在它的clk1输入接收采样信号slowclk，在它的enb输入接收信号enb’，并在它的fltr输入接收滤波器控制位Fltr[1:0]。信号enb’可以是能够用于选择性地使检测电路300-1去活的额外控制信号。控制位Fltr[1:0]可设置检测时钟丢失事件所针对的等待时间。例如，如果将Fltr[1:0]设置成“00”，那么等待时间和滤波效果得以最小化。另一方面，如果将Fltr[1:0]设置成“11”，那么等待时间和滤波效果得以最大化以确保的确存在时钟丢失事件。在如此连接的情况下，电路300-1可在每当其确定信号refclk已停止切换并且已无法在指定的滤波器等待时间周期内恢复时断言信号refclk1oss。

类似地，检测电路300-2可在它的clk0输入接收信号fbclk，在它的clk1输入接收采样信号slowclk，在它的enb输入接收信号enb’，并在它的fltr输入接收滤波器控制位Fltr[1:0]。信号enb’也可用于选择性地使检测电路300-2去活。控制位Fltr[1:0]可设置检测在信号fbclk的时钟丢失事件所针对的等待时间。在如此配置的情况下，电路300-2可在每当其确定信号fbclk已停止切换并且已无法在指定的滤波器等待时间周期内恢复时断言信号fbclk1oss。在该示例中，控制位Fltr包括两个位。这只是说明性的。一般来说，滤波器控制Fltr可包括任何合适数量的位，以满足期望的滤波分辨率。

仍然参考图3，PLL控制块250还可被提供有逻辑门，诸如逻辑或（Or）门302。逻辑或门302可具有从第一时钟丢失检测电路300-1的输出接收信号refclk1oss的第一输入、从第二时钟丢失检测电路300-2的输出接收信号fbclk1oss的第二输入、以及在其上生成信号clk1oss*的输出。以这种方式连接时，逻辑或门302将在每当信号refclk1oss和fbclk1oss中的至少一个高的时候断言信号clk1oss*（例如，如果断言信号refclk1oss或fbclk1oss，那么将把信号clk1oss*驱动至逻辑“1”）。在图3的示例中，其中使用逻辑或门302来生成信号clk1oss*，该示例只是说明性的。如果被期望，能够使用其它类型的逻辑门或电路。

图4是根据一实施例的说明性时钟丢失检测器电路300（例如，图3的电路300-1和电路300-2）的电路图。如图4中所示，时钟丢失检测器电路300可包括：数字触发器（flip-flop）电路，诸如触发器400、402-1、402-2、402-3、402-4、402-5和402-6；逻辑门，诸如逻辑或非（NOR）门410、逻辑与（AND）门406；和缓冲器408；以及多路复用电路，诸如多路复用器404。

触发器400可具有总是接收正电源电压Vcc的数据输入（d）端子、从电路300的clk0端口接收时钟信号的时钟输入、低活动（low-active）重置端子、以及在其上能够生成信号rst0的数据输出（q）端子。

触发器402-1、402-2、402-3、402-4、402-5和402-6可串联连接以便形成链。引领触发器402-1可具有总是接收正电源电压Vcc的数据输入端子和在其上能够生成信号rst1的数据输出端子。该链中的每个触发器402可具有从电路300的clk1端口接收时钟信号的时钟输入。该链中的每个触发器402也可具有低活动重置端子。一般来说，在触发器的低活动重置端子的低电压将迫使数据输出端子到逻辑“0”，而在低活动重置端子的高电压将允许触发器正常操作。

逻辑与门406可具有从触发器400接收信号rst0的第一输入端子、从触发器402-1接收信号rst1的第二输入端子、以及产生诸如信号rst2的组合重置信号所在的输出。可经由缓冲器408链将组合重置信号rst2馈送到逻辑或非门410。缓冲器408的使用可用来引入预定量的延迟，且是可选的。具体地，逻辑或非门410可具有从逻辑与门406接收信号rst2的第一输入、从电路300的enb’端口接收启用信号的第二输入、以及连接至电路300内的每个数字触发器（例如，触发器400和所有六个触发器402）的低活动重置端子的输出端口。能够将在enb’端口的信号往高驱动以禁用电路300，或者可将其往低驱动以使电路300活动。

在图4的示例中，多路复用器404可以是4:1多路复用器，它具有连接至触发器402-3的数据输出端子的第一（0）输入、连接至触发器402-4的数据输出端子的第二（1）输入、连接至触发器402-5的数据输出端子的第三（2）输入、连接至触发器402-6的数据输出端子的第四（3）输入、接收控制位Fltr[1:0]的控制输入、以及生成对应时钟丢失输出信号所在的输出（例如，多路复用器404可具有连接至沿触发器402链的不同位置的输入）。

考虑其中clk0端口接收信号refclk并且其中clk1端口接收信号slowclk的场景（参见例如图3的时钟丢失检测电路300-1）。在以如图4中所示的安排进行连接的情况下，只要时钟信号refclk和slowclk持续切换，那么触发器400和402-1将不断地在它们的数据输出端子生成重置脉冲。例如，将分别跟随信号refclk和信号slowclk的正时钟沿往高驱动信号rst0和rst1，这将在经过缓冲器408的一定延迟之后断言组合信号rst2，并且从而迫使信号rst0和rst1二者向下回到接地以完成脉冲。

然而，信号refclk一停止切换，信号slowclk便将开始将逻辑一采样到触发器链上。当连续采样N个连续逻辑一（其中，N是由Fltr[1:0]定义的设置）时，将在多路复用器404的输出断言输出信号refclk1oss，以用作对PLL的指示（参考时钟已停止切换）。例如，如果位Fltr[1:0]设置成“00”，那么电路300可配置成在断言时钟丢失输出之前，等待跟随时钟丢失事件的信号slowclk的两个时钟周期。如果位Fltr[1:0]设置成“01”，那么电路300可配置成在断言时钟丢失输出之前，等待跟随时钟丢失事件的三个slowclk周期。如果位Fltr[1:0]设置成“10”，那么电路300可配置成在断言时钟丢失输出之前，等待跟随时钟丢失事件的四个slowclk周期。如果位Fltr[1:0]设置成“11”，那么电路300可配置成在断言时钟丢失输出之前，等待跟随时钟丢失事件的五个slowclk周期。一般来说，电路300可适应于通过扩大或缩小触发器链的长度以及多路复用器404的大小来执行任何量的滤波。

反馈时钟丢失检测器300-2的操作与上述方案类似，不同之处在于，clk0端口监视信号fbclk而不是信号refclk。

图5是示出如图4中所示的时钟丢失检测器电路300的操作的时序图。图5的示例示出这样的场景，其中clk0信号（例如，信号refclk或信号fbclk）和clk1信号（例如，信号slowclk）以近似相同的频率运行。这只是说明性的。如果被期望，clk1信号可比clk0信号更慢地运行。

clk1信号的上升时钟沿（例如，在时间t1）将断言信号rst1。在时间t2，clk0信号的上升时钟沿将断言信号rst0。此时，由于信号rst0和rst1均是高的，所以将往高驱动组合信号rst2（在时间t3）。响应于断言信号rst2，逻辑或非门410将把低信号传递到电路300中的每个触发器的低活动重置端子，并且因此，将把信号rst0和rst1二者向下重置回到接地。这种类型的行为可迭代进行，直到发生时钟丢失事件为止。

在时间t4，clk0信号可停止切换。这允许通过clk1信号的下一个上升沿往高驱动信号rst1并且保留高，因为如果在clk0端口不存在随后的上升沿，那么信号rst0处于低。在clk1信号的N个时钟循环（由滤波器等待时间控制位设置）之后，可在时间t6断言信号clkloss。在该具体示例中，可将位Fltr[1:0]设置成“01”，因为跟随信号rst1的上升沿，存在三个时钟循环延迟。

在这些状态中可持续存在所述信号，直到clk0信号恢复为止。在时间t7，clk0信号可再次开始切换。这使得断言信号rst0，其导致信号rst2向高脉冲。每当往高驱动组合信号rst2的时，电路300中所有触发器的状态将被重置为零，因此也将解除对输出信号clkloss的断言（在时间t8）。

图6是根据一实施例示出联系图2-5所示的类型的PLL的操作的时序图。在时间t1之前，信号refclk和fbclk还未被锁定，如信号fbclk的不均匀频率所示。在时间t1，将信号fbclk锁定至信号refclk（例如，信号refclk和fbclk基本上是相位和频率对齐的）。

在时间t2，信号refclk可停止切换。这也将使信号fbclk从同步中被抛出。在时钟丢失事件期间，相位频率检测器可持续断言信号向上或向下。在时间t3，可断言DN输出，使得电荷泵202将电压Vctr拉至小于0.7V（作为示例）。

在时间t4，时钟丢失检测器电路300-1可检测时钟丢失事件并断言信号refclkloss，这将在PLL控制块250的输出断言控制信号clkloss*。这将使相位频率检测器200去活，并将电荷泵202置于三态模式中。同时，将使开关224活动以将电压Vctr驱动至0.7V（作为示例）的预定Vbias电压级别。在时钟丢失事件期间对源极跟随器晶体管222的栅极应用电压Vbias防止晶体管222遭受过高或过低的电压级别（其可以其它方式存在于它的栅极）。

在时间t5，信号refclk可再次开始切换，意味着时钟丢失事件的结束。这将使得解除对信号refclkloss和clkloss*的断言。一旦解除对信号clkloss*的断言，重新启用PLL108，并且最终将信号fbclk锁定至信号refclk，使得它们的相位和频率匹配。

图7是根据一实施例用于操作联系图2-6所示的类型的PLL的说明性步骤的流程图。在步骤700，PLL 108一启用，便可然后使用PLL控制块250来监视时钟丢失事件（例如，确定信号refclk或信号fbclk何时停止切换）。

响应于检测到时钟丢失事件，PLL控制块250可在断言控制信号clkloss*之前，等待预设的滤波器等待时间周期（步骤704）。例如，如果位Fltr[1:0]设置成“10”，那么PLL控制块可在断言信号clkloss*之前，等待四个slowclk周期。如果位Fltr[1:0]设置成“01”，那么PLL控制块可在断言信号clkloss*之前，等待三个slowclk周期。

在步骤706，可断言信号clkloss*，以将电荷泵202置于三态模式并将电压Vctr偏置至预定电压级别（例如，0.7V），从而帮助防止源极跟随器晶体管超负载。

在步骤708，PLL控制块可等待“坏”时钟（即，停止切换的时钟）恢复或再次开始切换。一旦坏时钟恢复，PLL控制块250可解除对信号clkloss*的断言以重新启用PLL 108（步骤710）。然后，处理可环回到步骤700（如路径712所指示的）。

示例：

以下示例属于进一步实施例。

示例1是一种位于集成电路管芯上的锁相回路，其包括：接收参考时钟信号的相位频率检测器；由相位频率检测器进行控制且输出反馈时钟信号到相位频率检测器的可变振荡器；以及控制块，它接收参考时钟信号和反馈时钟信号，并选择性地使相位频率检测器去活。

示例2是示例1的锁相回路，其中控制块响应于检测到时钟丢失事件可选地选择性地使相位频率检测器去活。

示例3是示例1的锁相回路，它可选地进一步包括电荷泵，电荷泵耦合在相位频率检测器与可变振荡器之间，并在相位频率检测器去活时被置于三态模式中。

示例4是示例3的锁相回路，其中电荷泵可选地包括上拉开关和下拉开关，当相位频率检测器去活时，上拉开关和下拉开关均断开。

示例5是示例1的锁相回路，它可选地进一步包括耦合在相位频率检测器与可变振荡器之间的源极跟随器电路。

示例6是示例5的锁相回路，其中源极跟随器电路可选地包括具有其上提供有给定电压的栅极端子的源极跟随器晶体管，并且其中当相位频率检测器去活时，将给定电压驱动至预定偏置电压级别。

示例7是示例6的锁相回路，它可选地进一步包括：电压偏置线；以及耦合在电压偏置线与源极跟随器晶体管的栅极端子之间且只在相位频率检测器去活时才被接通的开关。

示例8是示例1的锁相回路，其中时钟块可选地进一步配置成除了接收参考时钟信号和反馈时钟信号之外还接收采样时钟信号。

示例9是一种用于操作集成电路上的锁相回路的方法，其包括：使用位于锁相回路内的相位频率检测器，接收参考时钟信号；使用位于锁相回路内的可变振荡器，输出反馈时钟信号到相位频率检测器；以及使用位于锁相回路内的控制块，接收参考时钟信号和反馈时钟信号，并选择性地使相位频率检测器去活。

示例10是示例9的方法，其中可选地选择性地使相位频率检测器去活包括响应于检测到参考时钟信号已停止切换或反馈时钟信号已停止切换而选择性地使相位频率检测器去活。

示例11是示例9的方法，其可选地进一步包括：在控制块接收与参考时钟信号和反馈时钟信号不同的采样时钟信号；以及使用采样时钟信号来对参考时钟信号和反馈时钟信号进行采样。

示例12是示例9的方法，其可选地进一步包括：使用控制块来监视时钟丢失事件；以及响应于检测到时钟丢失事件，在使相位频率检测器去活之前，等待滤波器等待时间周期。

示例13是示例9的方法，其中锁相回路还可选地包括电荷泵，该方法还包括：当相位频率检测器去活时，将电荷泵置于三态模式中。

示例14是示例13的方法，其中锁相回路还可选地包括源极跟随器晶体管，该方法还包括：当相位频率检测器活动时，使用电荷泵有源地驱动源极跟随器晶体管；以及当相位频率检测器去活时和电荷泵位于三态模式中时，向源极跟随器晶体管供应预定偏置电压。

示例15是示例14的方法，其可选地进一步包括：使用源极跟随器晶体管直接控制可变振荡器振荡所在的频率。

示例16是一种锁相回路电路，其包括：相位频率检测器；在回路中耦合到相位频率检测器的可变振荡器；介入在回路中的源极跟随器晶体管；以及控制块，它响应于检测到时钟丢失事件而对源极跟随器晶体管选择性地应用预定电压级别。

示例17是示例16的锁相回路电路，其中相位频率检测器可选地接收参考时钟和反馈时钟，并且其中控制块包括确定参考时钟何时已停止切换的第一时钟丢失检测器电路和确定反馈时钟何时已停止切换的第二时钟丢失检测器电路。

示例18是示例17的锁相回路电路，其中控制块进一步可选地包括从第一和第二时钟丢失检测器电路接收输出信号的逻辑或门。

示例19是示例17的锁相回路电路，其中第一时钟丢失检测器电路可选地包括用于生成对应于参考时钟中的上升沿的第一重置脉冲的单个触发器和用于生成对应于不同于参考时钟和反馈时钟的采样时钟中的上升沿的第二重置脉冲的触发器链。

示例20是示例19的锁相回路电路，其中第一时钟丢失检测器电路可选地进一步包括多路复用器，该多路复用器具有连接到沿触发器链的不同位置的输入。

比如，还可关于本文中描述的方法或过程来实现以上所描述的设备的所有可选特征。上述只是为了说明本发明的原理，且本领域中的那些技术人员能够进行各种修改。上述实施例可单独地或以任何组合的形式实现。

Claims (19)

1.一种位于集成电路管芯上的锁相回路，包括：

相位频率检测器，接收参考时钟信号；

可变振荡器，由所述相位频率检测器控制，并输出反馈时钟信号到所述相位频率检测器；以及

控制块，接收所述参考时钟信号和所述反馈时钟信号，并选择性地使所述相位频率检测器去活；

电压偏置线；以及

耦合在所述电压偏置线与所述可变振荡器之间且只在所述相位频率检测器去活时被接通的开关。

2.如权利要求1所述的锁相回路，其中所述控制块响应于检测到时钟丢失事件而选择性地使所述相位频率检测器去活。

3.如权利要求1所述的锁相回路，还包括：

电荷泵，耦合在所述相位频率检测器与所述可变振荡器之间，并在所述相位频率检测器去活时被置于三态模式中。

4.如权利要求3所述的锁相回路，其中所述电荷泵包括上拉开关和下拉开关，当所述相位频率检测器去活时，所述上拉开关和所述下拉开关均断开。

5.如权利要求1-4中任一项所述的锁相回路，还包括：

源极跟随器电路，耦合在所述相位频率检测器与所述可变振荡器之间。

6.如权利要求5所述的锁相回路，其中所述源极跟随器电路包括源极跟随器晶体管，所述源极跟随器晶体管具有之上被提供有给定电压的栅极端子，并且其中当所述相位频率检测器去活时，将所述给定电压驱动至预定偏置电压级别。

7.如权利要求1-4中任一项所述的锁相回路，其中所述时钟块进一步配置成除了接收所述参考时钟信号和所述反馈时钟信号之外还接收采样时钟信号。

8.一种用于操作集成电路上的锁相回路的方法，包括：

使用位于所述锁相回路内的相位频率检测器，接收参考时钟信号；

使用位于所述锁相回路内的可变振荡器，将反馈时钟信号输出到所述相位频率检测器；

使用位于所述锁相回路内的控制块，接收所述参考时钟信号和所述反馈时钟信号，并选择性地使所述相位频率检测器去活；

在所述控制块接收与所述参考时钟信号和所述反馈时钟信号不同的采样时钟信号；以及

使用所述采样时钟信号来对所述参考时钟信号和所述反馈时钟信号进行采样。

9.如权利要求8所述的方法，其中选择性地使所述相位频率检测器去活包括响应于检测到所述参考时钟信号已停止切换或反馈时钟信号已停止切换而选择性地使所述相位频率检测器去活。

10.如权利要求8所述的方法，还包括：

使用所述控制块来监视时钟丢失事件；以及

响应于检测到所述时钟丢失事件，在使所述相位频率检测器去活之前，等待滤波器等待时间周期。

11.如权利要求8-10中任一项所述的方法，其中所述锁相回路还包括电荷泵，所述方法还包括：

当所述相位频率检测器去活时，将所述电荷泵置于三态模式中。

12.如权利要求11所述的方法，其中所述锁相回路还包括源极跟随器晶体管，所述方法还包括：

当所述相位频率检测器活动时，使用所述电荷泵有源地驱动所述源极跟随器晶体管；以及

当所述相位频率检测器去活时和所述电荷泵位于所述三态模式中时，向所述源极跟随器晶体管供应预定偏置电压。

13.如权利要求12所述的方法，还包括：

使用所述源极跟随器晶体管来直接控制可变振荡器振荡所在的频率。

14.一种锁相回路电路，包括：

相位频率检测器；

可变振荡器，在回路中耦合到所述相位频率检测器；

源极跟随器晶体管，介入在所述回路中；以及

控制块，响应于检测到时钟丢失事件，对所述源极跟随器晶体管选择性地应用预定电压级别。

15.如权利要求14所述的锁相回路电路，其中所述相位频率检测器接收参考时钟和反馈时钟，并且其中所述控制块包括确定所述参考时钟何时已停止切换的第一时钟丢失检测器电路和确定所述反馈时钟何时已停止切换的第二时钟丢失检测器电路。

16.如权利要求15所述的锁相回路电路，其中所述控制块还包括从所述第一和第二时钟丢失检测器电路接收输出信号的逻辑或门。

17.如权利要求15-16中任一项所述的锁相回路电路，其中所述第一时钟丢失检测器电路包括用于生成对应于所述参考时钟中的上升沿的第一重置脉冲的单个触发器和用于生成对应于不同于所述参考时钟和所述反馈时钟的采样时钟中的上升沿的第二重置脉冲的触发器链。

18.如权利要求17所述的锁相回路电路，其中所述第一时钟丢失检测器电路还包括多路复用器，所述多路复用器具有连接至沿所述触发器链的不同位置的输入。

19.一种计算机可读介质，其上存储有指令，所述指令在由计算装置执行时，促使所述计算装置执行根据权利要求8-13任一项所述的方法。

Images