CN112305413B - 一种参考时钟丢失检测电路与检测方法 - Google Patents

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Abstract

本发明属于集成电路设计领域，提供一种参考时钟丢失检测电路，其包括：交流耦合电容，分频器，电压‑电流‑电压转换，比较器和输出缓冲器，其中，交流耦合电容隔除参考时钟的直流信号，分频器整理参考时钟的占空比并调整参考时钟的信号幅度，分频后的信号经过电压电流转换器，可以区分跳变的时钟信号和不跳变的逻辑低信号，比较器和输出缓冲器输出参考时钟状态信号，当待检测的参考时钟正常、丢失及其它异常时，输出一个信号来表征参考时钟的状态，以此实现对参考时钟状态的检测。

Description

一种参考时钟丢失检测电路与检测方法
技术领域
本发明属于集成电路技术领域，具体涉及一种对参考时钟状态进行检测的电路。
背景技术
在计算机或通信系统中，时钟电路是系统中非常重要的组成部分，芯片外部时钟丢失或异常会影响芯片的正常工作，因此需要设计专门的电路进行时钟检测。
时钟检测电路可以采用计数器的方式，如专利1(申请号：99127039.8，授权公告号：CN 1148874C，专利名称：一种时钟信号脉冲丢失检测电路)中，采用多个触发器、多个反相器、一个与门、一置入计数器和一比较器，电路同时接收外部的被检测时钟信号a和额外的计数时钟信号b，置入计数器还从外部接收使能信号，即该电路需要同时接收两个时钟。
专利2(申请号：200420009099.3，授权公告号：CN 2713741Y，专利名称：时钟检测电路)采用两个计数器，分别为参考时钟计数器和被测时钟计数器，然后对计数结果进行比较，输出检测结果，此方案需要一个正常工作的参考时钟b来检测被测参考时钟a。
专利申请3(申请号：200910228090.9，申请公布号：CN 101764594 A，发明名称：一种时钟信号检测电路及异常时钟信号检测方法)通过参考时钟边沿提取电路，提取参考时钟边沿后控制对基本定时单元的电容C充放电，施密特触发器输出电容C的电压信息，经过计数器处理后得出参考时钟的状态信号。
在专利1和专利2中，被检测参考时钟a丢失时，芯片内部需要被检测参考时钟a工作的数字逻辑就不可用，需要额外的用于计数的参考时钟b来使这些电路工作。如果采用芯片外部的参考时钟b会增加单板设计复杂性，增加芯片管脚数量，且参考时钟b也存在丢失的可能，该方案并不可靠。若采用芯片内部产生的参考时钟b，则会增加芯片本身的面积和功耗。
专利申请3中虽不依赖额外的计数参考时钟，但其电路中单元多，结构非常复杂，不易于集成。
发明内容
有鉴于此，本发明的目的在于设计一种参考时钟信号丢失检测电路，可以克服现有技术中的不足，是一种不依赖额外的计数时钟信号、结构简单、功耗较低、易于集成和实现的电路。
本发明提供了如下技术方案：
一种参考时钟丢失检测电路，包括依次相连的交流耦合级电路、分频级电路、转换级电路和比较输出级电路，其特征在于：参考时钟输入交流耦合级电路，交流耦合级电路起隔离直流的作用；分频级电路整理参考时钟的占空比并调整参考时钟的信号幅度，输出分频输出信号到转换级电路；转换级电路将分频级电路输出的分频输出信号转换为转换输出信号后，输入到比较输出级电路；比较输出级电路对转换输出信号处理后，输出参考时钟状态信号，当参考时钟正常时和丢失时，比较输出级电路的输出的参考时钟状态信号不同。
进一步地，交流耦合级电路由交流耦合电容组成，将该交流耦合电容与分频级电路、转换级电路和比较输出级电路集成在一个芯片内，或将该交流耦合电容作为外接电容与分频级电路、转换级电路和比较输出级电路三者所在的芯片相连接。
进一步地，分频级电路包括第一D触发器和第二D触发器，第一D触发器的CP端与交流耦合级的输出端相连，第一D触发器的
Figure BDA0002321619330000021
端与D端相连，第一D触发器的Q端与第二D触发器的CP端相连，第二D触发器的/>
Figure BDA0002321619330000022
端与D端相连，第二D触发器的Q端与转换级电路的输入端相连。
进一步地，分频级电路的分频数为2、4或8。
进一步地，转换级电路包括PMOS管M1、PMOS管M2、PMOS管M3、电阻R1、电阻R2和运算放大器，将分频输出信号作为输入信号Vin与运算放大器的反相输入端相连，运算放大器的正相输入端与PMOS管M3的漏极及电阻R1的一端相连，电阻R1的另一端接地，运算放大器的输出端与PMOS管M3的栅极相连，PMOS管M3的源极与PMOS管M1的漏极相连，PMOS管M1和M2的栅极均与PMOS管M1的漏极相连，PMOS管M1和M2的源极均与电源Vdd相连，PMOS管M2的漏极与电阻R2的一端和转换级电路的输出Vout相连，电阻R2的另一端接地。
转换级电路还可以有另一种结构，转换级电路包括PMOS管M0、PMOS管M1、PMOS管M2、NMOS管M4、NMOS管M5、NMOS管M6、NMOS管M7、电阻R1和电阻R2，将分频输出信号作为输入信号Vin，与NMOS管M5的栅极相连，NMOS管M5的漏极与PMOS管M1的漏极相连，NMOS管M5的源极与NMOS管M7的漏极及电阻R1的一端相连，NMOS管M6、M7的源极均接地，NMOS管M6、M7的栅极均接偏置电压Vb，NMOS管M6的漏极与NMOS管M4的源极及电阻R1的另一端相连，NMOS管M4的栅极接参考电压VREF1，NMOS管M4的漏极与PMOS管M0的漏极和栅极相连，PMOS管M0、M1和M2的源极均与电源Vdd相连，PMOS管M1和M2的栅极均与PMOS管M1的漏极相连，PMOS管M2的漏极与电阻R2的一端和转换级电路的输出Vout相连，电阻R2的另一端接地。
进一步地，比较输出级电路包括比较器，比较器带有磁滞功能，以此实现输出缓冲的作用，比较输出级电路中的比较器为模拟比较器、利用MOS管阈值电压特性的反相器或施密特触发器。
比较输出级电路还可以有另一种形式，即比较输出级电路包括比较器和输出缓冲器，输出缓冲器具有磁滞功能，输出缓冲器对比较器的输出信号再处理后输出为参考时钟状态信号。
本发明还提供一种参考时钟丢失检测方法，其特征在于：
第一步，隔离参考时钟中的直流共模电平，使得后级电路工作时与参考时钟中的直流共模电平无关；
第二步，对去除了直流共模电平的参考时钟进行整形处理，以参考时钟边沿重新建立占空比为1:1的分频输出信号，当参考时钟为丢失状态时，分频输出信号保持为高电平；
第三步，利用电流镜将分频输出信号转换为转换输出信号Vout；
第四步，利用比较器的磁滞功能或具有磁滞功能的输出缓冲器，滤除参考时钟丢失时的噪声脉冲，然后输出参考时钟状态信号。
有益效果：
1、在省略额外的计数时钟信号b的情况下，实现对输入的被检测的参考时钟信号a的正常、丢失状态进行检测；
2、本发明不需要被检测的参考时钟a作为触发器等数字逻辑的时钟，避免因为被检测的参考时钟存在丢失、噪声等异常，而导致检测结果不可靠。
3、电路结构简单，易于集成和实现，占用面积小、功耗低。
附图说明
图1是本发明参考时钟丢失检测电路中的4级电路结构框图；
图2是转换级电路的一种实现方式；
图3是转换级电路的另一种实现方式；
图4是采用图2中转换级电路结构的整体电路图；
图5是参考时钟正常时，参考时钟和分频级输出的示意图；
图6是参考时钟正常时，转换级输出和最终的参考时钟状态信号的示意图；
图7是参考时钟丢失时，经过交流耦合电容滤除直流共模电平后的波形、分频级输出、转换级输出和最终的参考时钟状态信号的对照关系图。
具体实施方式
下面结合附图对本发明的具体实施方式进行详细的说明。
一种参考时钟丢失检测电路，如图1所示，该电路分为4级：包括依次相连的交流耦合级电路、分频级电路、转换级电路和比较输出级电路，参考时钟输入交流耦合级电路，交流耦合级电路起隔离直流的作用；分频级电路整理参考时钟的占空比并调整参考时钟的信号幅度，输出分频输出信号到转换级电路；转换级电路将分频级电路输出的分频输出信号转换为转换输出信号后，输入到比较输出级电路；比较输出级电路对转换输出信号处理后，输出参考时钟状态信号，当参考时钟正常时和丢失时，比较输出级电路的输出的参考时钟状态信号不同。
交流耦合级电路由交流耦合电容组成，将该交流耦合电容与分频级电路、转换级电路和比较输出级电路集成在一个芯片内，或将该交流耦合电容作为外接电容与分频级电路、转换级电路和比较输出级电路三者所在的芯片相连接。
图4中示出分频级电路的一种结构：分频级电路包括第一D触发器和第二D触发器，第一D触发器的CP端与交流耦合级的输出端相连，第一D触发器的
Figure BDA0002321619330000042
端与D端相连，第一D触发器的Q端与第二D触发器的CP端相连，第二D触发器的/>
Figure BDA0002321619330000041
端与D端相连，第二D触发器的Q端与转换级电路的输入端相连。分频级电路的分频数为2、4或8，也可以是其他分频数。
转换级电路可以有不同的结构，图2示出其中一种结构，转换级电路包括PMOS管M1、PMOS管M2、PMOS管M3、电阻R1、电阻R2和运算放大器，将分频输出信号作为输入信号Vin与运算放大器的反相输入端相连，运算放大器的正相输入端与PMOS管M3的漏极及电阻R1的一端相连，电阻R1的另一端接地，运算放大器的输出端与PMOS管M3的栅极相连，PMOS管M3的源极与PMOS管M1的漏极相连，PMOS管M1和M2的栅极均与PMOS管M1的漏极相连，PMOS管M1和M2的源极均与电源Vdd相连，PMOS管M2的漏极与电阻R2的一端和转换级电路的输出Vout相连，电阻R2的另一端接地。
图3示出转换级电路的另一种结构，转换级电路包括PMOS管M0、PMOS管M1、PMOS管M2、NMOS管M4、NMOS管M5、NMOS管M6、NMOS管M7、电阻R1和电阻R2，将分频输出信号作为输入信号Vin，与NMOS管M5的栅极相连，NMOS管M5的漏极与PMOS管M1的漏极相连，NMOS管M5的源极与NMOS管M7的漏极及电阻R1的一端相连，NMOS管M6、M7的源极均接地，NMOS管M6、M7的栅极均接偏置电压Vb，NMOS管M6的漏极与NMOS管M4的源极及电阻R1的另一端相连，NMOS管M4的栅极接参考电压VREF1，NMOS管M4的漏极与PMOS管M0的漏极和栅极相连，PMOS管M0、M1和M2的源极均与电源Vdd相连，PMOS管M1和M2的栅极均与PMOS管M1的漏极相连，PMOS管M2的漏极与电阻R2的一端和转换级电路的输出Vout相连，电阻R2的另一端接地。
比较输出级电路中的比较器本身可以带有磁滞功能。比较输出级电路中的比较器可以为模拟比较器、利用MOS管阈值电压特性的反相器或施密特触发器，以实现比较功能。比较器带有磁滞功能，其目的是滤除参考时钟丢失时的噪声脉冲偶然引起的参考时钟状态翻转。
也可以在一般比较器的后级加入具有磁滞功能的输出缓冲器，输出缓冲器对比较器的输出信号再处理后输出为参考时钟状态信号。
本发明参考时钟丢失检测电路的工作原理如下：
1.交流耦合级：由电容1构成。可以起到以下作用：a.隔离直流共模电平(DCCOMMON Voltage)，使得后级电路工作时与参考时钟输出信号的直流共模电平无关；b.当参考时钟丢失时，输入直流电平未知，但经过电容隔离并下拉后，变为逻辑低(“0”)电平。电容1的位置可以在芯片外部的印制电路板(PCB)上，也可以集成在芯片内部。
2.分频级：由D触发器构成，可以对参考时钟进行分频。简单起见，一般使用2分频，也可以使用其他分频数分配。可以起到以下作用：a.由于参考时钟输入的占空比未知，经过分频器整形之后，以时钟边沿重新建立占空比为1:1的分频输出信号；b.当参考时钟丢失时，由于分频器只对信号的边沿变化起作用，直流电平经过分频器并反向后，分频输出信号保持为逻辑高(“1”)电平。
3.转换级：首先将分频输出信号电压转换为电流。有2种典型实现方式如图2和图3。
当输入信号Vin为正常的时钟信号时，电源电压Vdd，电阻R1，输入信号电压转电流值为：
Figure BDA0002321619330000061
电流镜使得I2＝n*I1，n取决于M2和M1的面积比值；
转换输出信号为：
Figure BDA0002321619330000062
当输入信号Vin为丢失状态的时钟信号时，输入信号电压转电流值为：
Figure BDA0002321619330000063
转换输出信号为：
Figure BDA0002321619330000064
4.比较输出级：比较器对转换输出信号进行比较后输出参考时钟状态信号。比较器可以使用模拟结构的比较器，也可以利用反相器的门限电压值实现。设置比较器的参考电压VREF2(或施密特触发器的门限电压VTH)：
Vout<VREF2(VTH)<Vout’
当参考时钟正常时，转换输出信号Vout低于参考电压VREF2(或施密特触发器的门限电压VTH)，参考时钟状态信号输出为0；当参考时钟丢失时，转换输出信号Vout’高于参考电压VREF2(或施密特触发器的门限电压VTH)，参考时钟状态信号输出为1。
从图5-7可以区分出参考时钟正常时和丢失时，参考时钟状态信号输出不同(一个为逻辑低“0”，一个为逻辑高“1”)，是可以检测出两者差异的。
以上仅为发明的优选实施例而已，并不用以限制本发明，凡在本发明的思想原则内所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种参考时钟丢失检测电路，包括依次相连的交流耦合级电路、分频级电路、转换级电路和比较输出级电路，其特征在于：
参考时钟输入交流耦合级电路，交流耦合级电路起隔离直流的作用；
分频级电路整理参考时钟的占空比并调整参考时钟的信号幅度，输出分频输出信号到转换级电路；
转换级电路将分频级电路输出的分频输出信号转换为转换输出信号后，输入到比较输出级电路；
比较输出级电路对转换输出信号处理后，输出参考时钟状态信号，当参考时钟正常时和丢失时，比较输出级电路的输出的参考时钟状态信号不同。
2.基于权利要求1所述的一种参考时钟丢失检测电路，其特征在于：交流耦合级电路由交流耦合电容组成，将该交流耦合电容与分频级电路、转换级电路和比较输出级电路集成在一个芯片内，或将该交流耦合电容作为外接电容与分频级电路、转换级电路和比较输出级电路三者所在的芯片相连接。
3.基于权利要求1所述的一种参考时钟丢失检测电路，其特征在于：分频级电路包括第一D触发器和第二D触发器，第一D触发器的CP端与交流耦合级电路的输出端相连，第一D触发器的
Figure FDA0002321619320000011
端与其D端相连，第一D触发器的Q端与第二D触发器的CP端相连，第二D触发器的/>
Figure FDA0002321619320000012
端与其D端相连，第二D触发器的Q端与转换级电路的输入端相连。
4.基于权利要求1所述的一种参考时钟丢失检测电路，其特征在于：分频级电路的分频数为2、4或8。
5.基于权利要求1所述的一种参考时钟丢失检测电路，其特征在于：转换级电路包括PMOS管M1、PMOS管M2、PMOS管M3、电阻R1、电阻R2和运算放大器，将分频输出信号作为输入信号Vin与运算放大器的反相输入端相连，运算放大器的正相输入端与PMOS管M3的漏极及电阻R1的一端相连，电阻R1的另一端接地，运算放大器的输出端与PMOS管M3的栅极相连，PMOS管M3的源极与PMOS管M1的漏极相连，PMOS管M1和M2的栅极均与PMOS管M1的漏极相连，PMOS管M1和M2的源极均与电源Vdd相连，PMOS管M2的漏极与电阻R2的一端和转换级电路的输出Vout相连，电阻R2的另一端接地。
6.基于权利要求1所述的一种参考时钟丢失检测电路，其特征在于：转换级电路包括PMOS管M0、PMOS管M1、PMOS管M2、NMOS管M4、NMOS管M5、NMOS管M6、NMOS管M7、电阻R1和电阻R2，将分频输出信号作为输入信号Vin，与NMOS管M5的栅极相连，NMOS管M5的漏极与PMOS管M1的漏极相连，NMOS管M5的源极与NMOS管M7的漏极及电阻R1的一端相连，NMOS管M6、M7的源极均接地，NMOS管M6、M7的栅极均接偏置电压Vb，NMOS管M6的漏极与NMOS管M4的源极及电阻R1的另一端相连，NMOS管M4的栅极接参考电压VREF1，NMOS管M4的漏极与PMOS管M0的漏极和栅极相连，PMOS管M0、M1和M2的源极均与电源Vdd相连，PMOS管M1和M2的栅极均与PMOS管M1的漏极相连，PMOS管M2的漏极与电阻R2的一端和转换级电路的输出Vout相连，电阻R2的另一端接地。
7.基于权利要求1所述的一种参考时钟丢失检测电路，其特征在于：比较输出级电路包括比较器，比较器带有磁滞功能，以此实现输出缓冲的作用。
8.基于权利要求7所述的一种参考时钟丢失检测电路，其特征在于：比较输出级电路中的比较器为模拟比较器、利用MOS管阈值电压特性的反相器或施密特触发器。
9.基于权利要求1所述的一种参考时钟丢失检测电路，其特征在于：比较输出级电路包括比较器和输出缓冲器，输出缓冲器具有磁滞功能，输出缓冲器对比较器的输出信号再处理后输出为参考时钟状态信号。
10.一种基于权利要求1-9中任一项所述参考时钟丢失检测电路的参考时钟丢失检测方法，其特征在于：
第一步，隔离参考时钟中的直流共模电平，使得后级电路工作时与参考时钟中的直流共模电平无关；
第二步，对去除了直流共模电平的参考时钟进行整形处理，以参考时钟边沿重新建立占空比为1:1的分频输出信号，当参考时钟为丢失状态时，分频输出信号保持为高电平；
第三步，利用电流镜将分频输出信号转换为转换输出信号Vout；
第四步，利用比较器的磁滞功能或具有磁滞功能的输出缓冲器，滤除参考时钟丢失时的噪声脉冲，然后输出参考时钟状态信号。
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