CN210780702U - 一种滤波电路 - Google Patents

Abstract

本实用新型公开了一种滤波电路，能够滤除信号中不同类型的毛刺，且不会对信号的固有特征造成影响。该滤波电路包括：边沿检测模块、复位置位模块和边沿延迟模块。边沿检测模块用于接收来自外部的输入信号，并根据输入信号和输出信号的相位差输出第一信号与第二信号，输出信号是输入信号经过滤波电路得到的；复位置位模块用于根据第一信号与第二信号生成第三信号；边沿延迟模块用于根据第三信号以及输入信号生成第四信号，第四信号是输入信号经过预设时长延时得到的，用于对输入信号进行滤波。

Description

一种滤波电路

技术领域

本实用新型涉及模拟集成电路领域，尤其涉及一种滤波电路。

背景技术

集成电路是通过半导体工艺将例如电阻、电容、晶体管等电子元器件集成在一起得到的具有特定功能的电路。

由于电子元器件在工作过程中容易受到外界环境，例如闪电、电网波动的影响，电子元器件生成的信号容易产生毛刺。这里的毛刺可以认为是影响信号的频率和/或振幅的扰动。毛刺不仅会影响集成电路的正常工作，严重时还会造成集成电路的损坏。为此，需要滤除毛刺。

目前一种滤除毛刺的方法是在信号交互的通路上设置滤波电路，例如一阶无源RC滤波电路、延迟电路等，以滤除毛刺。但是一阶无源RC滤波电路只能消除信号的正向毛刺或负向毛刺，即只能消除单边毛刺，无法消除高频毛刺；延迟电路只能消除纳秒级的延时，会影响信号的固有特性，例如占空比。可见目前的滤波电路或仅对某一类型的毛刺有效，或者在滤波过程中可能会改变信号的固有特性。

实用新型内容

本实用新型实施例提供一种滤波电路，能够滤除信号中不同类型的毛刺，且不会对信号的固有特征造成影响。

本实用新型实施例提供了一种滤波电路，该滤波电路包括边沿检测模块、复位置位模块和边沿延迟模块，所述边沿检测模块的输出端与所述复位置位模块的输入端连接，所述复位置位模块的输出端与所述边沿延迟模块的输入端连接；其中，

所述边沿检测模块用于接收来自外部的输入信号，并根据输入信号和输出信号的相位差输出第一信号与第二信号，所述输出信号是所述输入信号经过所述滤波电路得到的；

所述复位置位模块用于根据所述第一信号与所述第二信号生成第三信号；

所述边沿延迟模块用于根据所述第三信号以及所述输入信号生成第四信号，所述第四信号是所述输入信号经过预设时长延时得到的，用于对所述输入信号进行滤波。

可选的，所述边沿延迟模块包括正边沿延迟模块与负边沿延迟模块，其中：

当所述第三信号为低电平且所述输入信号为高电平，所述边沿延迟模块通过所述正边沿延迟模块生成所述第四信号；

当所述第三信号为低电平且所述输入信号为低电平，所述边沿延迟模块通过所述负边沿延迟模块生成所述第四信号。

可选的，所述正边沿延迟模块与所述负边沿延迟模块包括电容，所述电容的取值根据所述预设时长确定，所述预设时长大于信号毛刺的脉冲宽度。

可选的，所述第一信号的电平由低跳变为高，所述第二信号的电平为低电平，所述第三信号的电平为低电平；或者，

所述第二信号的电平由高跳变为低，所述第一信号的电平为高电平，所述第三信号的电平为低电平。

可选的，所述电路还包括通道选择模块，所述通道选择模块的输入端与所述复位置位模块的输出端连接，所述通道选择模块的输出端与所述边沿检测模块的输入端连接；

所述通道选择模块用于根据所述第三信号从所述复位置位模块和所述边沿延迟模块中选择所述复位置位模块或所述边沿延迟模块输出输出信号。

可选的，所述通道选择模块包括第一非门与传输门，所述第一非门的输入端用于接收所述第三信号，所述第一非门的输出端与所述传输门的第一输入端连接，所述传输门的第二输入端用于接收所述第三信号，所述传输门的第三输入端与所述边沿延迟模块的输出端连接，所述传输门的输出端与所述复位置位模块连接，其中，所述第三信号为高电平，所述传输门处于关闭状态，所述第三信号为低电平，所述传输门处于开启状态。

可选的，所述边沿检测模块包括与非门和第一或非门，所述与非门的第一输入端和所述第一或非门的第一输入端连接，并接收所述输出信号，所述与非门的第二输入端和所述第一或非门的第二输入端用于接收所述输入信号，所述与非门的输出端用于输出所述第一信号，所述第一或非门的输出端用于输出所述第二信号。

可选的，所述复位置位模块包括第一子模块和第二子模块，所述第一子模块用于根据所述第一信号和所述第二信号生成所述第三信号，所述第二子模块用于根据所述第一信号和所述第二信号对所述电容进行充电或放电。

可选的，所述第一子模块包括第二非门、第二或非门以及第三非门，所述第二非门的输入端与所述与非门的输出端连接，所述第二非门的输出端与所述第二或非门的第一输入端连接，所述第二或非门的第二输入端与所述第一或非门的输出端连接，所述第二或非门的输出端与所述第三非门的输入端连接，所述第三非门的输出端用于输出所述第三信号。

可选的，所述第二子模块包括PMOS和NMOS，所述PMOS的输出端与电源连接，所述PMOS的第二输入端与所述与非门的输出端连接，所述PMOS 的第一输入端与所述NMOS的第一输入端连接，所述NMOS的第二输入端与所述第一或非门的输出端连接，所述NMOS的输出端接地。

本实用新型提供的滤波电路可以对输入的信号进行滤波，其中的边沿检测模块可以根据输入信号与输出信号之间的相位差确定输入信号的毛刺是正向还是负向，并生成第一信号与第二信号。该第一信号和第二信号可以用于复位置位模块生成第三信号，以确定边沿延迟模块开启与关闭。边沿延迟模块可以生成用于滤除输入信号的毛刺的第四信号，该第四信号可以是输入信号的延迟信号。这样无论输入信号的毛刺是正向毛刺还是负向毛刺，只要该毛刺的脉冲宽度小于第四信号的脉冲宽度，都可以通过该第四信号进行滤除。即本实用新型实施例提供的滤波电路能够滤除输入信号中不同类型的毛刺。且该第四信号无论在输入信号的正边沿还是负边沿都会产生延迟作用，即使输入信号在正边沿和负边沿都延迟，所以不会对输入信号的固有特性造成影响。

附图说明

图1为本实用新型实施例提供的一种集成电路中毛刺类型的示意图；

图2为本实用新型实施例提供的一种滤波电路的框架示意图；

图3为本实用新型实施例提供的一种滤波电路的具体逻辑电路的示意图；

图4为本实用新型实施例提供的一种滤波电路的等效电路图；

图5为本实用新型实施例提供的一种滤波电路的等效电路图；

图6为本实用新型实施例提供的一种电容的等效电路图；

图7为本实用新型实施例提供的一种滤波电路的滤波示意图；

图8为本实用新型实施例提供的一种滤波方法的流程示意图。

具体实施方式

为了使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请作进一步地详细描述。

毛刺大致可以分为低频率正毛刺、低频率负毛刺、高频率正毛刺以及高频率负毛刺等4类。请参见图1，图1以输入信号(SIG_IN)在时间上分为5个阶段为例，这5个阶段分别为第一阶段、第二阶段、第三阶段、第四阶段和第五阶段，其中，第一阶段的输入信号没有毛刺，第二阶段的输入信号存在低频率正毛刺，第三阶段的输入信号存在低频率负毛刺，第四阶段的输入信号存在高频率正毛刺，第五阶段的输入信号存在高频率负毛刺。图1仅为了示意上述 4类毛刺，输入信号有可能存在上述一种或多种类型的毛刺。为保证集成电路的正常运行，目前通常采用以下四种方法来滤除毛刺。

第一种方法，在信号交互的通路上，设置模拟低通滤波器，例如一阶无源 RC滤波器，可以利用电容对电荷的积分效应来消除毛刺；

第二种方法，在信号交互的通路上，设置D触发器，利用时钟信号边沿对输入信号进行采样，且仅在边沿到来时抓取输入信号。由于边沿时刻输入信号出现扰动的概率较低，从而达到滤波的效果；

第三种方法，改变信号的编码方式，例如将一组数据由二进制编码转换为格雷码编码，使任意两个相邻的码组之间只有一位产生变化，以减少数字状态切换时产生的尖峰脉冲电流，从而减少状态切换时的逻辑错误，以达到滤波的效果；

第四种方法，在信号交互的通路上，设置延迟单元，该延迟单元用于对输入信号进行延时，之后进行“与”和“或”等逻辑操作，从而实现毛刺消除。

上述的第一种方法只能消除单边毛刺，即单次只能消除正毛刺或者负毛刺，且无法消除高频毛刺；第二种方法需要高频时钟信号的参与才能完成滤波；第三种方法仅适用于多个信号组成的数据，无法滤除单个信号的毛刺；第四种方法只能消除纳秒级的毛刺，且会改变信号原来的固有特性，例如周期、占用比等。可见，目前的四种滤除毛刺的方法，要么仅对某一类型的毛刺有效，要么在滤波过程中可能会改变信号的固有特性。

鉴于此，本实用新型实施例提供一种滤波电路，该滤波电路可用于滤除输入信号中不同类型的毛刺，并且不会改变输入信号的固有特征。下面结合说明书附图对本实用新型实施例提供的滤波电路与滤波方法进行详细介绍。

请参见图2，为本实用新型实施例提供的一种滤波电路的框架示意图。本实用新型实施例提供的滤波电路包括边沿检测模块201、边沿延迟模块202和复位置位模块203。边沿检测模块201的输出端与复位置位模块203的输入端连接，复位置位模块203的输出端与边沿延迟模块202的输入端连接。

本实用新型实施例提供的滤波电路可以用于滤除信号的毛刺，为了便于描述，需要滤除毛刺的信号称为输入信号，如图2中的信号SIG_IN。该输入信号输入滤波电路的输入端，经过该滤波电路将毛刺滤除，输出滤除后的信号，为了便于描述，下文中将该滤波电路输出端输出的被滤除毛刺的信号称为输出信号，如图2中的信号SIG_OUT。在本实用新型实施例中，输入信号输入边沿检测模块201的输入端，边沿检测模块201可以用于检测输入信号的边沿极性，也就是输入信号的毛刺是正向毛刺还是负向毛刺。输入信号之前经过滤波电路输出的输出信号可以用于边沿检测模块201确定当前输入信号的边沿极性。即之前输入信号经过滤波电路输出的输出信号也输入边沿检测模块201的输入端。也就是边沿检测模块201的输入端接收输入信号与输出信号，边沿检测模块201根据输入信号和输出信号的相位差可以确定输入信号的边沿极性，也就是确定到来的输入信号的边沿是正向边沿还是负向边沿。当边沿检测模块201 检测到输入信号和输出信号的相位差为负时，可以确定输入信号中存在负向边沿，那么边沿检测模块201输出的负边沿检测PDT_N(Negative PulseDetect) 信号会产生跳变；当边沿检测模块201检测到输入信号和输出信号的相位差为正时，可以确定输入信号中存在正向边沿，那么边沿检测模块201输出的 PDT_P(PositivePulse Detect)信号会产生跳变。为了便于描述，在下文中，将负边沿检测PDT_N(NegativePulse Detect)信号称为第一信号，正边沿检测 PDT_P(Positive Pulse Detect)信号称为第二信号。

复位置位模块203的输入端与边沿检测模块201的输出端连接，复位置位模块203的输出端与边沿延迟模块202的输入端连接。边沿检测模块201将第一信号和第二信号输出给复位置位模块203，复位置位模块203可以根据第一信号与第二信号确定进行复位还是置位。若第一信号与第二信号均为高电平时，复位置位模块203处于复位状态；若第一信号与第二信号均为低电平时，复位置位模块203处于置位状态。

当第一信号为高电平，第二信号为低电平时，复位置位模块203既不复位也不置位，而是开启边沿延迟模块202。也可以理解为复位置位模块203还可以根据第一信号和第二信号确定是否需要边沿延迟模块202开启或关闭。示例性的，复位置位模块203可以根据第一信号与第二信号生成PDT(Pulse Detect) 信号，该PDT信号在下文中称为第三信号，该第三信号可以确定是否开启边沿延迟模块202。例如，当第三信号为高电平时，边沿延迟模块202处于关闭状态；当第三信号为低电平时，边沿延迟模块202处于开启状态。这样在确定需要滤除输入信号的毛刺，则开启边沿延迟模块202；如果确定不需要滤除输入信号的毛刺，则关闭边沿延迟模块202，从而不需要一直开启沿延迟模块202，浪费电能。

边沿延迟模块202可以包括正边沿延迟模块和负边沿延迟模块，正边沿延迟模块用于滤除输入信号的正向毛刺，负边沿延迟模块用于滤除输入信号的负向毛刺，边沿延迟模块202可以根据第三信号以及输入信号，确定是否开启边沿延迟模块202。其中，边沿延迟模块202的输入端还与外部提供输入信号的信号源连接。

当第三信号为低电平，且输入信号为高电平时，边沿延迟模块202中确定正边沿延迟模块开启，负边沿延迟模块关闭；当第三信号为低电平，且输入信号为高电平时，边沿延迟模块202确定负边沿延迟模块开启，正边沿延迟模块关闭。示例性的，边沿延迟模块202可以用于生成滤除输入信号的毛刺的信号，通过该信号实现对输入信号的滤波。例如边沿延迟模块202可以生成第四信号，第四信号可以是输入信号的延时信号，也就是第四信号是将输入信号延时预设时长后得到的信号。假设预设时长为Td，那么第四信号可以滤除输入信号中脉冲宽度小于Td的毛刺，同时保留脉冲宽度大于Td的信号，并在Td后进行输出，该输出信号如图2中的信号DLY_OUT，下文中称输出信号，这样既可以滤除输入信号的毛刺，又不会改变输入信号的固有特性。

考虑到输入信号有时候没有毛刺，这种情况下，可以不开启边沿延迟模块 202，即直接输出输入信号。为此，请继续参见图2，本实用新型实施例提供的滤波电路还可以包括通道选择模块204，该通道选择模块204的输入端与复位置位模块203的输出端连接，通道选择模块204的输出端与边沿检测模块201 的输入端连接。通道选择模块204可以根据第三信号从复位置位模块203和边沿延迟模块202中选择复位置位模块203或边沿延迟模块202输出输出信号。也就是根据第三信号可以确定输入信号是否需要滤除毛刺，如果不需要滤除毛刺，则选择从复位置位模块203输出，此时滤波电路的输出信号SIG_OUT可以认为是复位置位模块203的输出信号SH_OUT，如果需要滤除毛刺，则选择经由边沿延迟模块202对输入信号滤除毛刺后输出，此时滤波电路的输出信号 SIG_OUT可以认为是边沿延迟模块202的输出信号DLY_OUT。这样在复位置位模块203确定不需要开启边沿延迟模块202时，同时通道选择模块204确定选择从复位置位模块203输出，二者协同工作，及时输出信号。

为了便于理解，下面结合附图分别对上述提供的各个模块电路进行详细介绍。

请参见图3，为本实用新型实施例提供的一种滤波电路的具体逻辑电路的示意图。边沿检测模块201包括与非门nand1与或非门nor1，为了便于描述，下文中，将与非门nand1称为第一与非门，将或非门nor1称为第一或非门。第一与非门的第一输入端与第一或非门的第一输入端连接，并接收输出信号。第一与非门的第二输入端与第一或非门的第二输入端用于接收输入信号。第一与非门的输出端用于输出第一信号，第一或非门的输出端用于输出第二信号。当第一信号的电平由低跳变为高，第二信号的电平维持为低时，那么可以认为输入信号存在负边沿。当第一信号的电平维持为高，第二信号的电平由高跳变为低时，那么可以认为输入信号存在正边沿。

复位置位模块203包括非门inv1、或非门nor2和非门inv2，为了便于区分，下文中将非门inv1称为第一非门，将或非门nor2称为第二或非门，将非门inv2称为第二非门。第一非门、第二或非门以及第二非门依次连接，其中，第一非门的输入端与第一与非门的输出端连接，第一非门的输出端与第二或非门的第一输入端连接，第二或非门的第二输入端与第一或非门的输出端连接，第二或非门的输出端与第二非门连接，第二非门的输出端输出第三信号作用于开启或者关断边沿延迟模块202。

在一些实施例中，复位置位模块203还可以包括P型金属氧化物半导体 (positivechannel metal oxide semiconductor，PMOS)管、和N型金属氧化物半导体(Negativechannel-Metal-Oxide-Semiconductor，NMOS)管，用于控制复位置位模块203进行复位还是置位。在图3中用PM6示意该PMOS，用NM4 示意该NMOS。PM6的输出端与电源连接，PM6的第一输入端与第四NM4的第一输入端连接，PM6的第二输入端与第一与非门的输出端连接，NM4的第二输入端与第一或非门的输出端连接，NM4的输出端接地。如图3所示，当第一信号与第二信号均为低电平时，PM6处于导通状态，NM4处于关断状态时，复位置位模块203的输出SH_OUT处于置位状态。当PDT_N信号与PDT_P 信号均为高电平时，PM6处于关断状态，NM4处于导通状态，复位置位模块 203的输出SH_OUT处于复位状态。

边沿延迟模块202包括5个PMOS管、3个NMOS管以及电容C1，这5 个PMOS分别为PM1、PM2、PM3、PM4和PM5，这3个NMOS分别为NM1、 NM2和NM3。将PMOS管的源极定义为第一输入端，栅极定义为第二输入端，漏极定义为输出端。将NMOS的漏极定义为第一输入端，栅极定义为第二输入端，源极定义为输出端。边沿延迟模块202提供的电流称为偏置电流IBIAS。偏置电流IBIAS输入PM1的第一输入端，PM1的第二输入端与复位置位模块 203的输出端连接，并根据第三信号确定PM1是否导通。例如，当第三信号为低电平时，PM1处于导通状态；当第三信号信号为高电平时，PM1处于关断状态。PM1的输出端与PM2的第一输入端、第二输入端连接，PM1的输出端还与PM3的第二输入端连接，以及PM4的第二输入端连接。PM2、PM3以及 PM4的输出端与电源VDD连接。PM4的第一输入端与PM5的输出端连接， PM5的第二输入端与NM3的第二输入端连接，PM5的第一输入端与NM3的第一输入端连接，NM3的输出端与NM2的第一输入端连接。PM3的第一输入端与NM1的第一输入端、NM1的第二输入端以及NM2的第二输入端连接， NM1的输出端与NM2的输出端共同接地。

边沿延迟模块202可以滤除输入信号的正向毛刺，也可以滤除输入信号的负向毛刺，用于滤除输入信号的正向毛刺的模块电路称为正边沿延迟模块，用于滤除输入信号的负向毛刺的模块电路称为负边沿延迟模块。在图3中，PM1、 PM2、PM4、PM5以及电容C1组成的电路为正边沿延迟模块；PM1、PM2、 PM3、NM1、NM2、NM3以及电容C1组成的电路为负边沿延迟模块。另外， PM5的第二输入端与NM3的第二输入端均与非门inv4，即第四非门连接。输入信号可以输入第四非门的输入端，经第四非门输出给PM5和NM3，以便于边沿延迟模块202根据输入信号和第三信号确定是否开启边沿延迟模块202，即开启正边沿延迟模块，还是开启负边沿延迟模块。示例性的，当第三信号为低电平，且输入信号为高电平时，边沿延迟模块202可以通过正边沿延迟模块生成上述第四信号。该第四信号的脉冲宽度为预设时长，当正向毛刺的脉冲宽度小于预设时长时，可以对该正向毛刺进行滤除。当第三信号为低电平，且输入信号为低电平时，边沿延迟模块202可以通过负边沿延迟模块生成第四信号，该第四信号的脉冲宽度为预设时长，当负向毛刺的脉冲宽度小于预设时长时，可以对该负向毛刺进行滤除。

此外，PM1、PM2、PM3和NM1、NM2还可以起到电流镜像作用，以一定比例从偏置电路IBIAS镜像电流。当需要滤除不同脉冲宽度的毛刺时，例如，从纳米(ns)级到微米(us)级，可以通过修改电流源PM1、PM2、PM3和 NM1、NM2的镜像电流比例或者改变电容C1的参数即可达到目的。

作为一种可替换的方案，请参见图4，图3中所述的PM2、PM3、PM4、 NM1以及NM2组成的镜像电流源可以分别由电阻R1、R2替换。由于电流镜支路被移除，原处于该支路的PM1也需要进行等效设计，可以采用与门、与非门以及或非门的组合实现等效功能。当第三信号为高电平时，PM5与NM3 均处于关闭，电容C1的充放电路径被关断。当第三为低电平时，电流源对电容C1的充放电受输入信号SIG_IN控制。因此在逻辑功能上与原电路等效。但是，电阻在CMOS工艺制造中受温度的影响较大，故对电阻的材料有所限制，应当选取温度效应较小的电阻进行替换。

作为另一种可替换的方案，请参见图5，与图4的不同之处在于，用于充放电的电阻，例如图5中的R1与PM5和NM3的第二输入端连接。

作为再一种可替换的方案，请参见图6，可以将MOS管的源、漏、衬底短接起来，利用栅氧化层的介质特征，当栅源极间的电压超过MOS管的开启阈值时，MOS管的栅极与衬底之间便形成电容。该MOS电容可以采用PMOS 管实现，也可以采用NMOS管实现。

通道选择模块204包括非门inv3与传输门tg1，为了便于区分，下文中将非门inv3称为第三非门，将传输门tg1称为第一传输门。第三非门的输入端用于接收PDT信号，第三非门的输出端与第一传输门的第一输入端连接，第一传输门的第二输入端用于接收PDT信号，第一传输门的第三输入端与边沿延迟模块202的输出端连接，用于接收经过滤波后的输入信号。第一传输门的输出端与复位置位模块203连接。第一传输门根据第一输入端以及第二输入端接收的PDT信号确定是否开启第一传输门。当PDT信号为高电平，第一传输门处于关闭状态，或者PDT信号为低电平，第一传输门处于开启状态。若第一传输门处于开启状态，则第一传输门的输出端用于输出经过滤波后的输入信号 DLY_OUT，那么滤波电路的输出即为经过滤波后的输入信号；若第一传输门处于关闭状态，则滤波电路的输出即为复位置位模块203的输出SH_OUT。

此外，复位置位模块203的输出端与非门inv5的输入端连接，非门inv5 的输出端与非门inv6的输入端连接，非门inv6的输出端与滤波电路的输出端 SIG_OUT连接。为了便于区分，下文中将非门inv5称为第五非门，将非门inv6 称为第六非门。第五非门与第六非门主要用于与复位置位模块203的输出信号 SH_OUT或者边沿延迟模块的输出信号DLY_OUT进行波形整形与增强驱动。

如图1所示，考虑到集成电路中产生的毛刺可以分为低频正向毛刺、低频负向毛刺、高频正向毛刺以及高频负向毛刺。毛刺信号可能在信号传输的任何时候发生，因此毛刺和信号的组合类型是多种多样的。但是在进行毛刺滤波分析时，固定高电平或固定低电平可以看作是高低交替电平信号的特例(高/低电平持续时间特别长)，低频正/负向毛刺可以看作是高频正/负向毛刺的特例(高频正/负向毛刺仅发生一次的情况)。因此，在本实用新型实施例中，确定高低交替电平信号及叠加有高频毛刺的高低交替电平信号即可。下面将结合图3和图7对滤波过程进行详细介绍。

请参见图7，将毛刺与信号的组合分为三个阶段。

第一阶段：无毛刺阶段。

当边沿检测模块201中，输入信号为低电平时，即SIG_IN＝0。由于输出信号的状态不确定，即SIG_OUT的状态不确定，那么可以预先假设SIG_OUT＝0。一方面，由于SIG_IN＝0，SIG_OUT＝0，那么第一与非门的输出为1，即PDT_N＝1, 第一或非门的输出为1，即PDT_P＝1，则复位置位模块203中的PM6处于关闭状态，NM4处于开启状态，又由于NM4的输出端接地，使得复位置位模块 203的输出SH_OUT为0。此时电容C1进行快速放电，可以认为复位置位模块203对电容C1进行复位操作。另一方面，PDT_N信号与PDT_P信号经过第一非门、第二或非门以及第二非门后得到PDT信号，此时PDT＝1,那么PM1 处于关闭状态，整个边沿延迟模块202没有电流，即此时边沿延迟模块202处于关闭状态，那么整个滤波电路的输出等于复位置位模块202的输出，即 SIG_OUT＝SH_OUT＝0，与预先假设一致。因此，当输入信号为低电平时，输出信号的状态会跟随输入信号的状态，仍然维持低电平。

当边沿检测模块201中，输入信号为高电平时，即SIG_IN＝1。由于输出信号的状态不确定，即SIG_OUT的状态不确定，那么可以预先假设SIG_OUT＝1。一方面，由于SIG_IN＝1，SIG_OUT＝1，那么第一与非门的输出为0，即PDT_N＝0, 第一或非门nor1的输出为0，即PDT_P＝0，则复位置位模块203中的PM6处于开启状态，NM4处于关闭状态，又由于PM6的输出端连接电源，使得复位置位模块203的输出SH_OUT为1。此时电容C1进行快速充电，可以认为复位置位模块203对电容C1进行置位操作。另一方面，PDT_N信号与PDT_P 信号经过第一非门、第二或非门以及第二非门后得到PDT信号，此时PDT＝1, 那么PM1处于关闭状态，整个边沿延迟模块202没有电流，即此时边沿延迟模块202处于关闭状态，那么整个滤波电路的输出等于复位置位模块202的输出，即SIG_OUT＝SH_OUT＝1，与预先假设一致。因此，当输入信号为高电平时，输出信号的状态会跟随输入信号的状态，仍然维持高电平。

当边沿检测模块201中，输入信号由低电平跳变为高电平时，即SIG_IN 存在正边沿。由上述分析可知，当SIG_IN为低电平时，SIG_OUT会跟随SIG_IN，即SIG_OUT也为低电平。一方面，当SIG_IN的正边沿到来时，此时输入信号SIG_IN＝1，输出信号SIG_OUT＝0，那么第一与非门的输出为1，即PDT_N＝1, 第一或非门的输出为0，即PDT_P＝0，则复位置位模块203中的PM6与NM4 均处于关闭状态，因此复位置位模块203的输出SH_OUT不受PM6与NM4 控制。另一方面，PDT_N信号与PDT_P经过第一非门、第二或非门以及第二非门后得到PDT信号，此时PDT＝0,那么PM1处于开启状态，PM1、PM2、 PM3、PM4中均存在电流。由于此时SIG_IN＝1，PM5处于开启状态，NM3处于关闭状态，即正边沿延迟模块处于开启状态。并且在PDT信号的控制下，第一传输门也处于开启状态，那么电容C1从0开始充电，当电容C1上的电压高于临界电压时，可以促使后级逻辑门翻转，将电容C1从电压为0充电到临界电压所花费的时间定义为Td。即经过Td时间后，边沿延迟模块202的输出DLY_OUT发生翻转，从低电平跳变为高电平。此时，滤波电路的输出 SIG_OUT为边沿延迟模块202的输出DLY_OUT，即SIG_OUT＝1。因此，当输入信号的正边沿到来时，经过时长为Td的延迟，输出信号的正边沿也会到来。

当边沿检测模块201中，输入信号由高电平跳变为低电平时，即SIG_IN 存在负边沿。由上述分析可知，当SIG_IN为高电平时，SIG_OUT会跟随SIG_IN，即SIG_OUT也为高电平。一方面，当SIG_IN的负边沿到来时，此时输入信号SIG_IN＝0，输出信号SIG_OUT＝1，那么第一与非门的输出为1，即PDT_N＝1, 第一或非门的输出为0，即PDT_P＝0，则复位置位模块203中的PM6与NM4 均处于关闭状态，因此复位置位模块203的输出SH_OUT不受PM6与NM4 控制。另一方面，PDT_N信号与PDT_P经过第一非门、第二或非门以及第二非门后得到PDT信号，此时PDT＝0,那么PM1处于开启状态，PM1、PM2、 PM3、PM4中均存在电流。由于此时SIG_IN＝0，PM5处于关闭状态，NM3处于开启状态，即负边沿延迟模块处于开启状态。并且在PDT信号的控制下，第一传输门也处于开启状态，那么电容C1从1开始放电，当电容C1上的电压低于临界电压时，可以促使后级逻辑门翻转，将电容C1从电压为1放电到临界电压所花费的时间定义为Td。即经过Td时间后，边沿延迟模块202的输出DLY_OUT发生翻转，从高电平跳变为低电平。此时，滤波电路的输出 SIG_OUT为边沿延迟模块202的输出DLY_OUT，即SIG_OUT＝0。因此，当输入信号的负边沿到来时，经过时长为Td的延迟，输出信号的负边沿也会到来。

由上可知，当输入信号为固定电平时，输出信号也为相同类型的固定电平。当输入信号存在跳变时，输出信号经过延迟时间Td后，也存在相同类型的跳变。由于输出信号的正边沿和负边沿均经过相同的延迟时间Td，因此并不会改变信号的固有特征，例如，周期、频率以及脉宽等，只是输出信号相对于输入信号而言，整体存在一个延迟时间Td。

第二阶段：存在高频正向毛刺。

当高频正毛刺正边沿到来时，边沿检测模块201中，输入信号由低电平跳变为高电平，此时输入信号SIG_IN＝1，输出信号SIG_OUT＝0，那么第一与非门的输出为1，即PDT_N＝1,第一或非门的输出为0，即PDT_P＝0，则复位置位模块203中的PM6与NM4均处于关闭状态，因此复位置位模块203的输出 SH_OUT不受PM6与NM4控制。另一方面，PDT_N信号与PDT_P经过第一非门、第二或非门以及第二非门后得到PDT信号，此时PDT＝0,那么PM1处于开启状态，PM1、PM2、PM3、PM4中均存在电流。由于此时SIG_IN＝1， PM5处于开启状态，NM3处于关闭状态，即正边沿延迟模块处于开启状态。并且在PDT信号的控制下，第一传输门也处于开启状态，那么电容C1从0开始充电。由于毛刺的脉冲宽度小于Td,因此电容C1上的电压无法超过临界电压，即无法促使后级逻辑门翻转，边沿延迟模块202的输出DLY_OUT将保持低电平不变，此时滤波电路的输出SIG_OUT即为边沿延迟模块202的输出 DLY_OUT，那么SIG_OUT＝0。

当高频正毛刺的负边沿到来时，边沿检测模块201中，输入信号由高电平跳变为低电平时，此时输入信号SIG_IN＝0，输出信号SIG_OUT＝0，那么第一与非门的输出为1，即PDT_N＝1,第一或非门的输出为1，即PDT_P＝1，则复位置位模块203中的PM6处于关闭状态，NM4处于开启状态。由于NM4的输出端接地，使得复位置位模块203的输出SH_OUT为0。此时电容C1上积累的电压被快速泄放，可以认为复位置位模块203对电容C1进行复位操作。另一方面，PDT_N信号与PDT_P经过第一非门、第二或非门以及第二非门后得到PDT信号，此时PDT＝1,那么PM1处于关闭状态，整个边沿延迟模块202 没有电流，即此时边沿延迟模块202处于关闭状态，那么整个滤波电路的输出等于复位置位模块202的输出，即SIG_OUT＝SH_OUT＝0。

当第二个正向毛刺的正边沿到来时，由于上一个正毛刺的负边沿将电容 C1积累的电压泄放到地，因此，在本周期内电容C1上的电压需要重新积累，同样由于毛刺的脉冲宽度小于Td，电容C1上的电压无法是后级逻辑门翻转，滤波电路的输出SIG_OUT继续维持低电平。

当第二个正向毛刺的负边沿到来时，电容C1上积累的电压将再次被NM4 泄放到地，因此，滤波电路的输出SIG_OUT仍然维持低电平。

由上可知，当正向毛刺的脉冲宽度低于Td时，输出信号维持原状态(低电平)不变，由于在每个毛刺的下降沿均存在复位(即电容C1上的电压被快速泄放到地)，因此，高频毛刺之间可以认为是彼此独立的，没有累加记忆效应。而正常信号脉冲宽度大于Td，经过Td的延迟后，会有完全相同的特征信号送出。

第三阶段：存在高频负向毛刺。

当高频负毛刺的负边沿到来时，边沿检测模块201中，输入信号由高电平跳变为低电平时，此时输入信号SIG_IN＝0，输出信号SIG_OUT＝1，那么第一与非门的输出为1，即PDT_N＝1,第一或非门的输出为0，即PDT_P＝0，则复位置位模块203中的PM6与NM4均处于关闭状态，因此复位置位模块203的输出SH_OUT不受PM6与NM4控制。另一方面，PDT_N信号与PDT_P经过第一非门、第二或非门以及第二非门后得到PDT信号，此时PDT＝0,那么PM1 处于开启状态，PM1、PM2、PM3、PM4中均存在电流。由于此时SIG_IN＝0， PM5处于关闭状态，NM3处于开启状态，即负边沿延迟模块处于开启状态。并且在PDT信号的控制下，第一传输门也处于开启状态，那么电容C1从1开始放电。由于毛刺的脉冲宽度小于Td,因此电容C1上的电压无法低于临界电压，即无法促使后级逻辑门翻转，边沿延迟模块202的输出DLY_OUT将保持高电平不变，此时滤波电路的输出SIG_OUT即为边沿延迟模块202的输出 DLY_OUT，那么SIG_OUT＝1。

当高频负毛刺的正边沿到来时，边沿检测模块201中，输入信号由低电平跳变为高电平时，此时输入信号SIG_IN＝1，输出信号SIG_OUT＝1，那么第一与非门的输出为0，即PDT_N＝0，第一或非门的输出为0，即PDT_P＝0，则复位置位模块203中的PM6处于开启状态，NM4处于关闭状态，又由于PM6 的输出端连接电源，使得复位置位模块203的输出SH_OUT为1。此时电容 C1进行快速充电，可以认为复位置位模块203对电容C1进行置位操作。另一方面，PDT_N信号与PDT_P经过第一非门、第二或非门以及第二非门后得到 PDT信号，此时PDT＝1,那么PM1处于关闭状态，整个边沿延迟模块202没有电流，即此时边沿延迟模块202处于关闭状态，那么整个滤波电路的输出等于复位置位模块202的输出，即SIG_OUT＝SH_OUT＝1。

当第二个负向毛刺的负边沿到来时，由于上一个负毛刺的正边沿对电容 C1进行快速充电，因此，在本周期内电容C1上的电压需要重新泄放，同样由于毛刺的脉冲宽度小于Td，电容C1上的电压无法使后级逻辑门翻转，滤波电路的输出SIG_OUT继续维持高电平。

当第二个负向毛刺的正边沿到来时，电容C1将再次被PM6快速充电，因此，滤波电路的输出SIG_OUT仍然维持高电平。

由上可知，当负向毛刺的脉冲宽度低于Td时，输出信号维持原状态(高电平)不变，由于在每个毛刺的正边沿均存在复位(即电容C1上的电压被快速拉至电源电压)，因此，高频毛刺之间可以认为是彼此独立的，没有累加记忆效应。而正常信号脉冲宽度大于Td，经过Td的延迟后，会有完全相同的特征信号送出。

下面结合上述滤波电路，介绍该上述滤波电路的原理，请参见图8，为应用于上述滤波电路的滤波方法，该方法的流程描述如下：

步骤801：边沿检测模块201根据接收的输入信号以及输出信号的相位差生成并输出第一信号和第二信号，输出信号是输入信号经过滤波电路得到的。

步骤802：复位置位模块203根据第一信号与第二信号生成第三信号。

步骤803：边沿延迟模块202根据第三信号以及输入信号生成第四信号，第四信号是输入信号经过预设时长延时得到的，用于对输入信号进行滤波。

该滤波电路还包括通道选择模块204，通道选择模块204根据第三信号从复位置位模块203和边沿延迟模块202中选择复位置位模块203或边沿延迟模块202输出输出信号。

本实用新型实施例提供的滤波电路能够滤除输入信号中不同类型的毛刺。且上述第四信号无论在输入信号的正边沿还是负边沿都会产生延迟作用，即使输入信号在正边沿和负边沿都延迟，所以不会对输入信号的固有特性造成影响。

显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (10)

1.一种滤波电路，其特征在于，包括：边沿检测模块、复位置位模块和边沿延迟模块，所述边沿检测模块的输出端与所述复位置位模块的输入端连接，所述复位置位模块的输出端与所述边沿延迟模块的输入端连接；

其中，所述边沿检测模块用于接收来自外部的输入信号，并根据输入信号和输出信号的相位差输出第一信号与第二信号，所述输出信号是所述输入信号经过所述滤波电路得到的；

所述复位置位模块用于根据所述第一信号与所述第二信号生成第三信号；

所述边沿延迟模块用于根据所述第三信号以及所述输入信号生成第四信号，所述第四信号是所述输入信号经过预设时长延时得到的，用于对所述输入信号进行滤波。

2.如权利要求1所述的电路，其特征在于，所述边沿延迟模块包括正边沿延迟模块与负边沿延迟模块，其中：

当所述第三信号为低电平且所述输入信号为高电平，所述边沿延迟模块通过所述正边沿延迟模块生成所述第四信号；

当所述第三信号为低电平且所述输入信号为低电平，所述边沿延迟模块通过所述负边沿延迟模块生成所述第四信号。

3.如权利要求2所述的电路，其特征在于，所述正边沿延迟模块与所述负边沿延迟模块包括电容，所述电容的取值根据所述预设时长确定，所述预设时长大于信号毛刺的脉冲宽度。

4.如权利要求3所述的电路，其特征在于，

所述第一信号的电平由低跳变为高，所述第二信号的电平为低电平，所述第三信号的电平为低电平；或者

所述第二信号的电平由高跳变为低，所述第一信号的电平为高电平，所述第三信号的电平为低电平。

5.如权利要求1-4任一所述的电路，其特征在于，所述电路还包括通道选择模块，所述通道选择模块的输入端与所述复位置位模块的输出端连接，所述通道选择模块的输出端与所述边沿检测模块的输入端连接；

所述通道选择模块用于根据所述第三信号从所述复位置位模块和所述边沿延迟模块中选择所述复位置位模块或所述边沿延迟模块输出输出信号。

6.如权利要求5所述的电路，其特征在于，所述通道选择模块包括第一非门与传输门，所述第一非门的输入端用于接收所述第三信号，所述第一非门的输出端与所述传输门的第一输入端连接，所述传输门的第二输入端用于接收所述第三信号，所述传输门的第三输入端与所述边沿延迟模块的输出端连接，所述传输门的输出端与所述复位置位模块连接，其中，所述第三信号为高电平，所述传输门处于关闭状态，所述第三信号为低电平，所述传输门处于开启状态。

7.如权利要求3所述的电路，其特征在于，所述边沿检测模块包括与非门和第一或非门，所述与非门的第一输入端和所述第一或非门的第一输入端连接，并接收所述输出信号，所述与非门的第二输入端和所述第一或非门的第二输入端用于接收所述输入信号，所述与非门的输出端用于输出所述第一信号，所述第一或非门的输出端用于输出所述第二信号。

8.如权利要求7所述的电路，其特征在于，所述复位置位模块包括第一子模块和第二子模块，所述第一子模块用于根据所述第一信号和所述第二信号生成所述第三信号，所述第二子模块用于根据所述第一信号和所述第二信号对所述电容进行充电或放电。

9.如权利要求8所述的电路，其特征在于，所述第一子模块包括第二非门、第二或非门以及第三非门，所述第二非门的输入端与所述与非门的输出端连接，所述第二非门的输出端与所述第二或非门的第一输入端连接，所述第二或非门的第二输入端与所述第一或非门的输出端连接，所述第二或非门的输出端与所述第三非门的输入端连接，所述第三非门的输出端用于输出所述第三信号。

10.如权利要求8所述的电路，其特征在于，所述第二子模块包括PMOS和NMOS，所述PMOS的输出端与电源连接，所述PMOS的第二输入端与所述与非门的输出端连接，所述PMOS的第一输入端与所述NMOS的第一输入端连接，所述NMOS的第二输入端与所述第一或非门的输出端连接，所述NMOS的输出端接地。

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