JP5350995B2 - 半導体集積回路 - Google Patents

Description

本発明は、半導体集積回路に関し、特にクロックに同期して動作し、所定の論理演算を行うデジタル回路と、信号の時間的な変化を連続的に捕らえて処理するアナログ回路とを混載して成る半導体集積回路に関する。

前記のようなデジタル回路とアナログ回路とを混載して成る半導体集積回路の一例を、図６で示す。この図６は、特許文献１に示されたものである。その従来技術によれば、デジタル回路１０２は、図示しない信号源がクロックに同期して動作して、所定の論理演算を行い、作成されたデータ信号で外部負荷１０３を駆動（充放電）する、たとえばアドレスバスやデータバスへの出力ＩＣなどとして実現され、端子１０４に接続される前記外部負荷１０３としては、メモリなどが用いられる。一方、アナログ回路１０５は、信号の時間的な変化を連続的に捕らえて処理を行い、たとえば入力信号を所定の閾値と比較することでデータを復元し、通信を行う。

このようなデジタル回路１０２とアナログ回路１０５とを混載して成る半導体集積回路１０１において、データ信号で外部負荷１０３を駆動するにあたって、そのデータ信号は、プリドライバ回路１０６を介してメインドライバ回路１０７に与えられるようになっている。そして、メインドライバ回路１０７は、端子１０８に接続される電圧ＶＤＤ＿Ｄの電源と、端子１０９に接続されるＧＮＤとの間に介在されるバッファ用のＰｃｈＭＯＳＦＥＴｑ１と、ＮｃｈＭＯＳＦＥＴｑ２との直列回路によって構成され、ＭＯＳＦＥＴｑ１，ｑ２のドレイン端子が共に前記端子１０４から外付け抵抗１１０を介して外部負荷１０３に接続され、ゲート端子に共に前記プリドライバ回路１０６からの出力が与えられるようになっている。

前記プリドライバ回路１０６は、多段階電圧制御型のプリドライバ回路であり、前記信号源からのデータ信号を、ドライブ素子である３段のインバータｉｎｖ１，ｉｎｖ２，ｉｎｖ３を介して増幅する。そして、前記ＭＯＳＦＥＴｑ１，ｑ２のゲート端子を並列に駆動するインバータｉｎｖ１，ｉｎｖ３には、それぞれ降圧回路ｂ１，ｂ２を介して、前記電源の電圧ＶＤＤ＿Ｄが降圧された電圧ｖ１，ｖ２が電源電圧として与えられ、ｖ１≦ｖ２≦ＶＤＤ＿Ｄの関係に設定されている。一方、反転用のインバータｉｎｖ２には、電源電圧ＶＤＤ＿Ｄがそのまま電源電圧として与えられるとともに、その出力は、遅延コンデンサｃ１で遅延されてインバータｉｎｖ３に与えられる。

したがって、たとえばｖ１＜ｖ２＜ＶＤＤ＿Ｄの場合、このプリドライバ回路１０６では、前記データ信号に応答して、先ず１段目のインバータｉｎｖ１が比較的低い電圧ｖ１でＭＯＳＦＥＴｑ１，ｑ２のゲート容量の充電を開始し、所定時間遅れて３段目のインバータｉｎｖ３が少し高い電圧ｖ２でＭＯＳＦＥＴｑ１，ｑ２のゲート容量の充電を開始し、所定の電荷量となると該ＭＯＳＦＥＴｑ１，ｑ２がＯＮして、比較的高い電源電圧ＶＤＤ＿Ｄで外部負荷１０３を駆動することになる。こうして、プリドライバ回路１０６は、各インバータｉｎｖ１，ｉｎｖ３が、電源電圧ＶＤＤ＿Ｄと同じか、それ以下の電圧値ｖ１，ｖ２で、段階的に電圧出力を行うことで、前記メインドライバ回路１０７の駆動のためのトリガ電圧（ゲート電圧）や電流を段階的に増大してゆくことができるようになっている。

ここで、前記外部負荷１０３としては、一定の負荷容量ｖｃが存在する。したがって、ＭＯＳＦＥＴｑ１，ｑ２が“Ｈ”、すなわちＰｃｈＭＯＳＦＥＴｑ１がＯＮした場合には、電流ｉ１が前記外部負荷１０３に流れ出し、その容量ｖｃが充電される。その後、ＭＯＳＦＥＴｑ１，ｑ２が“Ｌ”、すなわちＮｃｈＭＯＳＦＥＴｑ２がＯＮした場合には、前記外部負荷１０３の容量ｖｃから半導体集積回路１０１内に電流ｉ２が流れ込む。このとき、等価的なリードインダクタンスｌとΔｉ２／Δｔとの積に比例してグランドバウンスが発生する。たとえば、前記電流ｉ１，ｉ２は数ｍＡであり、前記インダクタンスｌは数ｎＨである。

このようなグランドバウンスが発生すると、端子１１１に接続される電圧ＶＤＤ＿Ａの電源と、前記端子１０９に接続されるＧＮＤとの間に介在されるアナログ回路１０５に影響が生じ、たとえばアナログ受信動作の閾値がずれて受信データを誤判定してしまう。そこで、このようなグランドバウンスに対しても、アナログ回路１０５に所期の性能発揮できる（誤動作のないように）ように、前記多段階電圧制御プリドライバ回路１０６が設けられ、“Ｈ” “Ｌ”の切換わり時に、前記ＭＯＳＦＥＴｑ１，ｑ２のゲート電圧をなだらかに変化させている（Δｉ２／Δｔを小さくしている）。

特開平５−６７９６０号公報

しかしながら、図６のような多段階電圧制御プリドライバ回路１０６を設けた場合、グランドバウンス量を低減することはできるが、予め固定された段階数に応じた異なるタイミングのパルスを出力するので、ＭＯＳＦＥＴｑ１，ｑ２のＯＮ／ＯＦＦ動作速度が遅くなってしまい（緩慢になり）、それに伴い外部負荷１０３（メモリＩＣ）側で、デジタルデータとして入力される矩形波パルスを受信するにあたって、ＯＮ／ＯＦＦ（「１」／「０」）判定のマージンが小さくなるという問題がある。このため、場合によっては、アクセス速度を落とさざるを得ないこともある。

本発明の目的は、グランドバウンスによるアナログ回路への影響を抑えつつ、デジタル回路の出力による外部負荷のマージンを最大にすることができる半導体集積回路を提供することである。

本発明の半導体集積回路は、クロックに同期して動作するデジタル回路と、信号の時間的な変化を連続的に捕らえて処理するアナログ回路と、外部負荷を駆動するメインドライバ回路と、複数段のドライブ素子を備えて成り、前記デジタル回路からの出力に応答して前記メインドライバ回路を駆動し、その駆動のためのトリガ電圧を前記複数段のドライブ素子が順次動作することで段階的に出力することができる多段階電圧制御型のプリドライバ回路と、前記プリドライバ回路における前記ドライブ素子の使用段数を切換えることができる切換え回路と、前記メインドライバ回路による前記外部負荷の駆動に伴い、その外部負荷の負荷容量から該メインドライバ回路への電流の少なくとも吸込みによって生じるグランドバウンスのレベルを判定し、その判定結果に応答して、前記切換え回路に前記プリドライバ回路における前記ドライブ素子の使用段数を切換えさせるグランドバウンス判定回路とを含むことを特徴とする。

上記の構成によれば、クロックに同期して動作し、所定の論理演算を行うデジタル回路と、信号の時間的な変化を連続的に捕らえて処理するアナログ回路とを混載して成る半導体集積回路において、前記デジタル回路によってメモリなどの外部負荷を駆動（充放電）するにあたって、前記外部負荷をバッファ用のＣＭＯＳＦＥＴから成るメインドライバ回路で駆動し、前記デジタル回路は、多段階電圧制御型のプリドライバ回路を介して前記メインドライバ回路における前記ＭＯＳＦＥＴのゲート電極を駆動する。前記多段階電圧制御型のプリドライバ回路は、複数段のドライブ素子を備えて成り、前記デジタル回路からの出力に応答して、前記各ドライブ素子が、電源電圧と同じか、それ以下の電圧値で、前記メインドライバ回路の駆動のためのトリガ電圧（ゲート電圧）を段階的に出力してゆくことができるようになっている。

そこで、この多段階電圧制御型のプリドライバ回路における前記ドライブ素子の使用段数を切換えることができる切換え回路を設ける一方、グランドバウンス判定回路を設け、このグランドバウンス判定回路が、前記メインドライバ回路による前記外部負荷の駆動に伴い、その外部負荷の負荷容量から該メインドライバ回路への電流の少なくとも吸込みによって生じるグランドバウンスのレベルを判定し、その判定結果に応答して前記切換え回路を切換える。具体的には、グランドバウンスのレベルが、予め設定された基準値より大きい場合には前記プリドライバ回路における前記ドライブ素子の使用段数を最大とし、当該レベルが小さくなる程、たとえば小さなトリガ電圧（ゲート電圧）や電流を出力する前段側のドライブ素子をバイバスして、後段側のドライブ素子のみを使用するようにし、ドライブ素子の使用段数を、前記グランドバウンスのレベルが許容レベルに収まる必要最小限の段数とする。

したがって、前記グランドバウンスによるアナログ回路への影響、たとえばアナログ受信動作の閾値がずれて受信データを誤判定するようなことを抑えつつ、前記ＭＯＳＦＥＴのＯＮ／ＯＦＦ速度を最大に、すなわち前記外部負荷がデジタル回路からの矩形波パルスを受信するにあたって、前記ＯＮ／ＯＦＦ（「１」／「０」）判定のマージンを最大にすることができる。

また、本発明の半導体集積回路では、前記グランドバウンス判定回路は、前記デジタル回路が発生する雑音のレベルから前記グランドバウンスのレベルを判定することを特徴とする。

上記の構成によれば、前記グランドバウンスのレベルを判定するにあたって、そのグランドバウンスの原因となる雑音を漏らさず前記ドライブ素子の使用段数の切換えに反映させることができる。

さらにまた、本発明の半導体集積回路では、前記グランドバウンス判定回路は、前記アナログ回路における受信誤りから前記グランドバウンスのレベルを判定することを特徴とする。

上記の構成によれば、前記グランドバウンスのレベルを判定するにあたって、アナログ回路で前記閾値のずれによる受信誤りが検出されるか否かを判定基準として、前記グランドバウンスのレベルを推定することで、前記受信誤りを漏らさず前記ドライブ素子の使用段数の切換えに反映することができる。なお、一定のデータ量当りの受信誤りの割合、すなわち受信誤り率が前記グランドバウンスのレベルの判定基準として用いられてもよい。

また、本発明の半導体集積回路では、前記グランドバウンス判定回路は、グランドバウンス電圧を検出することで前記グランドバウンスのレベルを判定することを特徴とする。

上記の構成によれば、前記グランドバウンスのレベルを判定するにあたって、バウンスの電圧を判定基準とすることで、前記アナログ回路における受信誤り率を用いる場合のように、前記グランドバウンス以外の要因による受信誤りを除外して、前記グランドバウンスのみを正確に判定することができる。これによって、ドライブ素子の使用段数を切換えた場合、グランドバウンスを必ず低減することができる。

さらにまた、本発明の半導体集積回路では、前記グランドバウンス判定回路は、前記外部負荷の駆動中は、前記切換え回路に前記プリドライバ回路における前記ドライブ素子の使用段数を、最少段数から１段階増加させて前記グランドバウンスのレベルを判定する動作を行い、前記グランドバウンスのレベルが許容レベルでない場合は前記動作を繰返すことで、前記プリドライバ回路における前記ドライブ素子の使用段数を、前記グランドバウンスのレベルが前記許容レベルを満足する最少の段数に探索を行うことを特徴とする。

上記の構成によれば、所定周期毎なでに行う探索（掃引）によって、上述のようにグランドバウンスによるアナログ回路への影響が許容できる範囲で、前記ＭＯＳＦＥＴのＯＮ／ＯＦＦ速度を最大に維持し、前記負荷容量の変化に対応（適応）することができる。

また、本発明の半導体集積回路では、前記の構成を、アドレスバスまたはデータバスの出力段に備えることを特徴とする。

本発明の半導体集積回路は、以上のように、デジタル回路とアナログ回路とを混載して成る半導体集積回路において、前記デジタル回路によってメモリなどの外部負荷を駆動するにあたって、前記外部負荷を駆動するメインドライバ回路を、多段階電圧制御型のプリドライバ回路を介して駆動するようにし、そのプリドライバ回路における複数段のドライブ素子の使用段数を、前記メインドライバ回路による前記外部負荷の駆動に伴い発生するグランドバウンスのレベルに応じて切換える。

それゆえ、ドライブ素子の使用段数を、前記グランドバウンスのレベルが許容レベルに収まる必要最小限の段数とすることができ、前記グランドバウンスによるアナログ回路への影響を抑えつつ、前記外部負荷がデジタル回路からの矩形波パルスを受信するにあたって、ＯＮ／ＯＦＦ（「１」／「０」）判定のマージンを最大にすることができる。

デジタル回路とアナログ回路とを混載して成る本発明の実施の第１の形態に係る半導体集積回路のブロック図である。 図１で示す半導体集積回路における雑音検出回路の一構成例を示すブロック図である。 本発明の実施の第２の形態に係る半導体集積回路のブロック図である。 図３で示す半導体集積回路における受信誤り検出回路の動作を説明するためのフローチャートである。 本発明の実施の第３の形態に係る半導体集積回路のブロック図である。 デジタル回路とアナログ回路とを混載して成る従来の半導体集積回路のブロック図である。

（実施の形態１）
図１は、本発明の実施の第１の形態に係る半導体集積回路１のブロック図である。この半導体集積回路１は、デジタル回路２とアナログ回路５とを混載して成る。前記デジタル回路２は、図示しない信号源がクロックに同期して動作して、所定の論理演算を行い、作成されたデータ信号で外部負荷３を駆動（充放電）する、たとえばアドレスバスやデータバスへの出力ＩＣなどとして実現され、端子４に接続される前記外部負荷３としては、メモリなどが用いられる。一方、アナログ回路５は、信号の時間的な変化を連続的に捕らえて処理を行い、たとえば入力信号を所定の閾値と比較することでデータを復元し、通信を行う。

このような半導体集積回路１において、データ信号で外部負荷３を駆動するにあたって、そのデータ信号は、プリドライバ回路６を介してメインドライバ回路７に与えられるようになっている。そして、メインドライバ回路７は、端子８に接続される電圧ＶＤＤ＿Ｄの電源と、端子９に接続されるＧＮＤとの間に介在されるバッファ用のＰｃｈＭＯＳＦＥＴＱ１と、ＮｃｈＭＯＳＦＥＴＱ２との直列回路によって構成され、ＭＯＳＦＥＴＱ１，Ｑ２のドレイン端子が共に前記端子４から外付け抵抗１０を介して外部負荷３に接続され、ゲート端子に共に前記プリドライバ回路６からの出力が与えられるようになっている。

前記プリドライバ回路６は、多段階電圧制御型のプリドライバ回路であり、前記信号源からのデータ信号を、ドライブ素子である２段のインバータＩＮＶ１，ＩＮＶ３を介して増幅し、それらの間には反転用のインバータＩＮＶ２が設けられている。そして、前記ＭＯＳＦＥＴＱ１，Ｑ２のゲート端子を並列に駆動することができるインバータＩＮＶ１，ＩＮＶ３には、それぞれ降圧回路Ｂ１，Ｂ２を介して、前記電源の電圧ＶＤＤ＿Ｄが降圧された電圧Ｖ１，Ｖ２が電源電圧として与えられ、Ｖ１≦Ｖ２≦ＶＤＤ＿Ｄの関係に設定されている。一方、反転用のインバータＩＮＶ２には、電源電圧ＶＤＤ＿Ｄがそのまま電源電圧として与えられるとともに、その出力は、遅延コンデンサＣ１で遅延されてインバータＩＮＶ３に与えられる。

したがって、たとえばＶ１＜Ｖ２＜ＶＤＤ＿Ｄの場合、このプリドライバ回路６では、前記データ信号に応答して、先ず１段目のインバータＩＮＶ１が比較的低い電圧Ｖ１でＭＯＳＦＥＴＱ１，Ｑ２のゲート容量の充電を開始し、所定時間遅れて３段目のインバータＩＮＶ３が少し高い電圧Ｖ２でＭＯＳＦＥＴＱ１，Ｑ２のゲート容量の充電を開始し、所定の電荷量となると該ＭＯＳＦＥＴＱ１，Ｑ２がＯＮして、比較的高い電源電圧ＶＤＤ＿Ｄで外部負荷３を駆動することになる。こうして、プリドライバ回路６は、各インバータＩＮＶ１，ＩＮＶ３が、電源電圧ＶＤＤ＿Ｄと同じか、それ以下の電圧値Ｖ１，Ｖ２で、段階的に電圧出力を行うことで、前記メインドライバ回路７の駆動のためのトリガ電圧（ゲート電圧）や電流を段階的に増大してゆくことができるようになっている。以上の構成は、前述の図６で示す従来の半導体集積回路１０１と同様である。

しかしながら、前述の半導体集積回路１０１では、多段階電圧制御のプリドライバ回路１０６は、設計時点で予め固定された段数にて、インバータｉｎｖ１，ｉｎｖ３から異なるタイミングのパルスを発生するのに対して、注目すべきは、本実施の形態の半導体集積回路１のプリドライバ回路６は、パルスの発生段数を切換えられることである。このため、プリドライバ回路６において、インバータＩＮＶ２とインバータＩＮＶ３との間には、それらの間を高インピーダンスに接続するバッファ回路１１が設けられるとともに、データ信号を前記インバータＩＮＶ１とインバータＩＮＶ３との何れに与えるかを切換える切換え回路１２が設けられる。また、グランドバウンス判定回路として、デジタル回路２の発生する雑音のレベルを検出し、その検出結果に応じて前記切換え回路１２の切換えを制御する雑音検出回路１３が設けられる。

したがって、データ信号がインバータＩＮＶ１に与えられるときには、従来と同様に、そのインバータＩＮＶ１の出力が、メインドライバ回路７のＭＯＳＦＥＴＱ１，Ｑ２に直接与えられるとともに、インバータＩＮＶ２で反転され、遅延コンデンサＣ１で遅延され、バッファ回路１１を経て、インバータＩＮＶ３からもＭＯＳＦＥＴＱ１，Ｑ２に与えられる。

これに対して、データ信号がインバータＩＮＶ３に与えられるときには、そのインバータＩＮＶ３の出力がメインドライバ回路７のＭＯＳＦＥＴＱ１，Ｑ２に直接与えられるだけであり、インバータＩＮＶ２とインバータＩＮＶ３との間は、バッファ回路１１によって、高インピーダンスで遮断されている。前記バッファ回路１１は、前記電圧ＶＤＤ＿Ｄの電源とＧＮＤとの間に介在されるバッファ用のＰｃｈＭＯＳＦＥＴＱ１１と、負荷抵抗Ｒ１との直列回路によって構成され、それらの接続点からの出力が前記インバータＩＮＶ３に与えられ、ＰｃｈＭＯＳＦＥＴＱ１１のゲート端子に遅延コンデンサＣ１を介して前記インバータＩＮＶ２の出力が与えられる。

図２は、前記雑音検出回路１３の一構成例を示すブロック図である。この雑音検出回路１３は、大略的に、ソースホロワアンプ１３１と、コンパレータ１３２とを備えて構成される。この雑音検出回路１３の入力端子１３３は、前記ＧＮＤの端子９に接続される。そして、前記デジタル回路２およびアナログ回路５などの共通のグランドライン１４のリードインダクタンスＬ１に対して、この雑音検出回路１３は、ＧＮＤの端子９に専用のグランドライン１５を備え、そのリードインダクタンスＬ２は充分小さい。

したがって、前記入力端子１３３から結合コンデンサＣ１１を介して、前記グランドバウンス（雑音）の電圧を取出すことができ、前記ソースホロワアンプ１３１の非反転入力端に入力される。このソースホロワアンプ１３１の非反転入力端の電位は、端子１６に入力される電源電圧ＶＤＤ＿ＤＥＴを、分圧抵抗Ｒ１１，Ｒ１２で分圧した値に設定され、前記グランドバウンスで変動する。その変動成分は、負帰還されているこのソースホロワアンプ１３１で増幅され、コンパレータ１３２の反転入力端に入力される。

コンパレータ１３２の非反転入力端には、前記電源電圧ＶＤＤ＿ＤＥＴを、分圧抵抗Ｒ１３，Ｒ１４で分圧した基準電圧が入力されており、前記ソースホロワアンプ１３１の出力電圧が前記基準電圧より高くなると、すなわち前記グランドバウンスが予め設定される基準値より大きくなると、コンパレータ１３２は出力端子１３４から切換え回路１２にハイレベルを出力し、前記データ信号をインバータＩＮＶ１に与える。これに対して、前記グランドバウンスが前記所定値より以下であるときには、コンパレータ１３２は切換え回路１２にローレベルを出力し、前記データ信号をインバータＩＮＶ３に与える。

したがって、前記外部負荷３として、たとえばフラッシュメモリにＳＤＲＡＭなどの複数のメモリＩＣが並列に接続され、その負荷容量Ｖｃが比較的大きい場合には、ＭＯＳＦＥＴＱ１，Ｑ２が“Ｈ”、すなわちＰｃｈＭＯＳＦＥＴＱ１がＯＮした場合には、比較的大きな電流Ｉ１が前記外部負荷３に流れ出し、その容量Ｖｃが充電され、ＭＯＳＦＥＴＱ１，Ｑ２が“Ｌ”、すなわちＮｃｈＭＯＳＦＥＴＱ２がＯＮした場合には、前記外部負荷３の容量Ｖｃから半導体集積回路１内に比較的大きな電流Ｉ２が流れ込む。この電流Ｉ２によって、前記リードインダクタンスＬ１と大きなグランドバウンスが発生しようとしても、前記多段階電圧制御のプリドライバ回路６は、インバータＩＮＶ１，ＩＮＶ３によって、小さなトリガ電圧Ｖ１から大きなトリガ電圧Ｖ２へと段階的にメインドライバ回路７におけるＭＯＳＦＥＴＱ１，Ｑ２のゲート容量を充電するので、前記電流Ｉ２の変化ΔＩ２／Δｔを小さくし、グランドバウンスを抑えることができる。こうして、端子１７に接続される電圧ＶＤＤ＿Ａの電源と、前記端子９に接続されるＧＮＤとの間に介在されるアナログ回路５は、所期の性能を（誤動作のない）発揮することができる。

これに対して、前記外部負荷３として、たとえばフラッシュメモリなどの単一のメモリＩＣだけが接続され、その負荷容量Ｖｃが比較的小さい場合には、前記電流Ｉ２、したがってグランドバウンスは元々小さく、前記多段階電圧制御のプリドライバ回路６は、インバータＩＮＶ１をバイパスして、インバータＩＮＶ３のみによって、始めから大きなトリガ電圧Ｖ２でメインドライバ回路７におけるＭＯＳＦＥＴＱ１，Ｑ２のゲート容量を充電する。これによって、外部負荷３であるメモリＩＣなどが、デジタル回路２からの矩形波パルスを受信するにあたって、その矩形波パルスの立上がりおよび立下がり時間が短くなる。

このように構成することで、グランドバウンスによるアナログ回路５への影響、たとえばアナログ受信動作の閾値がずれて受信データを誤判定するようなことを抑えつつ、ＭＯＳＦＥＴＱ１，Ｑ２のＯＮ／ＯＦＦ速度を最大に、すなわち外部負荷３がデジタル回路２からの矩形波パルスを受信するにあたって、前記ＯＮ／ＯＦＦ（「１」／「０」）判定のマージンを最大にすることができる。

また、グランドバウンス判定回路として、雑音検出回路１３がデジタル回路２の発生する雑音のレベルを検出することで、グランドバウンスの原因となる雑音を漏らさず、前記インバータＩＮＶ１〜ＩＮＶ３と、インバータＩＮＶ３のみとの使用段数の切換えに反映させることができる。

さらにまた、前記雑音検出回路１３が、前記デジタル回路２の発生する雑音の検出をグランドバウンス電圧から行うことで、前記グランドバウンス以外の要因による受信誤りを除外して、前記グランドバウンスのみを正確に判定することができる。これによって、前記のようにインバータＩＮＶ１〜ＩＮＶ３と、インバータＩＮＶ３のみとで使用段数を切換えた場合、グランドバウンスを必ず低減することができる。

なお、上述のように雑音検出回路１３がグランドバウンスを検出し、そのレベルに応じて切換え回路１２を切換えるだけでなく、外部負荷３、すなわち該半導体集積回路１の搭載ボードが決定すると、それによって一義的に負荷容量Ｖｃが決定され、グランドバウンスのレベルが大きく変らない場合には、前記雑音検出回路１３としてフリップフロップなどの記憶素子を用い、切換え回路１２の切換え状態を固定するようにしてもよい。また、雑音検出回路１３は、グランドバウンスの電流を検出してもよく、電源電圧ＶＤＤ＿ＤＥＴのゆらぎを検出するようにしてもよい。

（実施の形態２）
図３は、本発明の実施の第２の形態に係る半導体集積回路２１のブロック図である。この半導体集積回路２１は、前述の半導体集積回路１に類似し、対応する部分には同一の参照符号を付して示し、その説明を省略する。注目すべきは、この半導体集積回路２１では、グランドバウンスの判定のために、アナログ回路２５の受信誤りを用いることである。具体的には、前記アナログ回路２５は、イーサーネット（登録商標）の物理回路２５１とＭＡＣ回路２５２とを備えて構成され、前記物理回路２５１内に設けた受信誤り検出回路２５１ａで受信誤りが検出されると、該受信誤り検出回路２５１ａは前記切換え回路１２をインバータＩＮＶ１側に切換え、そうでない場合には前記切換え回路１２をインバータＩＮＶ３側に切換える。

前記受信誤りは、受信したシンボルの組合わせが、前記イーサーネットで定められた組合わせとは異なっていることで判定することができる。前記受信誤り検出回路２５１ａは、必ずしもイーサーネットの物理回路２５１内に設けなくてもよい。また、一定のデータ量当りの受信誤りの割合、すなわち受信誤り率が前記グランドバウンスのレベルの判定基準として用いられてもよい。

図４は、前記受信誤り検出回路２５１ａの動作を説明するためのフローチャートである。前記受信誤り検出回路２５１ａは、初期状態では、前記切換え回路１２をインバータＩＮＶ３側に切換えている。該半導体集積回路２１の電源投入でステップＳ１に移り、受信誤り検出回路２５１ａは、所定時間受信を行って、受信誤りが検出されたか否かを判断し、検出されない場合はそのまま処理を終了、すなわち前記切換え回路１２をインバータＩＮＶ３側に切換えたままとする。これに対して、前記ステップＳ１で受信誤りが検出されると、誤り検出回路２５１ａは、ステップＳ２で前記切換え回路１２に切換え出力を与え、ステップＳ３で前記切換え回路１２はインバータＩＮＶ１側に切換えを行う。

このように前記グランドバウンスのレベルを判定するにあたって、アナログ回路２５で前記閾値のずれによる受信誤りが検出されるか否か、或いは受信誤り率を判定基準として、前記グランドバウンスのレベルを推定することで、前記受信誤りを漏らさず前記インバータＩＮＶ１，ＩＮＶ３の使用段数の切換えに反映することができる。

また、前述の半導体集積回路１では、雑音検出回路１３のグランドライン１５のリードインダクタンスＬ２は、デジタル回路２およびアナログ回路５などの共通のグランドライン１４のリードインダクタンスＬ１に対して充分小さい値でないと、リードインダクタンスＬ１で発生するグランドバウンス量と、このリードインダクタンスＬ２で発生するグランドバウンス量との相対差がなくなり（基準グランド電位が同時に揺れてしまうことになり）、電圧変動が検出し難くなる。これに対して、この半導体集積回路２１では、アナログ回路２５での受信誤りの有無、或いはその割合からグランドバウンスを推定することで、パッケージ上の制約が無くなり、該アナログ回路２５は、デジタル回路２と共通のグランドライン１４に接続することができる。

（実施の形態３）
図５は、本発明の実施の第３の形態に係る半導体集積回路３１のブロック図である。この半導体集積回路３１は、前述の半導体集積回路１に類似し、対応する部分には同一の参照符号を付して示し、その説明を省略する。注目すべきは、この半導体集積回路３１では、デジタル回路３２のプリドライバ回路３６が、３段階の電圧を出力可能なことである。このため、前記インバータＩＮＶ３からの出力は、さらにインバータＩＮＶ４，ＩＮＶ５を介して前記ＭＯＳＦＥＴＱ１，Ｑ２のゲート端子に与えられ、該ＭＯＳＦＥＴＱ１，Ｑ２は、最大で３つのインバータＩＮＶ１，ＩＮＶ３，ＩＮＶ５によって並列に駆動可能である。

前記インバータＩＮＶ５には、降圧回路Ｂ３を介して、前記電源の電圧ＶＤＤ＿Ｄが降圧された電圧Ｖ３が電源電圧として与えられ、Ｖ１≦Ｖ２≦Ｖ３≦ＶＤＤ＿Ｄの関係に設定されている。一方、反転用のインバータＩＮＶ４には、インバータＩＮＶ２と同様に、電源電圧ＶＤＤ＿Ｄがそのまま電源電圧として与えられるとともに、その出力は、遅延コンデンサＣ２で遅延され、バッファ回路４１を介してインバータＩＮＶ５に与えられる。バッファ回路４１は、前記バッファ回路１１と同様に、前記電圧ＶＤＤ＿Ｄの電源とＧＮＤとの間に介在されるバッファ用のＰｃｈＭＯＳＦＥＴＱ１２と、負荷抵抗Ｒ２との直列回路によって構成され、それらの接続点からの出力が前記インバータＩＮＶ５に与えられ、ＰｃｈＭＯＳＦＥＴＱ１２のゲート端子に遅延コンデンサＣ２を介して前記インバータＩＮＶ４の出力が与えられる。

一方、前記データ信号を切換える切換え回路４２は３つの個別接点を有し、それぞれインバータＩＮＶ１，ＩＮＶ３，ＩＮＶ５に接続される。そしてまた注目すべきは、グランドバウンス判定回路である雑音検出回路４３が、前記外部負荷３の駆動中は、予め定める周期毎に、前記切換え回路４２に前記プリドライバ回路３６における前記インバータＩＮＶ１，ＩＮＶ３，ＩＮＶ５の使用段数を、先ず１段のみのインバータＩＮＶ５だけで前記グランドバウンスのレベルを判定し、前記グランドバウンスのレベルが許容レベルでない場合は次のインバータＩＮＶ３を加えるというように、１段階ずつ増加させてゆく動作を繰返すことで、前記プリドライバ回路３６における前記インバータＩＮＶ１，ＩＮＶ３，ＩＮＶ５の使用段数を、前記グランドバウンスのレベルが前記許容レベルを満足する最少の段数に探索を行うことである。

このように構成することで、雑音検出回路４３は、所定周期毎の探索（掃引）によって、グランドバウンスによるアナログ回路５への影響が許容できる範囲で、前記ＭＯＳＦＥＴＱ１，Ｑ２のＯＮ／ＯＦＦ速度を最大に維持し、負荷容量３の変化に対応（適応）することができる。なお、切換え回路４２の切換えの判断基準には、図３の半導体集積回路２１のように、受信誤りや、その割合が用いられてもよい。

１，２１，３１ 半導体集積回路
２，３２ デジタル回路
３ 外部負荷
５，２５ アナログ回路
６，３６ プリドライバ回路
７ メインドライバ回路
１０ 外付け抵抗
１１，４１ バッファ回路
１２，４２ 切換え回路
１３，４３ 雑音検出回路
１３１ ソースホロワアンプ
１３２ コンパレータ
１４，１５ グランドライン
２５１ 物理回路
２５１ａ 受信誤り検出回路
２５２ ＭＡＣ回路
Ｂ１，Ｂ２，Ｂ３ 降圧回路
Ｃ１，Ｃ２ 遅延コンデンサ
Ｃ１１ 結合コンデンサ
ＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４，ＩＮＶ５ インバータ
Ｌ１，Ｌ２ リードインダクタンス
Ｑ１；Ｑ１１，Ｑ１２ ＰｃｈＭＯＳＦＥＴ
Ｑ２ ＮｃｈＭＯＳＦＥＴ
Ｒ１，Ｒ２ 負荷抵抗
Ｒ１１，Ｒ１２；Ｒ１３，Ｒ１４ 分圧抵抗

Claims (6)

1. クロックに同期して動作するデジタル回路と、
   信号の時間的な変化を連続的に捕らえて処理するアナログ回路と、
   外部負荷を駆動するメインドライバ回路と、
   複数段のドライブ素子を備えて成り、前記デジタル回路からの出力に応答して前記メインドライバ回路を駆動し、その駆動のためのトリガ電圧を前記複数段のドライブ素子が順次動作することで段階的に出力することができる多段階電圧制御型のプリドライバ回路と、
   前記プリドライバ回路における前記ドライブ素子の使用段数を切換えることができる切換え回路と、
   前記メインドライバ回路による前記外部負荷の駆動に伴い、その外部負荷の負荷容量から該メインドライバ回路への電流の少なくとも吸込みによって生じるグランドバウンスのレベルを判定し、その判定結果に応答して、前記切換え回路に前記プリドライバ回路における前記ドライブ素子の使用段数を切換えさせるグランドバウンス判定回路と、を含み、
   前記切換え回路は、前記グランドバウンスのレベルが大きいと判定された場合、前記ドライブ素子の使用段数を増やす切り換えをし、前記グランドバウンスのレベルが小さいと判定された場合、前記ドライブ素子の使用段数を減らす切り換えをすることを特徴とする半導体集積回路。
2. 前記グランドバウンス判定回路は、前記デジタル回路が発生する雑音のレベルから前記グランドバウンスのレベルを判定することを特徴とする請求項１記載の半導体集積回路。
3. 前記グランドバウンス判定回路は、前記アナログ回路における受信誤りから前記グランドバウンスのレベルを判定することを特徴とする請求項１記載の半導体集積回路。
4. 前記グランドバウンス判定回路は、グランドバウンス電圧を検出することで前記グランドバウンスのレベルを判定することを特徴とする請求項１または２記載の半導体集積回路。
5. 前記グランドバウンス判定回路は、前記外部負荷の駆動中は、前記切換え回路に前記プリドライバ回路における前記ドライブ素子の使用段数を、最少段数から１段階増加させて前記グランドバウンスのレベルを判定する動作を行い、前記グランドバウンスのレベルが許容レベルでない場合は前記動作を繰返すことで、前記プリドライバ回路における前記ドライブ素子の使用段数を、前記グランドバウンスのレベルが前記許容レベルを満足する最少の段数に探索を行うことを特徴とする請求項１〜４のいずれか１項に記載の半導体集積回路。
6. 前記の構成を、アドレスバスまたはデータバスの出力段に備えることを特徴とする請求項１〜５のいずれか１項に記載の半導体集積回路。

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