JP4835665B2

JP4835665B2 - リンギング低減回路および該リンギング低減回路を備えた半導体集積回路

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Publication number: JP4835665B2
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Inventors: 信昭辻; 博賢川合
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Description

この発明は、Ｄ級増幅器等、負荷をパルス駆動する回路に好適なリンギング低減回路およびこのリンギング低減回路を備えた半導体集積回路に関する。

周知の通り、Ｄ級増幅器は、負荷駆動用の出力トランジスタをＯＮ／ＯＦＦさせ、負荷に対して断続的に通電を行う。ここで、負荷の断続的な通電の際、Ｄ級増幅器の負荷や電源線や接地線に介在する寄生インダクタンスに流れる電流が急激に変化するため、これらの寄生インダクタンスにノイズが発生し、これがリンギングとなってＤ級増幅器の出力信号中に現れる。このようなリンギングは、Ｄ級増幅器の再生品質を低下させる一因となり、また、負荷やＤ級増幅器にダメージを与える一因ともなるので、低く抑えることが望まれる。特許文献１は、出力トランジスタの出力信号波形の時間勾配を緩やかにする技術を提案している。この種の技術をＤ級増幅器に適用すれば、出力信号波形の時間勾配が緩やかになることにより出力トランジスタに流れる電流の急激な変化がなくなり、リンギングを低減することができる。
特許第３１５２２０４号

しかしながら、特許文献１に開示された技術は、出力信号波形の時間勾配を緩やかにするものであるため、これを適用すると、Ｄ級増幅器の動作速度が犠牲になるという問題があった。なお、この問題は、Ｄ級増幅器に限らず、負荷を高速駆動する必要があり、かつ、出力信号におけるリンギングを低減することが求められる半導体集積回路に共通の問題である。

この発明は、以上説明した事情に鑑みてなされたものであり、動作速度を犠牲にすることなく、出力信号中のリンギングを低減することができる半導体集積回路を提供することを目的とする。

この発明は、半導体集積回路内の出力バッファ回路の出力信号を前記半導体集積回路の外部の負荷に伝える出力信号線と前記出力バッファ回路に電源電圧を供給する高電位電源線または低電位電源線との間に介挿されたスイッチング素子と、前記出力信号線を介して前記負荷に与えられる出力信号にリンギングが生じ、前記出力信号が基準レベルを正方向または負方向に越えた場合に、前記スイッチング素子をＯＮ状態とする信号を出力するコンパレータを含むリンギング検出手段とを具備し、前記コンパレータは、前記基準レベルを伝達する配線にソースが接続された第１の電界効果トランジスタと、前記第１の電界効果トランジスタのゲートおよびドレインの接続点と前記高電位電源線または低電位電源線との間に介挿された第１の定電流源と、前記出力信号線にソースが接続され、前記第１の電界効果トランジスタのゲートおよびドレインの接続点がゲートに接続された第２の電界効果トランジスタと、前記第２の電界効果トランジスタのドレインと前記高電位電源線または低電位電源線との間に介挿された第２の定電流源とを具備し、前記第２の電界効果トランジスタのドレインから前記スイッチング素子をＯＮ状態とする信号を出力することを特徴とするリンギング低減回路を提供する。
かかる発明によれば、出力バッファ回路のスイッチング動作により出力信号にリンギングが生じ、出力信号が基準レベルを正方向または負方向に越えた場合に、スイッチング素子がＯＮ状態とされ、出力信号線から低電位電源線または高電位電源線への放電が行われ、リンギングが低減される。

以下、図面を参照し、この発明の実施の形態を説明する。

＜第１実施形態＞
図１および図２はこの発明の第１実施形態であるリンギング低減回路４０ＰＡおよび４０ＮＡを備えたＤ級増幅器１００Ａの構成を示す回路図である。ここで、図１にはリンギング低減回路４０ＮＡの回路構成が示されており、図２にはリンギング低減回路４０ＰＡの回路構成が示されている。

Ｄ級増幅器１００Ａは、高電位電源端子１０１と、低電位電源端子１０２と、入力端子１０３と、出力端子１０４を有している。ここで、高電位電源端子１０１は、Ｄ級増幅器１００Ａの外部の高電位電源線１３１を介して電源ＶＤＤの正極に接続され、低電位電源端子１０２はＤ級増幅器１００Ａの外部の低電位電源線１３２を介して電源ＶＤＤの負極に接続され、かつ、接地されている。なお、図示の例では、単一の電源が使用されているため、低電位電源端子１０２が接地されているが、正の電源電圧を発生する電源と負の電源電圧を発生する電源を用いた構成とする場合には、高電位電源端子１０１を前者の電源の出力端子に接続し、低電位電源端子１０２を後者の電源の出力端子に接続すればよい。入力端子１０３には、図示しない音源からオーディオ信号が入力される。出力端子１０４と低電位電源線１３２との間には、ローパスフィルタおよびスピーカ等の負荷２００が介挿されている。

Ｄ級増幅器１００Ａは、図示の各回路を半導体基板上に形成し、パッケージに封止してなる半導体集積回路である。ここで、半導体基板には、高電位電源端子１０１に接続された高電位電源線１１１および低電位電源端子１０２に接続された低電位電源線１１２が形成されている。Ｄ級増幅器１００Ａを構成する各回路には、電源ＶＤＤから高電位電源線１３１、高電位電源端子１０１、リードやボンディングワイヤ等の寄生インダクタンス１４１および高電位電源線１１１を介して電源電流が供給され、各回路を通過した電源電流は低電位電源線１１２、リードやボンディングワイヤ等の寄生インダクタンス１４２、低電位電源端子１０２および低電位電源線１３２を介して電源ＶＤＤの負極に至る。

Ｄ級増幅器１００Ａにおいて、ＰＷＭ変調器１０は、入力端子１０３を介して与えられる入力信号のレベルに応じてパルス幅変調されたパルスを出力する回路である。プリドライバ２０は、このパルスに応じて、出力バッファ回路３０を駆動する回路である。図示の例において、出力バッファ回路３０は、いわゆるインバータ構成の回路であり、高電位電源線１１１および低電位電源線１１２間に介挿されたＰチャネル電界効果トランジスタ（以下、単にＰチャネルトランジスタという）３０ＰおよびＮチャネル電界効果トランジスタ（以下、単にＮチャネルトランジスタという）３０Ｎにより構成されている。ここで、Ｐチャネルトランジスタ３０ＰおよびＮチャネルトランジスタ３０Ｎの各ドレインは互いに接続され、その接続点は出力信号線１２０を介して出力端子１０４に接続されている。プリドライバ２０は、ＰＷＭ変調器１０から供給されるパルスのパルス幅に応じた期間、負荷２００に対する通電が行われるように、各トランジスタ３０Ｐおよび３０ＮのゲートにパルスＧＰおよびＧＮを各々供給する。また、プリドライバ２０は、いわゆる貫通電流を防止するため、トランジスタ３０Ｐおよび３０Ｎが同時にＯＮ状態とならないように各トランジスタのゲートに供給するパルスのタイミング調整を行う回路を含んでいる。

リンギング低減回路４０ＮＡおよび４０ＰＡは、本実施形態に特有の回路である。ここで、リンギング低減回路４０ＮＡは、図１に示すように、スイッチング素子としてのＮチャネルトランジスタ４０１と、リンギング検出手段としてのコンパレータ４１０とにより構成されている。ここで、トランジスタ４０１のドレインは、出力バッファ回路３０の出力信号ＯＵＴを外部の負荷２００に伝える出力信号線１２０に接続されており、トランジスタ４０１のソースは、出力バッファ回路３０に電源電圧を供給する高電位電源線１１１および低電位電源線１１２のうち低電位電源線１１２に接続されている。コンパレータ４１０は、Ｐチャネルトランジスタ４１１および４１２と、定電流源４１３および４１４とを有している。ここで、トランジスタ４１１のソースは、コンパレータ４１０の非反転入力端子（＋端子）となっており、出力信号線１２０に接続されている。また、トランジスタ４１２のソースは、コンパレータ４１０の反転入力端子（−端子）となっており、高電位電源線１１１に接続されている。トランジスタ４１１のゲートとトランジスタ４１２のゲートは、トランジスタ４１２のドレインに接続されており、このトランジスタ４１２のドレインは定電流源４１４を介して低電位電源線１１２に接続されている。また、トランジスタ４１１のドレインは、定電流源４１３を介して低電位電源線１１２に接続されている。このトランジスタ４１１のドレインと定電流源４１３との接続点はコンパレータ４１０の出力端子となっており、トランジスタ４０１のゲートに接続されている。以上の構成により、コンパレータ４１０は、出力信号線１２０を介して負荷２００に与えられる出力信号ＯＵＴと、基準レベルである高電位電源線１１１のレベルＰＶＤＤＩとを比較し、出力信号ＯＵＴが基準レベルを正方向に越えた場合（オーバシュートが発生した場合）に、トランジスタ４０１にＨレベルのゲート電圧を与え、スイッチング素子であるトランジスタ４０１をＯＮ状態とする。

また、リンギング低減回路４０ＰＡは、図２に示すように、スイッチング素子としてのＮチャネルトランジスタ４０２と、リンギング検出手段としてのコンパレータ４２０およびインバータ４２９とにより構成されている。ここで、トランジスタ４０２のソースは出力信号線１２０に接続されており、トランジスタ４０２のドレインは、高電位電源線１１１に接続されている。コンパレータ４２０は、Ｎチャネルトランジスタ４２１および４２２と、定電流源４２３および４２４とを有している。ここで、トランジスタ４２１のソースは、コンパレータ４２０の非反転入力端子（＋端子）となっており、出力信号線１２０に接続されている。また、トランジスタ４２２のソースは、コンパレータ４２０の反転入力端子（−端子）となっており、低電位電源線１１２に接続されている。トランジスタ４２１のゲートとトランジスタ４２２のゲートは、トランジスタ４２２のドレインに接続されており、このトランジスタ４２２のドレインは定電流源４２４を介して高電位電源線１１１に接続されている。また、トランジスタ４２１のドレインは、定電流源４２３を介して高電位電源線１１１に接続されている。このトランジスタ４２１のドレインと定電流源４２３との接続点はコンパレータ４２０の出力端子となっており、インバータ４２９を介してトランジスタ４０２のゲートに接続されている。以上の構成により、コンパレータ４２０は、出力信号線１２０を介して負荷２００に与えられる出力信号ＯＵＴと、基準レベルである低電位電源線１１２のレベルＰＶＳＳＩとを比較する。そして、出力信号ＯＵＴが基準レベルを負方向に越えた場合（アンダシュートが発生した場合）に、コンパレータ４２０はＬレベルの信号を出力し、インバータ４２９はこのコンパレータ４２０の出力信号をＨレベルに反転してトランジスタ４０２のゲートに供給し、トランジスタ４０２をＯＮ状態とする。

本実施形態において、スイッチング素子であるトランジスタ４０１および４０２は、出力信号線１２０上の出力信号ＯＵＴにオーバシュートまたはアンダシュートが発生する場合に、出力信号線１２０から低電位電源線１１２または高電位電源線１１１に放電を行わせて余分なエネルギーを逃がし、オーバシュートまたはアンダシュートを低減する役割を果たす。従って、このオーバシュートやアンダシュートの低減が適度に行われるように、トランジスタ４０１および４０２のチャネル幅を適切なサイズとすることが求められる。好ましい態様において、トランジスタ４０１および４０２のチャネル幅は、出力バッファ回路３０のトランジスタ３０Ｎのチャネル幅の１／１００程度である。

なお、リンギング低減回路４０ＰＡでは、Ｎチャネルトランジスタ４０２をＰチャネルトランジスタに置き換え、コンパレータ４２０の出力信号をインバータ４２９を介さずにこのＰチャネルトランジスタのゲートに与えるようにしてもよい。本実施形態において、Ｐチャネルトランジスタではなく、Ｎチャネルトランジスタ４０２を採用しているのは、同一チャネル幅の場合にＮチャネルトランジスタの方がＰチャネルトランジスタよりもＯＮ抵抗を低くすることができるからである。

図３は、本実施形態における各部の波形を示す波形図である。この図３に示すように、Ｄ級増幅器１００Ａでは、トランジスタ３０Ｐおよび３０Ｎが交互にＯＮ状態となるように、各トランジスタのゲートに対するパルスＧＰおよびＧＮが発生される。また、各トランジスタのＯＮ／ＯＦＦ切り換えの際には、貫通電流を防止するため、トランジスタ３０ＰがＯＮ状態からＯＦＦ状態になってからトランジスタ３０ＮがＯＦＦ状態からＯＮ状態になり、トランジスタ３０ＮがＯＮ状態からＯＦＦ状態になってからトランジスタ３０ＰがＯＦＦ状態からＯＮ状態になるように、各パルスＧＰおよびＧＮが図示のようにタイミング調整された状態でプリドライバ２０から出力される。

図３に示す時刻ｔ１では、トランジスタ３０ＰがＯＦＦ状態、トランジスタ３０ＮがＯＮ状態となっている。このため、負荷２００からトランジスタ３０Ｎへと流れ込む負の電流Ｉが流れる。次に時刻ｔ２になると、トランジスタ３０ＮがＯＦＦ状態となる。このとき、誘導性負荷である負荷２００に流れていた電流Ｉの経路が断たれ、それまで負荷２００に流れていた電流が例えばトランジスタ３０Ｐのドレインとその背景であるＮ型基板との間の寄生ダイオードとボンディングワイヤ等の寄生インダクタンスを介して電源ＶＤＤに流れるため、負荷２００の両端に振動性の高電圧が誘発される。このため、信号ＯＵＴのレベルにリンギングが生じる。しかし、本実施形態では、信号ＯＵＴのレベルが高電位電源線１１１のレベルＰＶＤＤＩを正方向に越えるオーバシュートが発生している期間、リンギング低減回路４０ＮＢ内のコンパレータ４１０からＮチャネルトランジスタ４０１にＨレベルのゲート電圧が与えられ、Ｎチャネルトランジスタ４０１がＯＮ状態とされる。この結果、Ｎチャネルトランジスタ４０１により出力信号線１２０から低電位電源線１１２に電流が放電され、図示のように信号ＯＵＴのオーバシュートが低減される。

次に時刻ｔ３では、トランジスタ３０ＰがＯＮ状態、トランジスタ３０ＮがＯＦＦ状態となっている。このため、トランジスタ３０Ｐから負荷２００へと流れ込む正の電流Ｉが流れる。次に時刻ｔ４になると、トランジスタ３０ＰがＯＦＦ状態となる。このとき、誘導性負荷である負荷２００に流れていた電流Ｉの経路が断たれ、それまで負荷２００に流れていた電流が例えばトランジスタ３０Ｎのドレインとその背景であるＰ型基板との間の寄生ダイオードとボンディングワイヤ等の寄生インダクタンスを介して流れるため、負荷２００の両端に振動性の高電圧が誘発される。このため、信号ＯＵＴのレベルにリンギングが生じる。しかし、本実施形態では、信号ＯＵＴのレベルが低電位電源線１１１のレベルＰＶＳＳＩを負方向に越えるアンダシュートが発生している期間、リンギング低減回路４０ＰＡ内のトランジスタ４０２がＯＮ状態とされる。この結果、トランジスタ４０２により出力信号線１２０および高電位電源線１１１間の放電が行われ、図示のように信号ＯＵＴのアンダシュートが低減される。

以上説明したように、本実施形態によれば、Ｄ級増幅器１００Ａの動作速度を犠牲にすることなく、リンギングを低減することができる。

＜第２実施形態＞
図４および図５はこの発明の第２実施形態であるリンギング低減回路４０ＰＢおよび４０ＮＢを備えたＤ級増幅器１００Ｂの構成を示す回路図である。ここで、図４にはリンギング低減回路４０ＮＢの回路構成に示されており、図５にはリンギング低減回路４０ＰＢの回路構成が示されている。なお、これらの図において、前掲図１および図２に示された部分と対応する部分には共通の符号を付け、その説明を省略する。

上記第１実施形態では、リンギング検出手段であるコンパレータ４１０および４２０が、出力信号線１２０のレベルと高電位電源線１１１のレベルＰＶＤＤＩまたは低電位電源線１１２のレベルＰＶＳＳＩとを比較することにより、出力信号ＯＵＴにおけるリンギングの発生を検知した。

しかしながら、出力バッファ回路３０のスイッチング電流が寄生インダクタンス１４１および１４２に流れるとき、寄生インダクタンス１４１および１４２に大きな逆起電力が誘発されるため、高電位電源線１１１のレベルＰＶＤＤＩおよび低電位電源線１１２のレベルＰＶＳＳＩに振動性の雑音が発生する。この振動性の雑音の振幅が大きい場合、出力バッファ回路３０の出力信号ＯＵＴにオーバシュートやアンダシュートが発生していない場合にも、コンパレータ４１０または４２０がトランジスタ４０１または４０２を誤ってＯＮ状態とし、出力信号ＯＵＴを歪ませる可能性がある。

そこで、本実施形態では、図４および図５に示すように、出力バッファ回路３０を含む各回路に電源電圧を供給するための高電位電源端子１０１および低電位電源端子１０２とは別の高電位電源端子１０１ａおよび低電位電源端子１０２ａがＤ級増幅器１００Ｂに設けられ、各々、電源ＶＤＤの正極および負極に接続されている。そして、リンギング低減回路４０ＮＢにおけるコンパレータ４１０は、出力信号ＯＵＴを高電位電源端子１０１ａに接続された高電位電源線１１１ａのレベルＰＶＤＤＩａと比較することにより、出力信号ＯＵＴのオーバシュートを検出する。また、リンギング低減回路４０ＰＢにおけるコンパレータ４２０は、出力信号ＯＵＴを低電位電源端子１０２ａに接続された低電位電源線１１２ａのレベルＰＶＳＳＩａと比較することにより、出力信号ＯＵＴのアンダシュートを検出する。

リンギング低減回路ＮＢは、上記第１実施形態におけるリンギング低減回路ＮＡに対して、Ｐチャネルトランジスタ４３１とノンインバーティングバッファ４３２を追加した構成となっている。ここで、トランジスタ４３１は、ソースが出力信号線１２０に接続され、ゲートおよびドレインがコンパレータ４１０のトランジスタ４１１のソースに接続されている。このトランジスタ４３１は、オーバシュートとはいえないような微妙な振動が出力信号ＯＵＴに発生した場合に、コンパレータ４１０がそのような微妙な振動に過敏に反応しないように、コンパレータ４１０の感度を鈍らせる役割を果たす。同様に、リンギング低減回路ＰＢにも、コンパレータ４２０の感度を鈍らせるＮチャネルトランジスタ４３３が追加されている。ノンインバーティングバッファ４３２は、コンパレータ４１０の出力信号を増幅し、トランジスタ４０１のＯＮ／ＯＦＦ切り換えを確実に行えるレベルのゲート電圧を発生する役割を果たす。

本実施形態において、高電位電源線１１１ａと高電位電源端子１０１ａとの間にはリードやボンディングワイヤ等の寄生インダクタンス１４１ａが介在しており、低電位電源線１１２ａと低電位電源端子１０２ａとの間にもリードやボンディングワイヤ等の寄生インダクタンス１４２ａが介在している。しかし、高電位電源端子１０１ａおよび低電位電源端子１０２ａ間には出力バッファ回路３０が介挿されていないため、寄生インダクタンス１４１ａおよび１４２ａを出力バッファ回路３０のスイッチング電流が流れることはない。このため、高電位電源線１１１ａのレベルＰＶＤＤＩａおよび低電位電源線１１２ａのレベルＰＶＳＳＩａは、高電位電源線１１１のレベルＰＶＤＤＩおよび低電位電源線１１２のレベルＰＶＳＳＩに比べて、雑音が少なく安定したレベルとなる。従って、本実施形態によれば、出力バッファ回路３０のスイッチングにより高電位電源線１１１のレベルＰＶＤＤＩおよび低電位電源線１１２のレベルＰＶＳＳＩに大きな雑音が発生する場合においても、出力信号ＯＵＴにおけるオーバシュートやアンダシュートの誤検出を防止することができる。

＜第３実施形態＞
図６および図７はこの発明の第３実施形態であるリンギング低減回路４０ＰＣおよび４０ＮＣを備えたＤ級増幅器１００Ｃの構成を示す回路図である。ここで、図６にはリンギング低減回路４０ＮＣの回路構成に示されており、図７にはリンギング低減回路４０ＰＣの回路構成が示されている。なお、これらの図において、前掲図１および図２並びに前掲図４および図５に示された部分と対応する部分には共通の符号を付け、その説明を省略する。

本実施形態においても、上記第２実施形態と同様、出力バッファ回路３０を含む各回路に電源電圧を供給するための高電位電源端子１０１および低電位電源端子１０２とは別の高電位電源端子１０１ａおよび低電位電源端子１０２ａがＤ級増幅器１００Ｃに設けられ、各々、電源ＶＤＤの正極および負極に接続されている。そして、オーバシュートおよびアンダシュートの検出に当たっては、高電位電源端子１０１ａに接続された高電位電源線１１１ａのレベルＰＶＤＤＩａおよび低電位電源端子１０２ａに接続された低電位電源線１１２ａのレベルＰＶＳＳＩａが基準レベルとして用いられる。

本実施形態において、出力信号線１２０と高電位電源線１１１との間には、Ｐチャネルトランジスタ３０Ｐのドレインとその背景であるＮ型基板との間の寄生ダイオードが介挿されている。このため、出力信号ＯＵＴにオーバシュートが生じるとき、出力信号ＯＵＴよりも概ね寄生ダイオードの順方向電圧ＶＢ分だけ低い電位のオーバシュートが高電位電源線１１１のレベルＰＶＤＤＩに生じる。また、出力信号線１２０と低電位電源線１１２との間には、Ｎチャネルトランジスタ３０Ｎのドレインとその背景であるＰ型基板との間の寄生ダイオードが介挿されている。このため、出力信号ＯＵＴにアンダシュートが生じるとき、出力信号ＯＵＴよりも概ね寄生ダイオードの順方向電圧ＶＢ分だけ高い電位のアンダシュートが低電位電源線１１２のレベルＰＶＳＳＩに生じる。

そこで、本実施形態におけるリンギング低減回路４０ＮＣのコンパレータ４１０は、高電位電源線１１１のレベルＰＶＤＤＩをそれよりも雑音が少なく安定した高電位電源線１１１ａのレベルＰＶＤＤＩａと比較し、前者のレベルＰＶＤＤＩが後者のレベルＰＶＤＤＩａよりも高いとき、トランジスタ４０１をＯＮ状態とする信号を出力する。また、本実施形態におけるリンギング低減回路４０ＰＣのコンパレータ４２０は、低電位電源線１１２のレベルＰＶＳＳＩをそれよりも雑音が少なく安定した低電位電源線１１２ａのレベルＰＶＳＳＩａと比較し、前者のレベルＰＶＳＳＩが後者のレベルＰＶＳＳＩａよりも低いとき、トランジスタ４０２をＯＮ状態とする信号を出力する。
本実施形態においても上記第２実施形態と同様な効果が得られる。

以上、この発明の第１〜第３実施形態を説明したが、この発明には、他にも各種の実施形態が考えられる。例えば次の通りである。

（１）上記実施形態では、インバータ構成の出力バッファ回路３０を有するＤ級増幅器に本発明を適用したが、本発明は、ＰチャネルおよびＮチャネルのトランジスタペアを２対用いたブリッジ構成の出力バッファ回路を有するＤ級増幅器にも適用可能である。また、本発明は、Ｄ級増幅器に限らず、リンギングの低減が望まれる各種の半導体集積回路に適用可能である。

（２）上記実施形態では、オーバシュートを低減するリンギング低減回路とアンダシュートを低減するリンギング低減回路の両方を半導体集積回路に設けたが、いずれか一方のみを設けてもよい。

（３）上記各実施形態では、リンギング低減回路を半導体集積回路の内部に設けたが、リンギングの低減が望まれる半導体集積回路の外側にリンギング低減回路を設け、半導体集積回路に接続してもよい。

（４）高電位電源線１１１ａ、低電位電源線１１２ａは、半導体集積回路内の電源電圧の安定な箇所に接続してもよい。

この発明の第１実施形態であるリンギング低減回路を備えたＤ級増幅器の構成を示し、特にオーバシュートの低減を行うリンギング低減回路の構成を示す回路図である。同Ｄ級増幅器の構成を示し、特にアンダシュートの低減を行うリンギング低減回路の構成を示す回路図である。同実施形態における各部の波形を示す波形図である。この発明の第２実施形態であるリンギング低減回路を備えたＤ級増幅器の構成を示し、特にオーバシュートの低減を行うリンギング低減回路の構成を示す回路図である。同Ｄ級増幅器の構成を示し、特にアンダシュートの低減を行うリンギング低減回路の構成を示す回路図である。この発明の第３実施形態であるリンギング低減回路を備えたＤ級増幅器の構成を示し、特にオーバシュートの低減を行うリンギング低減回路の構成を示す回路図である。同Ｄ級増幅器の構成を示し、特にアンダシュートの低減を行うリンギング低減回路の構成を示す回路図である。

符号の説明

１００Ａ,１００Ｂ,１００Ｃ……Ｄ級増幅器、１１１,１１１ａ，１３１……高電位電源線、１１２,１１２ａ，１３２……低電位電源線、４０ＰＡ,４０ＮＡ,４０ＰＢ,４０ＮＢ,４０ＰＣ,４０ＮＣ……リンギング低減回路、３０Ｐ，４１１，４１２，４３１……Ｐチャネルトランジスタ、３０Ｎ，４０１,４０２，４２１，４２２，４３３……Ｎチャネルトランジスタ、４１０,４２０……コンパレータ、１０１，１０１ａ……高電位電源端子、１０２，１０２ａ……低電位電源端子、１０３……入力端子、１０４……出力端子、１４１，１４２，１４１ａ，１４２ａ……寄生インダクタンス、１０……ＰＷＭ変調器、２０……プリドライバ、４１３，４１４，４２３，４２４……定電流源、４２９……インバータ、４３２……ノンインバーティングバッファ、２００……負荷。

Claims

半導体集積回路内の出力バッファ回路の出力信号を前記半導体集積回路の外部の負荷に伝える出力信号線と前記出力バッファ回路に電源電圧を供給する高電位電源線または低電位電源線との間に介挿されたスイッチング素子と、
前記出力信号線を介して前記負荷に与えられる出力信号にリンギングが生じ、前記出力信号が基準レベルを正方向または負方向に越えた場合に、前記スイッチング素子をＯＮ状態とする信号を出力するコンパレータを含むリンギング検出手段とを具備し、
前記コンパレータは、
前記基準レベルを伝達する配線にソースが接続された第１の電界効果トランジスタと、
前記第１の電界効果トランジスタのゲートおよびドレインの接続点と前記高電位電源線または低電位電源線との間に介挿された第１の定電流源と、
前記出力信号線にソースが接続され、前記第１の電界効果トランジスタのゲートおよびドレインの接続点がゲートに接続された第２の電界効果トランジスタと、
前記第２の電界効果トランジスタのドレインと前記高電位電源線または低電位電源線との間に介挿された第２の定電流源とを具備し、
前記第２の電界効果トランジスタのドレインから前記スイッチング素子をＯＮ状態とする信号を出力することを特徴とするリンギング低減回路。
前記リンギング検出手段は、前記出力バッファ回路に電源電圧を供給する高電位電源線または低電位電源線のレベルを前記基準レベルとすることを特徴とする請求項１に記載のリンギング低減回路。
前記リンギング検出手段は、前記出力バッファ回路に電源電圧を供給する高電位電源線または低電位電源線とは別の電源線に与えられるレベルを前記基準レベルとすることを特徴とする請求項１に記載のリンギング低減回路。
前記スイッチング素子は、前記出力信号線と前記低電位電源線との間に介挿されており、
前記リンギング検出手段は、前記出力信号が前記高電位電源線のレベルまたは該レベルよりも安定したレベルである基準レベルを正方向に越えたことを検出した場合に、前記スイッチング素子をＯＮ状態とする信号を出力することを特徴とする請求項１〜３のいずれか１の請求項に記載のリンギング低減回路。
前記スイッチング素子は、前記出力信号線と前記高電位電源線との間に介挿されており、
前記リンギング検出手段は、前記出力信号が前記低電位電源線のレベルまたは該レベルよりも安定したレベルである基準レベルを負方向に越えたことを検出した場合に、前記スイッチング素子をＯＮ状態とする信号を出力することを特徴とする請求項１〜３のいずれか１の請求項に記載のリンギング低減回路。
前記スイッチング素子として、前記出力信号線と前記低電位電源線との間に介挿された第１のスイッチング素子と、前記出力信号線と前記高電位電源線との間に介挿された第２のスイッチング素子とを具備し、
前記リンギング検出手段は、前記コンパレータとして、前記出力信号が前記高電位電源線のレベルまたは該レベルよりも安定したレベルである第１の基準レベルを正方向に越えたことを検出した場合に、前記第１のスイッチング素子をＯＮ状態とする信号を出力する第１のコンパレータと、前記出力信号が前記低電位電源線のレベルまたは該レベルよりも安定したレベルである第２の基準レベルを負方向に越えたことを検出した場合に、前記第２のスイッチング素子をＯＮ状態とする信号を出力する第２のコンパレータとを含むことを特徴とする請求項１〜３のいずれか１の請求項に記載のリンギング低減回路。
請求項１〜６のいずれか１の請求項に記載のリンギング低減回路を搭載してなることを特徴とする半導体集積回路。