KR101948223B1 - 차동 증폭기 회로 - Google Patents

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Abstract

차동 증폭기 회로는, 입력신호와 기준전압을 차동 증폭해 정출력 신호와 부출력 신호를 생성하는 차동 증폭부; 상기 차동 증폭부에 흐르는 전류량을 제어하기 위한 전류원; 및 상기 입력신호의 레벨에 따라 상기 전류원의 전류량을 제어하기 위한 전류 제어부를 포함한다.

Description

차동 증폭기 회로{DIFFERENTIAL AMPLIFIER CIRCUIT}
본 발명은 차동 증폭기 회로에 관한 것으로, 더욱 자세하게는 수도 디퍼런셜(pseudo-differential) 방식의 입력 신호를 입력받는 차동 증폭기 회로(버퍼 회로)에서 출력신호 비대칭인 현상을 개선하기 위한 기술에 관한 것이다.
도 1은 종래의 차동 증폭기 회로(100)의 구성도이다.
도 1을 참조하면, 종래의 차동 증폭기 회로는, 차동 증폭부(110)와, 전류원(120)을 포함한다.
차동 증폭부(110)는 정입력단(A)과 부입력단(B)의 전압 차이를 증폭해 정출력 신호(OUT)와 부출력 신호(OUTB)를 생성한다. 그리고, 전류원(120)은 차동 증폭부(110)에 일정한 양의 전류가 흐를 수 있도록 제어한다.
도 2a,b는 차동 증폭기 회로(100)의 입력단자들(A,B)로 입력되는 입력신호들의 파형에 따른 출력신호들(OUT, OUTB)의 파형을 도시한 도면이다.
도 2a를 참조하면, 입력단자(A)에는 정입력 신호(IN)가 입력되고 입력단자(B)에는 정입력 신호(IN)를 반전한 부입력 신호(INB)가 입력된다. 이와 같은 입력을 완전한 디퍼런셜 입력(fully-differential input)이라고 한다. 완전한 디퍼런셜 방식의 입력신호들(IN, INB)은 대칭적인(symmetric) 파형을 가지므로, 차동 증폭기 회로(100)의 출력신호들(OUT, OUTB)도 입력신호들(IN, INB)과 마찬가지로 대칭적인 파형을 가진다.
도 2b를 참조하면, 입력단자(A)에는 입력 신호가 입력되고, 입력단자(B)에는 기준전압(VREF)이 입력된다. 이와 같은 입력을 수도 디퍼런셜 입력(pseudo-differential input)이라고 한다. 수도 디퍼런셜 방식의 입력신호들(IN, VREF)은 기준전압(VREF)이 스윙하지 않으므로 비대칭적인(asymmetric) 파형을 가지며, 차동 증폭기 회로(100)의 출력신호들(OUT, OUTB)도 비대칭적인 파형을 가지게 된다. 특히, 정출력 신호(OUT)의 스윙폭이 부출력 신호(OUTB)의 스윙폭보다 좁아지며, 이는 차동 증폭기 회로(100) 후단에서 정출력 신호(OUT)와 부출력 신호(OUTB)를 사용하는 회로에서의 신호 왜곡(amplitude (DC) 왜곡, time (AC) 왜곡, duty error 등)을 발생시킨다.
도 2b에 나타난 문제를 해결하기 위해서는 완전한 디퍼런셜 방식의 입력을 사용하면 되지만, 다양한 집적회로 칩들 중에는 디퍼런셜 방식의 입력신호를 제공받지 못하고 싱글 엔디드(single-ended) 방식의 입력신호만을 제공받는 경우가 많으므로, 수도 디퍼런셜 방식의 입력을 사용은 필수적인 경우가 많다.
차동 증폭기 회로에 수도 디퍼런셜 방식의 입력신호들이 입력될 때 발생하는 문제를 해결하기 위한 연구로 Hamid Partovi 등에 의해 발표된 논문 'Single-Ended Transceiver Design Techniques for 5.33Gb/s Graphics Application' (ISCCC 2009/SESSION 7/DRAM/7.5)에서 차동 증폭기의 입력단자(A)와 공통 노드(C) 간에 보상 캐패시터(compensation capacitor)를 추가하는 것이 제안되었지만, 보상 캐패시터의 사용은 입력신호(IN)가 초고주파로 천이하는 경우에만 실질적인 효과를 발휘한다는 제한이 있으며, 출력 신호의 스윙 레벨이 일정하게 유지되지 않는 등 완벽한 해결책이 될 수 없다는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 수도 디퍼런셜 방식의 입력신호를 입력받으면서도 대칭적인 출력신호를 제공할 수 있는 차동 증폭기 회로를 제공하고자 하는데 그 목적이 있다.
또한, 고주파수 영역뿐만이 아니라 저주파수 영역에서도 대칭적인 출력신호를 제공하는 차동 증폭기 회로를 제공하고자 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 차동 증폭기 회로는, 입력신호와 기준전압을 차동 증폭해 정출력 신호와 부출력 신호를 생성하는 차동 증폭부; 상기 차동 증폭부에 흐르는 전류량을 제어하기 위한 전류원; 및 상기 입력신호의 레벨에 따라 상기 전류원의 전류량을 제어하기 위한 전류 제어부를 포함할 수 있다.
또한, 본 발명에 따른 차동 증폭기 회로는, 전원전압단과 제1출력노드 사이의 제1부하; 상기 전원전압단과 제2출력노드 사이의 제2부하; 입력신호에 응답해 상기 제1출력노드와 공통노드 사이에서 전류경로를 형성하기 위한 제1트랜지스터; 기준전압에 응답해 상기 제2출력노드와 상기 공통노드 사이에서 전류경로를 형성하기 위한 제2트랜지스터; 제어전압에 응답해 상기 공통노드로부터 전류를 싱킹하는 전류원; 및 상기 제1출력노드와 상기 제2출력노드의 전압 레벨에 응답해 상기 제어전압을 생성하는 전류 제어부를 포함할 수 있다.
또한, 본 발명에 따른 차동 증폭기 회로는, 제어전압에 응답해 공통노드로 전류를 소싱하는 전류원; 입력신호에 응답해 제1출력노드와 상기 공통노드 사이에서 전류경로를 형성하기 위한 제1트랜지스터; 기준전압에 응답해 제2출력노드와 상기 공통노드 사이에서 전류경로를 형성하기 위한 제2트랜지스터; 및 상기 제1출력노드와 상기 제2출력노드의 전압 레벨에 응답해 상기 제어전압을 생성하는 전류 제어부를 포함할 수 있다.
본 발명에 따르면, 입력 데이터의 레벨이 무엇이냐에 따라 차동 증폭기 회로에 흐르는 전류량을 변경해 차동 증폭기의 구동력을 조절한다. 따라서, 차동 증폭기 회로로 수도 디퍼런셜 방식으로 입력신호가 입력되더라도 대칭적인 파형을 가지는 출력신호를 생성할 수 있다.
도 1은 종래의 차동 증폭기 회로(100)의 구성도.
도 2a,b는 차동 증폭기 회로(100)의 입력단자들(A,B)로 입력되는 입력신호들의 파형에 따른 출력신호들(OUT, OUTB)의 파형을 도시한 도면.
도 3은 본 발명에 따른 차동 증폭기 회로(300)의 일실시예 구성도.
도 4는 도 3의 제1상세 실시예 구성도.
도 5는 도 3의 제2상세 실시예 구성도.
도 6은 도 3의 제3상세 실시예 구성도.
도 7은 본 발명 및 종래 기술에 따른 차동 증폭기 회로들의 동작을 도시한 시뮬레이션 파형도.
도 8은 본 발명에 따른 차동 증폭기 회로(800)의 다른 실시예 구성도.
도 9는 도 8의 제1상세 실시예 구성도.
도 10은 도 8의 제2상세 실시예 구성도.
도 11은 도 8의 제3상세 실시예 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 차동 증폭기 회로(300)의 일실시예 구성도이다.
도 3을 참조하면, 차동 증폭기 회로(300)는, 입력신호(IN)와 기준전압(VREF)을 차동 증폭해 정출력 신호(OUT)와 부출력 신호(OUTB)를 생성하는 차동 증폭부(310), 차동 증폭부(310)에 흐르는 전류량을 제어하기 위한 전류원(320), 및 입력신호(IN)의 레벨에 따라 전류원(320)의 전류량을 제어하기 위한 전류 제어부(330)를 포함한다.
차동 증폭부(310)는 전원전압단(VDD)과 부출력 노드(OUTB) 사이의 부하(311), 전원전압단(VDD)과 정출력 노드(OUT) 사이의 부하(312), 입력신호(IN)에 응답해 부출력 노드(OUTB)와 공통노드(C) 사이에서 전류 경로(current path)를 형성하기 위한 트랜지스터(N1), 및 기준전압(VREF)에 응답해 정출력 노드(OUT)와 공통노드(C) 사이에서 전류 경로를 형성하기 위한 트랜지스터(N2)를 포함한다. 차동 증폭부(310)는 NMOS 트랜지스터들(N1, N2)을 이용해 입력신호(IN)와 기준전압(VREF)을 입력받는데, 이러한 차동 증폭부(310)를 NMOS 타입이라 한다.
전류원(320)은 차동 증폭부(310)로부터 접지단(VSS)으로 싱킹(sinking)되는 전류량을 조절하여 차동 증폭부(310)에 흐르는 전류량을 제어한다.
전류 제어부(330)는 입력신호(IN)의 레벨에 따라 전류원(320)의 전류량을 제어한다. 입력신호(IN)가 높은 레벨일수록 전류원(320)에 흐르는 전류량을 줄이고, 입력신호(IN)가 낮은 레벨일수록 전류원(320)에 흐르는 전류량을 늘인다
수도 디퍼런셜(pseudo-differential) 방식의 입력 신호들(IN, VREF)을 입력받는 차동 증폭기 회로에서 출력신호들(OUT, OUTB)의 파형이 비대칭적으로 되는 것은, 입력 신호(IN)의 스윙폭이 크지만 기준전압(VREF)은 일정한 레벨을 유지하기 때문이다. 트랜지스터(N1)는 크게 스윙하는 입력신호(IN)에 의해 동작하므로 부출력 노드(OUTB)를 강하게 구동할 수 있지만, 트랜지스터(N2)는 일정한 레벨을 유지하는 기준전압(VREF)에 의해 동작하므로 정출력 노드(OUT)를 강하게 구동할 수 없는 것이다.
그러나, 본 발명에 따르면 입력신호(IN)가 기준전압(VREF)보다 높은 하이 레벨인 경우, 즉 입력신호(IN)에 의해 부출력 노드(OUTB)가 구동되는 경우, 에는 차동 증폭부(310)에 흐르는 전류량이 줄어들어 부출력 노드(OUTB)가 비교적 약하게 구동되지만, 입력신호(IN)가 기준전압(VREF)보다 낮은 로우 레벨인 경우, 즉 기준전압(VREF)에 의해 정출력 노드(OUT)가 구동되는 경우, 에는 차동 증폭부(310)에 흐르는 전류량이 늘어나 정출력 노드(OUT)가 강하게 구동될 수 있도록 한다.
즉, 본 발명에 따르면, 비대칭적으로 입력되는 입력신호들(IN, VREF)에 대응하여, 차동 증폭기 회로(300)가 입력신호들(IN, VREF)와 반대되는 방향으로 비대칭적으로 동작한다. 따라서 대칭적인 파형을 갖는 출력신호(OUT, OUTB)가 생성될 수 있다.
도 4는 도 3의 제1상세 실시예 구성도이다. 도 4에서는 전류 제어부(330)와 전류원(320)의 상세 실시예에 대해 알아보기로 한다.
전류 제어부(330)는 정출력 노드(OUT)와 부출력 노드(OUTB)의 전압 레벨을 이용해 제어전압(VCTRL)을 생성한다. 전류 제어부(330)는 정출력 노드(OUT)의 전압과 부출력 노드(OUTB)의 전압을 전압 분배하기 위한 저항들(331, 332)을 포함한다. 저항(332)은 저항(331)보다 더 큰 저항값을 가진다. 전류 제어부(330)는 제어전압(VCTRL)을 생성하기 위한 구성일 뿐이며, 정출력 노드(OUT)와 부출력 노드(OUTB)의 전압 레벨에는 변화를 주지 않아야 하므로, 저항들(331, 332)은 매우 큰 저항값을 가진다. 도면에서는 저항(331)은 10(1-x)R의 저항값을 갖는 것으로 예시되었으며, 저항(332)은 10(1+x)R의 저항값을 갖는 것으로 예시되었다(x는 1보다 작은 자연수임). 하지만, 이는 예시일 뿐이며, 전류 제어부(330)가 정출력 노드(OUT)와 부출력 노드(OUTB)의 전압 레벨에 큰 영향을 주지 않을 정도로 저항들(331, 332)의 저항값은 변경될 수 있다. 즉, 전류 제어부(330)의 저항들(331, 332)은 저항들(311, 312)보다는 훨씬 큰 저항값을 갖되, 저항(332)이 저항(331)보다 큰 저항값을 갖도록 설계되면 된다.
입력신호(IN)가 높은 레벨을 가질수록 부출력 노드(OUTB)의 전압은 낮아지고, 정출력 노드(OUT)의 전압은 높아진다. 또한, 입력신호(IN)가 낮은 레벨을 가질수록 부출력 노드(OUTB)의 전압은 높아지고, 정출력 노드(OUT)의 전압은 낮아진다. 따라서, 입력신호(IN)가 높은 레벨을 가지면 제어전압(VCTRL)의 레벨은 낮아지고, 입력신호(IN)가 낮은 레벨을 가지면 제어전압(VCTRL)의 레벨은 높아진다. 결국, 제어전압(VCTRL)의 레벨은 입력신호(IN)의 레벨에 따라 결정된다.
전류원(320)은 제어전압(VCTRL)의 제어에 따라 공통노드(C)로부터 전류를 싱킹(sinking)하는 NMOS 트랜지스터로 구성된다. 전류원(320)은 제어전압(VCTRL)이 높을수록 많은 양의 전류를 싱킹하고, 제어전압(VCTRL)이 낮을수록 적은 양의 전류를 싱킹한다. 따라서, 전류원(320)은 입력신호(IN)가 높은 레벨일 때에는 적은 양의 전류를 싱킹하고, 입력신호(IN)가 낮은 레벨일 때는 많은 양의 전류를 싱킹한다.
도 5는 도 3의 제2상세 실시예 구성도이다.
도 5에서는 차동 증폭부(310)의 변형 예와 함께 전류 제어부(330)와 전류원(320)의 상세 실시예에 대해 알아보기로 한다.
도 3에서의 차동 증폭부(310)의 부하들(311, 312)은 도 5에서는 각각 2개의 부하(311_1, 311_2, 312_1, 312_2)로 나누어진다. 그리고, 전류 제어부(330)는 부하들(311_1, 311_2)의 중간 노드의 전압과 부하들(312_1, 312_2)의 중간 노드의 전압을 전압분배해 제어전압(VCTRL)을 생성한다. 또한, 전류원(320)은 제어전압(VCTRL)에 응답해 공통노드(C)의 전류를 싱킹하는 트랜지스터로 구성된다. 도 5에서의 저항들(311_1, 311_2, 312_1, 312_2, 331, 332)의 저항값은 도면에 도시된 바와 같다. 참고로, 도면의 a,b는 1보다 작은 자연수이고, c는 5 이상의 자연수이다.
도 5에서는 차동 증폭부(310)의 내부 구성과 전류 제어부(330)의 구성이 도 4와 다르게 변형되었지만, 입력신호(IN)가 높은 레벨일 때에는 전류원(320)이 적은 양의 전류를 싱킹하고, 입력신호(IN)가 낮은 레벨일 때에는 전류원(320)이 많은 양의 전류를 싱킹한다는 점에서 도 5는 도 4와 동일하게 동작한다.
도 6은 도 3의 제3상세 실시예 구성도이다.
도 6의 실시예에서는 도 4의 실시예에서 보상 캐패시터(610, compensation capacitor)가 더 포함된다. 보상 캐패시터(610)는 입력신호(IN)가 입력되는 노드와 공통 노드(C) 사이에 연결된다.
배경기술 부분에서 언급한 Hamid Partovi 등에 의해 발표된 논문에 언급된 것처럼, 보상 캐패시터(610)의 사용은 특히 입력신호가 초고주파로 천이하는 경우에 출력신호의 대칭성을 확보하는데 도움을 준다.
보상 캐패시터(610)는 도 5의 실시예에서도 동일한 형태로 추가될 수 있다.
도 7은 본 발명 및 종래 기술에 따른 차동 증폭기 회로들의 동작을 도시한 시뮬레이션 파형도이다. 도 7의 시뮬레이션 조건은, 입력신호(IN)의 스윙 레벨은 0.62~1.02V의 범위, 입력신호(IN)의 펄스 폭이 333 pico seconds 이다.
(a)는 도 1의 차동 증폭기 회로에 완전한 디퍼런셜 신호(IN, INB)가 입력되는 경우의 출력신호(OUT, OUTB) 파형도이다. (b)는 도 1의 차동 증폭기 회로에 수도 디퍼런셜 신호(IN, VREF)가 입력되는 경우의 출력신호(OUT, OUTB) 파형도이다. (c)는 도 1의 차동 증폭기 회로에 보상 캐패시터가 추가되고 수도 디퍼런셜 신호(IN, VREF)가 입력되는 경우의 출력신호(OUT, OUTB) 파형도이다. (d)는 도 4의 차동 증폭기 회로에 수도 디퍼런셜 신호(IN, VREF)가 입력되는 경우의 출력신호(OUT, OUTB) 파형도이다. 또한, (e)는 도 6의 차동 증폭기 회로에 수도 디퍼런셜 신호(IN, VREF)가 입력되는 경우의 출력신호(OUT, OUTB) 파형도이다.
도 7을 참조하면, 본 발명 {(d), (e)}에서는 차동 증폭기 회로에 수도 디퍼런셜 신호(IN, VREF)가 입력됨에도 불구하고, 출력신호(OUT, OUTB)의 파형이 거의 대칭적임을 확인할 수 있다.
도 8은 본 발명에 따른 차동 증폭기 회로(800)의 다른 실시예 구성도이다.
도 8을 참조하면, 차동 증폭기 회로(800)는, 입력신호(IN)와 기준전압(VREF)을 차동 증폭해 정출력 신호(OUT)와 부출력 신호(OUTB)를 생성하는 차동 증폭부(810), 차동 증폭부(810)에 흐르는 전류량을 제어하기 위한 전류원(820), 및 입력신호(IN)의 레벨에 따라 전류원(820)의 전류량을 제어하기 위한 전류 제어부(830)를 포함한다.
차동 증폭부(810)는 입력신호(IN)에 응답해 부출력 노드(OUTB)와 공통노드(C) 사이에서 전류 경로를 형성하기 위한 트랜지스터(P1), 기준전압(VREF)에 응답해 정출력 노드(OUT)와 공통노드(C) 사이에서 전류 경로를 형성하기 위한 트랜지스터(P2), 부출력 노드(OUTB)와 접지단 사이의 부하(811), 및 정출력 노드(OUT)와 접지단 사이의 부하(812)를 포함한다. 차동 증폭부(810)는 PMOS 트랜지스터들(P1, P2)을 이용해 입력신호와 기준전압을 입력받는데, 이러한 차동 증폭부를 PMOS 타입이라 한다.
전류원(820)은 전원전압단(VDD)으로부터 공통노드로 소싱(sourcing)되는 전류량을 조절하여 차동 증폭부(810)에 흐르는 전류량을 제어한다.
전류 제어부(830)는 입력신호(IN)의 레벨에 따라 전류원(820)의 전류량을 제어한다. 입력신호(IN)가 낮은 레벨일수록 전류원(820)에 흐르는 전류량을 줄이고, 입력신호(IN)가 높은 레벨일수록 전류원(820)에 흐르는 전류량을 늘린다.
수도 디퍼런셜(pseudo-differential) 방식의 입력 신호들(IN, VREF)을 입력받는 차동 증폭기 회로에서 출력신호들(OUT, OUTB)의 파형이 비대칭적으로 되는 것은, 입력 신호(IN)의 스윙폭이 크지만 기준전압(VREF)은 일정한 레벨을 유지하기 때문이다. 트랜지스터(P1)는 크게 스윙하는 입력신호(IN)에 의해 동작하므로 부출력 노드(OUTB)를 강하게 구동할 수 있지만, 트랜지스터(P2)는 일정한 레벨을 유지하는 기준전압(VREF)에 의해 동작하므로 정출력 노드(OUT)를 강하게 구동할 수 없는 것이다.
그러나, 본 발명에 따르면 입력신호(IN)가 기준전압(VREF)보다 낮은 로우 레벨인 경우, 즉 입력신호(IN)에 의해 부출력 노드(OUTB)가 구동되는 경우, 에는 차동 증폭부(810)에 흐르는 전류량이 줄어들어 부출력 노드(OUTB)가 비교적 약하게 구동되지만, 입력신호(IN)가 기준전압(VREF)보다 높은 하이 레벨인 경우, 즉 기준전압(VREF)에 의해 정출력 노드(OUT)가 구동되는 경우, 에는 차동 증폭부(810)에 흐르는 전류량이 늘어나 정출력 노드(OUT)가 강하게 구동될 수 있도록 한다.
즉, 본 발명에 따르면, 비대칭적으로 입력되는 입력신호들(IN, VREF)에 대응하여, 차동 증폭기 회로(800)가 입력신호들(IN, VREF)와 반대되는 방향으로 비대칭적으로 동작한다. 따라서 대칭적인 파형을 갖는 출력신호(OUT, OUTB)가 생성될 수 있다.
도 9는 도 8의 제1상세 실시예 구성도이다. 도 9에서는 전류 제어부(830)와 전류원(920)의 상세 실시예에 대해 알아보기로 한다.
전류 제어부(830)는 정출력 노드(OUT)와 부출력 노드(OUTB)의 전압 레벨을 이용해 제어전압(VCTRL)을 생성한다. 전류 제어부(830)는 정출력 노드(OUT)의 전압과 부출력 노드(OUTB)의 전압을 전압 분배하기 위한 저항들(831, 832)을 포함한다. 저항(832)은 저항(831)보다 더 큰 저항값을 가진다. 전류 제어부(830)는 제어전압(VCTRL)을 생성하기 위한 구성일 뿐이며, 정출력 노드(OUT)와 부출력 노드(OUTB)의 전압 레벨에는 변화를 주지 않아야 하므로, 저항들(831, 832)은 매우 큰 저항값을 가진다. 도면에서는 저항(831)은 10(1-x)R의 저항값을 갖는 것으로 예시되었으며, 저항(832)은 10(1+x)R의 저항값을 갖는 것으로 예시되었다(x는 1보다 작은 자연수임). 즉, 전류 제어부(830)의 저항들(831, 832)은 저항들(811, 812)보다는 훨씬 큰 저항값을 갖되, 저항(832)이 저항(831)보다 큰 저항값을 갖도록 설계된다.
입력신호(IN)가 낮은 레벨을 가질수록 부출력 노드(OUTB)의 전압은 높아지고, 정출력 노드(OUT)의 전압은 낮아진다. 또한, 입력신호(IN)가 높은 레벨을 가질수록 부출력 노드(OUTB)의 전압은 낮아지고, 정출력 노드(OUT)의 전압은 높아진다. 따라서, 입력신호(IN)가 낮은 레벨을 가지면 제어전압(VCTRL)의 레벨은 높아지고, 입력신호(IN)가 높은 레벨을 가지면 제어전압(VCTRL)의 레벨은 낮아진다. 결국, 제어전압(VCTRL)의 레벨은 입력신호(IN)의 레벨에 따라 결정된다.
전류원(820)은 제어전압(VCTRL)의 제어에 따라 전원전압단으로부터 공통노드로 전류를 소싱(sourcing)하는 PMOS 트랜지스터로 구성된다. 전류원(820)은 제어전압(VCTRL)이 낮을수록 많은 양의 전류를 싱킹하고, 제어전압(VCTRL)이 높을수록 적은 양의 전류를 싱킹한다. 따라서, 전류원(820)은 입력신호(IN)가 낮은 레벨일 때에는 적은 양의 전류를 소싱하고, 입력신호(IN)가 높은 레벨일 때는 많은 양의 전류를 소싱한다.
도 10은 도 8의 제2상세 실시예 구성도이다.
도 10에서는 차동 증폭부(810)의 변형 예와 함께 전류 제어부(830)와 전류원(820)의 상세 실시예에 대해 알아보기로 한다.
도 8에서의 차동 증폭부(810)의 부하들(811, 812)은 도 10에서는 각각 2개의 부하(811_1, 811_2, 812_1, 812_2)로 나누어진다. 그리고, 전류 제어부(830)는 부하들(811_1, 811_2) 중간 노드의 전압과 부하들(812_1, 812_2) 중간 노드의 전압을 전압분배해 제어전압(VCTRL)을 생성한다. 또한, 전류원(820)은 제어전압(VCTRL)에 응답해 공통노드(C)로 전류를 소싱하는 트랜지스터로 구성된다. 도 10에서의 저항들(811_1, 811_2, 812_1, 812_2, 831, 832)의 저항값은 도면에 도시된 바와 같다. 참고로, 도면의 a, b는 1보다 작은 자연수이고, c는 5 이상의 자연수이다.
도 10에서는 차동 증폭부(810)의 내부 구성과 전류 제어부(830)의 구성이 도 9와 다르게 변형되었지만, 입력신호(IN)가 낮은 레벨일 때에는 전류원(820)이 적은 양의 전류를 소싱하고, 입력신호(IN)가 높은 레벨일 때에는 전류원(820)이 많은 양의 전류를 싱킹한다는 점에서 도 10는 도 9와 동일하게 동작한다.
도 11은 도 8의 제3상세 실시예 구성도이다.
도 11의 실시예에서는 도 9의 실시예에서 보상 캐패시터(1100, compensation capacitor)가 더 포함된다. 보상 캐패시터(1100)는 입력신호(IN)가 입력되는 노드와 공통노드(C) 사이에 연결된다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
특히, 상기한 실시예들에서는 NMOS 타입의 차동 증폭기 회로에 본 발명이 적용된 예들(도 3 내지 도 6) 및 PMOS 타입의 차동 증폭기 회로에 본 발명이 적용된 예들(도 8 내지 도 11)을 설명하였는데, 이들 실시예들의 조합으로 본 발명이 구현될 수 있음은 당연하다.
300: 차동 증폭기 회로 310: 차동 증폭부
320: 전류원 330: 전류 제어부

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  10. 전원전압단과 제1출력노드 사이의 제1부하;
    상기 전원전압단과 제2출력노드 사이의 제2부하;
    입력신호에 응답해 상기 제1출력노드와 공통노드 사이에서 전류경로를 형성하기 위한 제1트랜지스터;
    기준전압에 응답해 상기 제2출력노드와 상기 공통노드 사이에서 전류경로를 형성하기 위한 제2트랜지스터;
    제어전압에 응답해 상기 공통노드로부터 전류를 싱킹하는 전류원; 및
    상기 제1출력노드와 상기 제2출력노드의 전압 레벨에 응답해 상기 제어전압을 생성하는 전류 제어부를 포함하고,
    상기 전류 제어부는
    상기 제1출력노드와 제어전압단 사이에 연결된 제1저항; 및
    상기 제2출력노드와 상기 제어전압단 사이에 연결되고, 상기 제1저항보다 더 큰 저항값을 갖는 제2저항을 포함하는
    차동 증폭기 회로.
  11. 전원전압단과 제1출력노드 사이의 제1부하;
    상기 전원전압단과 제2출력노드 사이의 제2부하;
    입력신호에 응답해 상기 제1출력노드와 공통노드 사이에서 전류경로를 형성하기 위한 제1트랜지스터;
    기준전압에 응답해 상기 제2출력노드와 상기 공통노드 사이에서 전류경로를 형성하기 위한 제2트랜지스터;
    제어전압에 응답해 상기 공통노드로부터 전류를 싱킹하는 전류원;
    상기 제1출력노드와 상기 제2출력노드의 전압 레벨에 응답해 상기 제어전압을 생성하는 전류 제어부; 및
    상기 제1트랜지스터의 게이트와 상기 공통노드 사이에 연결되는 캐패시터
    를 포함하는 차동 증폭기 회로.
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  14. 제어전압에 응답해 공통노드로 전류를 소싱하는 전류원;
    입력신호에 응답해 제1출력노드와 상기 공통노드 사이에서 전류경로를 형성하기 위한 제1트랜지스터;
    기준전압에 응답해 제2출력노드와 상기 공통노드 사이에서 전류경로를 형성하기 위한 제2트랜지스터; 및
    상기 제1출력노드와 상기 제2출력노드의 전압 레벨에 응답해 상기 제어전압을 생성하는 전류 제어부를 포함하고,
    상기 전류 제어부는
    상기 제1출력노드와 제어전압단 사이에 연결된 제1저항; 및
    상기 제2출력노드와 상기 제어전압단 사이에 연결되고, 상기 제1저항보다 더 큰 저항값을 갖는 제2저항을 포함하는
    차동 증폭기 회로.
  15. 제어전압에 응답해 공통노드로 전류를 소싱하는 전류원;
    입력신호에 응답해 제1출력노드와 상기 공통노드 사이에서 전류경로를 형성하기 위한 제1트랜지스터;
    기준전압에 응답해 제2출력노드와 상기 공통노드 사이에서 전류경로를 형성하기 위한 제2트랜지스터;
    상기 제1출력노드와 상기 제2출력노드의 전압 레벨에 응답해 상기 제어전압을 생성하는 전류 제어부; 및
    상기 제1트랜지스터의 게이트와 상기 공통노드 사이에 연결되는 캐패시터
    를 포함하는 차동 증폭기 회로.
  16. 전원전압단과 제1노드 사이의 제1부하;
    상기 제1노드와 제1출력노드 사이의 제2부하;
    상기 전원전압단과 제2노드 사이의 제3부하;
    상기 제2노드와 제2출력 노드 사이의 제4부하;
    입력신호에 응답해 상기 제1출력노드와 공통노드 사이에서 전류경로를 형성하기 위한 제1트랜지스터;
    기준전압에 응답해 상기 제2출력노드와 상기 공통노드 사이에서 전류경로를 형성하기 위한 제2트랜지스터;
    제어전압에 응답해 상기 공통노드로부터 전류를 싱킹하는 전류원;
    상기 제1노드와 제어전압단 사이에 연결된 제1저항; 및
    상기 제2노드와 상기 제어전압단 사이에 연결되고, 상기 제1저항보다 더 큰 저항값을 갖는 제2저항
    을 포함하는 차동 증폭기 회로.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16항에 있어서,
    상기 제1트랜지스터의 게이트와 상기 공통노드 사이에 연결되는 캐패시터
    를 더 포함하는 차동 증폭기 회로.
  18. 제어전압에 응답해 공통노드로 전류를 소싱하는 전류원;
    입력신호에 응답해 제1출력노드와 상기 공통노드 사이에서 전류경로를 형성하기 위한 제1트랜지스터;
    기준전압에 응답해 제2출력노드와 상기 공통노드 사이에서 전류경로를 형성하기 위한 제2트랜지스터;
    상기 제1출력노드와 제1노드 사이의 제1부하;
    상기 제1노드와 접지단 사이의 제2부하;
    상기 제2출력노드와 제2노드 사이의 제3부하;
    상기 제2노드와 상기 접지단 사이의 제4부하; 및
    상기 제1노드와 제어전압단 사이에 연결되는 제1저항;
    상기 제2노드와 상기 제어전압단 사이에 연결되고, 상기 제1저항보다 더 큰 저항값을 갖는 제2저항
    을 포함하는 차동 증폭기 회로.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18항에 있어서,
    상기 제1트랜지스터의 게이트와 상기 공통노드 사이에 연결된 캐패시터
    를 더 포함하는 차동 증폭기 회로.
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