KR101560785B1 - Lvpecl송신기 - Google Patents

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KR101560785B1
KR101560785B1 KR1020150020131A KR20150020131A KR101560785B1 KR 101560785 B1 KR101560785 B1 KR 101560785B1 KR 1020150020131 A KR1020150020131 A KR 1020150020131A KR 20150020131 A KR20150020131 A KR 20150020131A KR 101560785 B1 KR101560785 B1 KR 101560785B1
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전정훈
김상훈
김석
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성균관대학교산학협력단
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Abstract

본 발명의 일측면에 따른 LVPECL(Low voltage Positive Emitter Coupled Logic) 송신기는 입력 클럭 신호에 따라 제 1 전압 및 제 2 전압을 각각 공급하는 증폭부, 제 1 전압 및 제 2 전압에 따라 제 1 출력단 또는 제 2 출력단을 풀업시켜 출력 클럭 신호를 공급하는 풀업부, 제 1 전압 및 제 2 전압에 따라 제 1 출력단 또는 제 2 출력단을 풀다운 시키는 풀다운부 및 풀다운부에 포함된 제 1 스위칭 소자 및 제 2 스위칭 소자를 문턱 전압만큼 바이어싱 시키는 바이어싱부를 포함한다. 이때, 입력 클럭 신호의 상승 구간 동안 제 1 전압이 상승하고, 풀업부는 제 1 전압의 상승에 따라 제 1 출력단을 풀업시키고, 풀다운부는 제 1 전압의 상승에 따라 제 2 출력단을 풀다운시킨다.

Description

LVPECL송신기 {LVPECL TRANSMITTER}
본 발명은 LVPECL송신기에 관한 것이다.
차동 출력LVPECL(Low Voltage Positive Emitter Coupled Logic) 은 다른 고속 인터페이스 회로들과의 높은 호환성으로 인해 데이터 송신단이나 클락 버퍼로서 자주 사용되고 있다. LVPECL의 가장 중요한 장점 중 하나는 우수한 지터 특성이다. 이는 차동 출력의 스윙 폭을 크게 설정할 수 있는 데에 주로 기인한다. 또한, 추가적인 고정 전류를 필요로 하지 않기 때문에, 전력 소모 대비 우수한 지터 특성을 갖는다. 이러한 장점을 갖는 반면, LVPECL은 클락 신호가 하강할 때 풀다운 전류가 부족하여 출력 전압의 하강 시간이 상승 시간이 비해 길어지는 문제점이 있는 것으로 알려져 있다. 이로 인해 차동 출력의 스큐나 비대칭성 등의 문제점을 야기하게 되어 고속 동작을 제한하게 된다.
이와 관련하여, 대한민국 공개특허 제 2013-0061005 호(발명의 명칭: 차동 신호 인터페이스 장치 및 이를 이용한 영상 표시장치)는 차동 신호 인터페이스(Differential Signaling Interface) 방식을 통해 적어도 하나의 채널로 각각 출력되는 차동 신호의 레벨이 각 채널의 부하량(load)에 대응하여 보상될 수 있도록 함으로써 차동 신호들의 왜곡 및 출력 편차를 줄일 수 있도록 한 차동 신호 인터페이스 장치를 개시하고 있다.
본 발명에서는 전술한 문제를 해결하기 위해 하강 에지에서만 동작하는 동적 전류원을 이용하여 하강 시간을 감소시킬 수 있는 LVPECL 송신기를 제안하고자 한다.
본 발명은 전술한 종래 기술의 문제점을 해결하기 위한 것으로서, 하강 시간을 감소시킬 수 있는 LVPECL 송신기를 제공하는 것을 목적으로 한다.
상술한 기술적 과제를 달성하기 위한 기술적 수단으로서, 본 발명의 일측면에 따른 LVPECL(Low voltage Positive Emitter Coupled Logic) 송신기는 입력 클럭 신호에 따라 제 1 전압 및 제 2 전압을 각각 공급하는 증폭부, 제 1 전압 및 제 2 전압에 따라 제 1 출력단 또는 제 2 출력단을 풀업시켜 출력 클럭 신호를 공급하는 풀업부, 제 1 전압 및 제 2 전압에 따라 제 1 출력단 또는 제 2 출력단을 풀다운 시키는 풀다운부 및 풀다운부에 포함된 제 1 스위칭 소자 및 제 2 스위칭 소자를 문턱 전압만큼 바이어싱 시키는 바이어싱부를 포함한다. 이때, 입력 클럭 신호의 상승 구간 동안 제 1 전압이 상승하고, 풀업부는 제 1 전압의 상승에 따라 제 1 출력단을 풀업시키고, 풀다운부는 제 1 전압의 상승에 따라 제 2 출력단을 풀다운시킨다.
전술한 본 발명의 과제 해결 수단에 의하면, 본 발명이 제시하는 풀다운부의 구성에 따라 클럭 신호의 하강 과정에서 전류 하강시에 발생하는 지연을 최소화할 수 있다.
도 1은 종래의 LVPECL 송신기의 구조를 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시예에 따른 LVPECL 송신기를 도시한 도면이다.
도 3은 본 발명의 일 실시예에 따른 LVPECL 송신기에 포함된 증폭부의 구성을 도시한 도면이다.
도 4는 본 발명의 일 실시예에 따른 바이어싱부에 포함된 전류 공급원의 구성을 도시한 도면이다.
도 5는 본 발명의 일 실시예에 따른 LVPECL 송신기의 시뮬레이션 결과를 도시한 도면이다.
아래에서는 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 종래의 LVPECL 송신기의 구조를 설명하기 위한 도면이다.
종래의 LVPECL 송신기는 소스 팔로워 구조의 최종 송신단과, 최종 송신단을 구동하기 위한 차동 증폭기 구조의 예비 송신단으로 구성되어 있다.
제 1 클럭 신호(clk)의 상승에 따라 제 1 전압(A1)이 상승하게 되고, 이에 의하여 풀업 소자(M1)가 턴온되어 제 1 출력단(output+)의 전압이 상승하게 된다. 또한, 제 2 클럭 신호(clkb)의 상승에 따라 제 2 전압(A2)이 상승하게 되고, 이에 의하여 풀업 소자(M2)가 턴온되어 제 2 출력단(output-)의 전압이 상승하게 된다.
이때, 각 출력단(output+, output-) 전압의 상승 과정에서는, 상대적으로 작은 부하를 갖는 제 1 전압(A1) 또는 제 2 전압(A2)의 빠른 상승으로 인해 풀업 소자(M1, M2)를 통해 출력단으로 흐르는 전류가 DC전류 대비 증가하여, 상대적으로 빠른 상승시간을 갖게 된다.
그러나 출력단 (output+, output-) 전압의 하강 과정에서는, 제 1 전압(A1) 또는 제 2 전압(A2)이 먼저 하강한 이후, 출력단 (output+, output-) 전압이 하강하는 과정에서 풀업 소자(M1, M2)를 흐르는 전류가 하강 과정을 지연시키게 된다.
도 2는 본 발명의 일 실시예에 따른 LVPECL 송신기를 도시한 도면이다.
LVPECL 송신기(10)는 증폭부(100), 풀업부(200), 풀다운부(300) 및 바이어싱부(400)를 포함한다.
증폭부(100)는 입력 클럭 신호에 따라 제 1 전압(A1) 및 제 2 전압(A2)을 공급한다.
도 3은 본 발명의 일 실시예에 따른 LVPECL 송신기에 포함된 증폭부의 구성을 도시한 도면이다.
증폭부(100)는 제 1 입력 클럭 신호(clk)에 따라 스위칭되는 제 1 스위칭 소자(M5) 및 제 1 입력 클럭 신호가 반전된 제 2 입력 클럭 신호(clkb)에 따라 스위칭되는 제 2 스위칭 소자(M6)를 포함한다. 이때, 제 1 스위칭 소자(M5)의 일측 단자는 저항(R3)을 통해 전원(Vdd)에 접속되고, 제 2 스위칭 소자(M6)의 일측 단자는 저항(R4)를 통해 전원(Vdd)에 접속된다. 또한, 제 1 스위칭 소자(M5)의 타측 단자는 전류원을 통해 접지에 접속되고, 제 2 스위칭 소자(M6)의 타측 단자는 전류원을 통해 접지에 접속된다.
제 1 클럭 신호(clk)의 상승에 따라 스위칭 소자(M5)가 턴온되어 제 2 전압(A2)이 하강하게 되고, 동시에 제 1 전압(A1)이 상승한다. 또한, 제 2 클럭 신호(clkb)의 상승에 따라 스위칭 소자(M6)가 턴온되어 제 1 전압(A1)이 하강하게 되고, 동시에 제 2 전압(A2)이 상승한다.
한편, 본 발명에서 제시되고 있는 스위칭 소자는 MOSFET 소자를 기준으로 설명하고 있으나, 실시예에 따라 BJT 소자를 통해서도 구현이 가능하다.
다시 도 2를 참조하면, 풀업부(200)는 제 1 전압(A1) 및 제 2 전압(A2)에 따라 제 1 출력단(Output+) 또는 제 2 출력단(Output-)을 풀업시켜 출력 클럭 신호를 공급한다.
풀업부(200)는 제 1 전압(A1)에 따라 스위칭되는 제 1 스위칭 소자(M1) 및 제 2 전압(A2)에 따라 스위칭되는 제 2 스위칭 소자(M2)를 포함한다. 이때, 제 1 스위칭 소자(M1)의 일측 단자는 전원에 접속되고, 제 1 스위칭 소자(M1)의 타측 단자는 제 1 출력단(Output+) 및 풀다운부(300)에 포함된 제 1 스위칭 소자(M3)의 일측 단자에 접속된다. 또한, 제 2 스위칭 소자(M2)의 일측 단자는 전원에 접속되고, 제 2 스위칭 소자(M2)의 타측 단자는 제 2 출력단(Output-) 및 풀다운부(300)에 포함된 제 2 스위칭 소자(M4)의 일측 단자에 접속된다.
풀다운부(300)는 제 1 전압(A1) 및 제 2 전압(A2)에 따라 제 1 출력단(Output+) 또는 제 2 출력단(Output-) 을 풀다운 시킨다. 그리고, 풀다운부(300)는 풀다운을 위하여 제 1 스위칭 소자(M3)와 제 2 스위칭 소자(M4)를 포함한다. 제 1 스위칭 소자(M3)는 제 2 전압(A2)과 후술할 바이어싱부(400)가 공급하는 바이어싱 전압에 따라 스위칭되고, 일측 단자가 제 1 출력단(Output+)에 접속되고, 타측 단자가 접지에 접속된다. 제 2 스위칭 소자(M4)는 제 1 전압(A1)과 바이어싱부(400)가 공급하는 바이어싱 전압에 따라 스위칭되고, 일측 단자가 제 2 출력단(Output-)에 접속되고, 타측 단자가 접지에 접속된다.
또한, 제 1 스위칭 소자(M3)와 바이어싱부(400) 사이에는 저항(R1)이 접속될 수 있고, 증폭부(100)에서 제 2 전압(A2)이 출력되는 출력단과 제 1 스위칭 소자(M3) 사이에는 커패시터(C1)가 접속될 수 있다. 커패시터(C1)는 증폭부(100)에서 출력되는 신호에서 DC 성분을 필터링하는 AC 커플링 소자로서 기능한다. 또한, 저항(R1)은 커패시터(C1)를 통과한 신호가 바이어싱부(400)로 입력되지 않도록 분리시키는 기능을 수행한다.
마찬가지로, 제 2 스위칭 소자(M4)와 바이어싱부(400) 사이에는 저항(R2)이 접속될 수 있고, 증폭부(100)에서 제 1 전압(A1)이 출력되는 출력단과 제 2 스위칭 소자(M4) 사이에는 커패시터(C2)가 접속될 수 있다. 커패시터(C2)는 증폭부(100)에서 출력되는 신호에서 DC 성분을 필터링하는 AC 커플링 소자로서 기능한다. 또한, 저항(R2)은 커패시터(C2)를 통과한 신호가 바이어싱부(400)로 입력되지 않도록 분리시키는 기능을 수행한다.
바이어싱부(400)는 풀다운부(300)에 포함된 제 1 스위칭 소자(M3) 및 제 2 스위칭 소자(M4)를 문턱 전압만큼 바이어싱시킨다. 바이어싱부(400)는 누설 전류를 제공하는 전류 공급원(Ileak)과 이에 기초하여 정전압을 생성하는 정전압 스위칭 소자(M5)를 포함한다. 정전압 스위칭 소자(M5)는 게이트 단자와 드레인 단자가 다이오드 접속된 형태로 구성될 수 있다. 정전압 스위칭 소자(M5)의 출력단과 풀다운부(300) 사이에는 저항(R1, R2)이 접속되고, 이는 증폭부(100)에서 출력되는 신호가 바이어싱부(400)로 전달되는 것을 차단한다.
도 4는 본 발명의 일 실시예에 따른 바이어싱부에 포함된 전류 공급원의 구성을 도시한 도면이다.
전류 공급원(410)은 정전류를 제공하는 전류원(411), 전류원에 일측 단자가 결합되고 다이오드 접속된 스위칭 소자(S1), 스위칭 소자(S1)에 대하여 미러 형태로 결합되고, 전류 경로를 제공하는 제 1 전류 패스(412), 제 2 전류 패스(414) 및 제 3 전류 패스(416) 를 포함한다.
제1 전류 패스(412)는 전원 단자와 출력단자 사이에 서로 직렬 접속된 둘 이상의 스위칭 소자(S2, S3)를 포함한다. 제 2 전류 패스(414)는 전원 단자와 출력단자 사이에 서로 직렬 접속된 둘 이상의 스위칭 소자(S4, S5)를 포함한다. 마찬가지로, 제 3 전류 패스(416)는 전원 단자와 출력단자 사이에 서로 직렬 접속된 둘 이상의 스위칭 소자(S6, S7)를 포함한다. 이때, 전원 단자에 접속된 스위칭 소자(S2, S4, S6)의 게이트는 스위칭 소자(S1)의 게이트에 접속되어 턴온 상태를 유지한다. 특히, 전류 미러 효과에 따라 스위칭 소자(S1)를 경유하여 흐르는 전류와 동일한 전류가 스위칭 소자(S2, S4, S6)에 각각 흐르게 된다.
출력단자에 접속된 스위칭 소자(S3, S5, S7)는 제어 신호(sw<2:0>)에 따라 턴온 여부가 결정된다. 즉, 제어 신호에 따라 각 전류 패스의 하단부에 배치된 스위칭 소자(S2, S4, S6)의 턴온 여부가 결정되고, 이에 따라 전류 공급원(410)에서 출력되는 전류량이 조절될 수 있다. 한편, 전류 공급원(410)에 포함되는 전류 패스의 개수는 설계 변경 가능하며, 이에 따라 각 전류 패스를 경유하여 흐르는 전류값도 상이하게 조절될 수 있다.
본 발명의 구체적인 동작을 설명하면 다음과 같다.
제 1 입력 클럭 신호(clk)와 제 2 입력 클럭 신호(clkb)는 서로 상반된 레벨을 갖는다. 따라서, 제 1 입력 클럭 신호(clk)가 상승하는 구간 동안 제 1 전압(A1)은 상승하게 되고, 제 2 전압(A2)은 하강하게 된다. 또한, 제 1 입력 클럭 신호(clk)가 하강하는 구간 동안 제 1 전압(A1)은 하강하게 되고, 제 2 전압(A2)은 상승하게 된다.
제 1 전압(A1)의 상승시에 풀업부(200)의 제 1 스위칭 소자(M1)가 풀업 동작을 수행하여, 제 1 출력단(Output+)의 전압이 상승하게 된다. 또한, 제 1 전압(A1)의 상승시에 제 2 전압(A2)은 하강하고, 제 2 전압(A2)의 하강에 따라 제 2 출력단(Output-)은 플로팅 상태가 된다. 이때, 문턱전압으로 바이어싱되어 있는 풀다운부(300)의 제 2 스위칭 소자(M4)는 제 1 전압(A1)의 상승에 의하여 풀다운 동작을 수행하게 되어, 제 2 출력단(Output-)의 전압을 하강시키게 된다. 종래 구조에 따르면, 풀다운부(300)가 없는 상태이므로, 풀업부(200)의 제 2 스위칭 소자(M2)를 통해 흐르던 전류가 하강 과정을 지연시키게 되나, 본 발명에서는 풀다운부(300)를 통해 제 2 출력단(Output-)의 전압을 빠르게 하강시킬 수 있다.
또한, 제 2 전압(A2)의 상승시에 풀업부(200)의 제 2 스위칭 소자(M2)가 풀업 동작을 수행하여, 제 2 출력단(Output-)의 전압이 상승하게 된다. 또한, 제 2 전압(A2)의 상승시에 제 1 전압(A1)은 하강하고, 제 1 전압(A1)의 하강에 따라 제 1 출력단(Output+)은 플로팅 상태가 된다. 이때, 문턱전압으로 바이어싱되어 있는 풀다운부(300)의 제 1 스위칭 소자(M3)는 제 2 전압(A2)의 상승에 의하여 풀다운 동작을 수행하게 되어, 제 1 출력단(Output+)의 전압을 하강시키게 된다. 종래 구조에 따르면, 풀다운부(300)가 없는 상태이므로, 풀업부(200)의 제 1 스위칭 소자(M1)를 통해 흐르던 전류가 하강 과정을 지연시키게 되나, 본 발명에서는 풀다운부(300)를 통해 제 1 출력단(Output+)의 전압을 빠르게 하강시킬 수 있다.
도 5는 본 발명의 일 실시예에 따른 LVPECL 송신기의 시뮬레이션 결과를 도시한 도면이다.
(a)에 도시된 바와 같이, 종래 구조의 LVPECL 송신기의 타이밍(점선으로 도시됨)그래프를 살펴보면, 하강 시간이 46ns 임을 확인할 수 있다. 이에 비하여, 본 발명에 따른 LVPECL 송신기의 타이밍(실선으로 도시됨)그래프를 살펴보면, 하강 시간이 29ns 임을 확인할 수 있어, 전체적으로 하강 시간이 40% 이상 단축되었음을 확인할 수 있다.
또한, (b)에 도시된 바와 같이, 출력 신호의 하강시에만 풀다운부(300)가 구동되기 때문에, 전류 소모를 최소화할 수 있다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: LVPECL 송신기
100: 증폭부
200: 풀업부
300: 풀다운부
400: 바이어싱부

Claims (6)

  1. LVPECL(Low voltage Positive Emitter Coupled Logic) 송신기에 있어서,
    입력 클럭 신호에 따라 제 1 전압 및 제 2 전압을 각각 공급하는 증폭부;
    상기 제 1 전압 및 제 2 전압에 따라 제 1 출력단 또는 제 2 출력단을 풀업시켜 출력 클럭 신호를 공급하되, 상기 제 1 전압에 따라 스위칭되는 제 1 스위칭 소자 및 상기 제 2 전압에 따라 스위칭되는 제 2 스위칭 소자를 포함하는 풀업부;
    상기 제 1 전압 및 제 2 전압에 따라 상기 제 1 출력단 또는 제 2 출력단을 풀다운 시키되, 상기 제 2 전압 및 하기 바이어싱 전압에 따라 스위칭되는 제 1 스위칭 소자 및 상기 제 1 전압 및 하기 바이어싱 전압에 따라 스위칭되는 제 2 스위칭 소자를 포함하는 풀다운부 및
    상기 풀다운부에 포함된 제 1 스위칭 소자 및 제 2 스위칭 소자를 문턱 전압만큼 바이어싱 시키는 바이어싱 전압을 공급하는 바이어싱부를 포함하되,
    상기 풀업부의 제 1 스위칭 소자의 일측 단자는 전원에 접속되고, 상기 풀업부의 제 1 스위칭 소자의 타측 단자는 상기 제 1 출력단 및 상기 풀다운부의 제 1 스위칭 소자의 일측 단자에 접속되고,
    상기 풀업부의 제 2 스위칭 소자의 일측 단자는 전원에 접속되고, 상기 풀업부의 제 2 스위칭 소자의 타측 단자는 상기 제 2 출력단 및 상기 풀다운부의 제 2 스위칭 소자의 일측 단자에 접속된 것이고,
    상기 입력 클럭 신호의 상승 구간 동안 상기 제 1 전압이 상승하고,
    상기 풀업부는 상기 제 1 전압의 상승에 따라 상기 제 1 스위칭 소자를 통해 제 1 출력단을 풀업시키고, 상기 풀다운부는 상기 제 1 전압의 상승에 따라 상기 제 2 스위칭 소자를 통해 제 2 출력단을 풀다운 시키고,
    상기 입력 클럭 신호의 하강 구간 동안 상기 제 2 전압이 상승하고,
    상기 풀업부는 상기 제 2 전압의 상승에 따라 상기 제 2 스위칭 소자를 통해 제 2 출력단을 풀업시키고, 상기 풀다운부는 상기 제 2 전압의 상승에 따라 상기 제 1 스위칭 소자를 통해 제 1 출력단을 풀다운 시키는 LVPECL 송신기.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 증폭부는 제 1 입력 클럭 신호에 따라 스위칭되는 제 1 스위칭 소자 및 상기 제 1 입력 클럭 신호가 반전된 제 2 입력 클럭 신호에 따라 스위칭되는 제 2 스위칭 소자를 포함하되,
    상기 제 1 스위칭 소자의 일측 단자및 상기 제 2 스위칭 소자의 일측 단자는 각각 전원에 접속되고,
    상기 제 1 스위칭 소자의 타측 단자및 상기 제 2 스위칭 소자의 타측 단자는 전류원을 통해 접지와 접속되고,
    상기 제 1 스위칭 소자의 일측 단자의 전압이 상기 제 2 전압으로서 출력되고, 상기 제 2 스위칭 소자의 일측 단자의 전압이 상기 제 1 전압으로서 출력되는 것인 LVPECL 송신기.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 풀다운부의 제 1 스위칭 소자는 상기 제 2 전압과 상기 바이어싱부가 공급하는 바이어싱 전압에 따라 스위칭되고, 일측 단자가 상기 제 1 출력단에 접속되고, 타측 단자가 접지에 접속되고,
    상기 풀다운부의 제 2 스위칭 소자는 상기 제 1 전압과 상기 바이어싱 전압에 따라 스위칭되고, 일측 단자가 상기 제 2 출력단에 접속되고, 타측 단자가 접지에 접속되는 것인 LVPECL 송신기.
  6. 제 1 항에 있어서,
    상기 바이어싱부는 누설 전류에 기초하여 정전압을 생성하는 정전압 스위칭 소자를 포함하고,
    상기 풀다운부는
    상기 정전압 스위칭 소자의 출력단과 상기 풀다운부의 제 1 스위칭 소자사이에 접속된 제 1 저항,
    상기 정전압 스위칭 소자의 출력단과 상기 풀다운부의 제 2 스위칭 소자사이에 접속된 제 2 저항,
    상기 증폭부에서 제 2 전압이 출력되는 출력단과 상기 풀다운부의 제 1 스위칭 소자 및 상기 제 1 저항에 접속된 제 1 커패시터 및
    상기 증폭부에서 제 1 전압이 출력되는 출력단과 상기 풀다운부의 제 2 스위칭 소자 및 상기 제 2 저항에 접속된 제 2 커패시터를 포함하는 LVPECL 송신기.
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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
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