CN105049025B - 低电压差分信号驱动电路 - Google Patents

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CN105049025B CN201510603399.7A CN201510603399A CN105049025B CN 105049025 B CN105049025 B CN 105049025B CN 201510603399 A CN201510603399 A CN 201510603399A CN 105049025 B CN105049025 B CN 105049025B
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Abstract

一种低电压差分信号驱动电路，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第一电阻器、第二电阻器以及偏压驱动器。第一晶体管耦接于供应电位和第一节点之间。第二晶体管耦接于供应电位和第二节点之间。第三晶体管耦接于第一节点和接地电位之间。第四晶体管耦接于第二节点和接地电位之间。第一电阻器耦接于第一节点和第三节点之间。第二电阻器耦接于第二节点和第三节点之间。偏压驱动器根据数据信号，产生多个偏压信号以控制第一晶体管、第二晶体管、第三晶体管以及第四晶体管。本发明不仅可适用于极低供应电压的各种应用产品，还可加快操作速度、减少制造成本，并提升高数据传输速率下的信号品质。

Description

低电压差分信号驱动电路
技术领域
本发明关于一种低电压差分信号(Low Voltage Differential Signaling，LVDS)驱动电路，特别关于一种具有简单电路结构和高操作速度的低电压差分信号驱动电路。
背景技术
近年来，差分信号电路普遍地使用于数据传输领域，其包括：低电压差分信号(LowVoltage Differential Signaling，LVDS)、高清晰度多媒体接口(High DefinitionMultimedia Interface，HDMI)，以及通用串行总线(Universal Serial Bus，USB)等等。差分信号电路具有节省功率消耗以及阻绝噪声的优点。然而，传统差分信号电路需要偏压电流，其由电流源所驱动。随着制程进步，电路的供应电压(Supply Voltage)逐渐变低，因此，前述电流源可能会有顶部空间(Head Room)不足的问题，并使得差分信号电路的输出范围受到很大局限。
发明内容
在较佳实施例中，本发明提供一种低电压差分信号驱动电路，根据一数据信号于一第一节点和一第二节点处产生一差分信号，其中该低电压差分信号驱动电路包括：一第一晶体管，具有一第一端和一第二端，其中该第一晶体管的该第一端耦接至一供应电位，而该第一晶体管的该第二端耦接至该第一节点，其中当该数据信号处于高逻辑电平时，该第一晶体管和一第一驱动器形成一第一电流镜，而当该数据信号处于低逻辑电平时，该第一晶体管和该第一驱动器不形成该第一电流镜，其中当该第一电流镜形成时，通过该第一晶体管的一电流于一异或逻辑运算结果为高逻辑电平时将比该电流于该异或逻辑运算结果为低逻辑电平时更大，其中该异或逻辑运算结果根据该数据信号和一延迟数据信号而产生；一第二晶体管，具有一第一端和一第二端，其中该第二晶体管的该第一端耦接至该供应电位，而该第二晶体管的该第二端耦接至该第二节点，其中当该数据信号处于低逻辑电平时，该第二晶体管和一第二驱动器形成一第二电流镜，而当该数据信号处于高逻辑电平时，该第二晶体管和该第二驱动器不形成该第二电流镜，其中当该第二电流镜形成时，通过该第二晶体管的一电流于该异或逻辑运算结果为高逻辑电平时将比该电流于该异或逻辑运算结果为低逻辑电平时更大，其中该异或逻辑运算结果根据该数据信号和该延迟数据信号而产生；一第三晶体管，具有一第一端和一第二端，其中该第三晶体管的该第一端耦接至一接地电位，而该第三晶体管的该第二端耦接至该第一节点，其中当该数据信号处于低逻辑电平时，该第三晶体管和一第三驱动器形成一第三电流镜，而当该数据信号处于高逻辑电平时，该第三晶体管和该第三驱动器不形成该第三电流镜，其中当该第三电流镜形成时，通过该第三晶体管的一电流于该异或逻辑运算结果为高逻辑电平时将比该电流于该异或逻辑运算结果为低逻辑电平时更大，其中该异或逻辑运算结果根据该数据信号和该延迟数据信号而产生；以及一第四晶体管，具有一第一端和一第二端，其中该第四晶体管的该第一端耦接至该接地电位，而该第四晶体管的该第二端耦接至该第二节点，其中当该数据信号处于高逻辑电平时，该第四晶体管和一第四驱动器形成一第四电流镜，而当该数据信号处于低逻辑电平时，该第四晶体管和该第四驱动器不形成该第四电流镜，其中当该第四电流镜形成时，通过该第四晶体管的一电流于该异或逻辑运算结果为高逻辑电平时将比该电流于该异或逻辑运算结果为低逻辑电平时更大，其中该异或逻辑运算结果根据该数据信号和该延迟数据信号而产生；其中该延迟数据信号通过延迟该数据信号一延迟时间而产生。
在一些实施例中，该第一驱动器和该第二驱动器分别包括：一第五晶体管，具有一控制端、一第一端以及一第二端，其中该第五晶体管的该控制端耦接至一第四节点，该第五晶体管的该第一端耦接至该供应电位，该第五晶体管的该第二端耦接至该第四节点，而该第四节点具有一第一恒定偏压电位；一第一电流吸收器，由该第四节点处汲取一第一电流；一第二电流吸收器，于一异或信号为高逻辑电平时由该第四节点处汲取一第二电流，且于该异或信号为低逻辑电平时不由该第四节点处汲取该第二电流，其中该异或信号根据该数据信号和该延迟数据信号的该异或逻辑运算结果而产生；以及一第一运算放大器，具有一负输入端、一正输入端以及一输出端，其中该第一运算放大器的该负输入端耦接至该第四节点，该第一运算放大器的该正输入端耦接至一第一驱动节点，而该第一运算放大器的该输出端根据该数据信号耦接至该第一运算放大器的该正输入端；其中该第一驱动器的该第一驱动节点耦接至该第一晶体管的一控制端，而该第二驱动器的该第一驱动节点耦接至该第二晶体管的一控制端。
在一些实施例中，该第一驱动器和该第二驱动器分别还包括：一第一切换器，具有一第一端和一第二端，其中该第一切换器的该第一端耦接至该第一运算放大器的该输出端；一第二切换器，具有一第一端和一第二端，其中该第二切换器的该第一端耦接至该第一切换器的该第二端，而该第二切换器的该第二端耦接至该接地电位；一第五切换器，具有一第一端和一第二端，其中该第五切换器的该第一端耦接至该第四节点，而该第五切换器的该第二端耦接至该第二电流吸收器，其中当该异或信号为高逻辑电平时，该第五切换器导通，而当该异或信号为低逻辑电平时，该第五切换器不导通；以及一第六晶体管，具有一控制端、一第一端以及一第二端，其中该第六晶体管的该控制端耦接至该第一切换器的该第二端，该第六晶体管的该第一端耦接至该供应电位，而该第六晶体管的该第二端耦接至该第一驱动节点。
在一些实施例中，在该第一驱动器中，当该数据信号处于低逻辑电平时，该第一切换器导通且该第二切换器不导通，而当该数据信号处于高逻辑电平时，该第一切换器不导通且该第二切换器导通；其中在该第二驱动器中，当该数据信号处于高逻辑电平时，该第一切换器导通且该第二切换器不导通，而当该数据信号处于低逻辑电平时，该第一切换器不导通且该第二切换器导通。
在一些实施例中，该第二电流吸收器为一可变电流吸收器，而该第二电流根据该第一节点和该第二节点之间的一电位差来进行调整。
在一些实施例中，该低电压差分信号驱动电路还包括：一电容器，具有一第一端和一第二端，其中该电容器的该第一端用于接收该第一节点和该第二节点之间的该电位差；一第七切换器，具有一第一端和一第二端，其中该第七切换器的该第一端耦接至该电容器的该第二端，而该第七切换器的该第二端耦接至该接地电位，其中当一转换边缘信号为高逻辑电平时，该第七切换器导通，而当该转换边缘信号为低逻辑电平时，该第七切换器不导通；一第八切换器，具有一第一端和一第二端，其中该第八切换器的该第一端耦接至该电容器的该第二端，其中当一延迟转换边缘信号为高逻辑电平时，该第八切换器导通，而当该迟转换边缘信号为低逻辑电平时，该第八切换器不导通，其中该延迟转换边缘信号通过延迟该转换边缘信号一延迟时间而产生；以及一第三运算放大器，具有一正输入端、一负输入端以及一输出端，其中该第三运算放大器的该正输入端耦接至该第八切换器的该第二端，该第三运算放大器的该负输入端耦接至该接地电位，而该第三运算放大器的该输出端根据该延迟转换边缘信号选择性地耦接或不耦接至该第二电流源。
在一些实施例中，该第三运算放大器的该负输入端经由一参考电压源耦接至该接地电位。
在一些实施例中，该第三运算放大器的该负输入端和该正输入端之间具有一输入偏移电压。
在一些实施例中，该转换边缘信号根据一与逻辑运算结果而产生，其中该与逻辑运算结果根据该数据信号和该延迟数据信号的反相逻辑而产生。
在一些实施例中，该转换边缘信号根据一与逻辑运算结果而产生，其中该与逻辑运算结果根据该延迟数据信号和该数据信号的反相逻辑而产生。
在一些实施例中，该第三驱动器和该第四驱动器分别包括：一第七晶体管，具有一控制端、一第一端以及一第二端，其中该第七晶体管的该控制端耦接至一第六节点，该第七晶体管的该第一端耦接至该接地电位，该第七晶体管的该第二端耦接至该第六节点，而该第六节点具有一第二恒定偏压电位；一第一电流源，注入一第一电流至该第六节点；一第二电流源，当一异或信号为高逻辑电平时，注入一第二电流至该第六节点，而当该异或信号为低逻辑电平时，不注入该第二电流至该第六节点，其中该异或信号根据该数据信号和该延迟数据信号的该异或逻辑运算结果而产生；以及一第二运算放大器，具有一负输入端、一正输入端以及一输出端，其中该第二运算放大器的该负输入端耦接至该第六节点，该第二运算放大器的该正输入端耦接至一第二驱动节点，而该第二运算放大器的该输出端根据该数据信号耦接至该第二运算放大器的该正输入端；其中该第三驱动器的该第二驱动节点耦接至该第三晶体管的一控制端，而该第四驱动器的该第二驱动节点耦接至该第四晶体管的一控制端。
在一些实施例中，该第三驱动器和该第四驱动器分别还包括：一第四切换器，具有一第一端和一第二端，其中该第四切换器的该第一端耦接至该第二运算放大器的该输出端；一第三切换器，具有一第一端和一第二端，其中该第三切换器的该第一端耦接至该第四切换器的该第二端，而该第三切换器的该第二端耦接至该供应电位；一第六切换器，具有一第一端和一第二端，其中该第六切换器的该第一端耦接至该第六节点，而该第六切换器的该第二端耦接至该第二电流源，其中当该异或信号为高逻辑电平时，该第六切换器导通，而当该异或信号为低逻辑电平时，该第六切换器不导通；以及一第八晶体管，具有一控制端、一第一端以及一第二端，其中该第八晶体管的该控制端耦接至该第四切换器的该第二端，该第八晶体管的该第一端耦接至该接地电位，而该第八晶体管的该第二端耦接至该第二驱动节点。
在一些实施例中，在该第三驱动器中，当该数据信号处于高逻辑电平时，该第三切换器导通且该第四切换器不导通，而当该数据信号处于低逻辑电平时，该第三切换器不导通且该第四切换器导通；其中在该第四驱动器中，当该数据信号处于低逻辑电平时，该第三切换器导通且该第四切换器不导通，而当该数据信号处于高逻辑电平时，该第三切换器不导通且该第四切换器导通。
在一些实施例中，该第二电流源为一可变电流源，而该第二电流根据该第一节点和该第二节点之间的一电位差来进行调整。
在一些实施例中，该低电压差分信号驱动电路还包括：一电容器，具有一第一端和一第二端，其中该电容器的该第一端用于接收该第一节点和该第二节点之间的该电位差；一第七切换器，具有一第一端和一第二端，其中该第七切换器的该第一端耦接至该电容器的该第二端，而该第七切换器的该第二端耦接至该接地电位，其中当一转换边缘信号为高逻辑电平时，该第七切换器导通，而当该转换边缘信号为低逻辑电平时，该第七切换器不导通；一第八切换器，具有一第一端和一第二端，其中该第八切换器的该第一端耦接至该电容器的该第二端，其中当一延迟转换边缘信号为高逻辑电平时，该第八切换器导通，而当该迟转换边缘信号为低逻辑电平时，该第八切换器不导通，其中该延迟转换边缘信号通过延迟该转换边缘信号一延迟时间而产生；以及一第三运算放大器，具有一正输入端、一负输入端以及一输出端，其中该第三运算放大器的该正输入端耦接至该第八切换器的该第二端，该第三运算放大器的该负输入端耦接至该接地电位，而该第三运算放大器的该输出端根据该延迟转换边缘信号选择性地耦接或不耦接至该第二电流源。
在一些实施例中，该第三运算放大器的该负输入端经由一参考电压源耦接至该接地电位。
在一些实施例中，该第三运算放大器的该负输入端和该正输入端之间具有一输入偏移电压。
在一些实施例中，该转换边缘信号根据一与逻辑运算结果而产生，其中该与逻辑运算结果根据该数据信号和该延迟数据信号的反相逻辑而产生。
在一些实施例中，该转换边缘信号根据一与逻辑运算结果而产生，其中该与逻辑运算结果根据该延迟数据信号和该数据信号的反相逻辑而产生。
本发明所提的低电压差分信号驱动电路至少具有下列优点，较传统设计更为先进：(1)省略电流源和电流吸收器的设计；(2)增加顶部空间及增广输出范围；(3)可适用于先进制程中极低供应电压的各种应用产品；(4)加快操作速度；(5)减少制造成本；以及(6)提升高数据传输速率下的信号品质。
附图说明
图1是显示根据本发明一实施例所述的低电压差分信号(Low VoltageDifferential Signaling，LVDS)驱动电路的示意图；
图2A是显示根据本发明一实施例所述的第一驱动器的示意图；
图2B是显示根据本发明一实施例所述的第二驱动器的示意图；
图2C是显示根据本发明一实施例所述的第三驱动器的示意图；
图2D是显示根据本发明一实施例所述的第四驱动器的示意图；
图3A是显示根据本发明一实施例所述的第一驱动器的快速设定电路的示意图；
图3B是显示根据本发明一实施例所述的第二驱动器的快速设定电路的示意图；
图3C是显示根据本发明一实施例所述的第三驱动器的快速设定电路的示意图；
图3D是显示根据本发明一实施例所述的第四驱动器的快速设定电路的示意图；
图4是显示根据本发明一实施例所述的边缘侦测器的示意图；
图5A是显示第一驱动器于第一晶体管的控制端无任何寄生电容时的信号波形图；
图5B是显示根据本发明一实施例所述的第一驱动器于第一晶体管的控制端具有较大寄生电容时的信号波形图；
图5C是显示根据本发明一实施例所述的第一驱动器于纳入快速设定电路后的信号波形图；
图6A是显示根据本发明一实施例所述的第一驱动器的示意图；
图6B是显示根据本发明一实施例所述的第二驱动器的示意图；
图6C是显示根据本发明一实施例所述的第三驱动器的示意图；
图6D是显示根据本发明一实施例所述的第四驱动器的示意图；
图7A是显示根据本发明一实施例所述的延迟电路的示意图；
图7B是显示根据本发明一实施例所述的异或门的示意图；
图7C是显示根据本发明一实施例所述的低电压差分信号驱动电路的输出电位于状态转换时增加的信号波形图；
图8是显示根据本发明一实施例所述的低电压差分信号驱动电路具有较长传输线时的信号波形图；
图9是显示根据本发明一实施例所述的低电压差分信号驱动电路的示意图；以及
图10是显示根据本发明一实施例所述的自动预加重电路的示意图。
其中，附图中符号的简单说明如下：
100～低电压差分信号驱动电路；110～偏压驱动器；111、611、911～第一驱动器；112、612、912～第二驱动器；113、613、913～第三驱动器；114、614、914～第四驱动器；201～第一电流吸收器；202～第二电流吸收器；203～第一电流源；204～第二电流源；231～第一运算放大器；232～第二运算放大器；251～第一切换器；252～第二切换器；253～第三切换器；254～第四切换器；311～第一驱动器的快速设定电路；312～第二驱动器的快速设定电路；313～第三驱动器的快速设定电路；314～第四驱动器的快速设定电路；341～第一比较器；342～第二比较器；361～第一边缘侦测器；362～第二边缘侦测器；363～第三边缘侦测器；364～第四边缘侦测器；370～第一SR锁存器；371～第一或非门；372～第二或非门；373～第三或非门；374～第四或非门；380～第二SR锁存器；412～反相器；414～与门；601～第三电流吸收器；603～第三信号源；651～第五切换器；653～第六切换器；701～延迟电路；702～异或门；901～自动预加重电路；1011～第七切换器；1012～第八切换器；1013～第九切换器；1020～电容器；1030～第三运算放大器；1040～参考电压源；C1、C2、C3、C4～寄生电容器；DATA～数据信号；DATA_B～反相数据信号；DATA_D～延迟数据信号；IN～边缘侦测器的输入端；M1～第一晶体管；M2～第二晶体管；M3～第三晶体管；M4～第四晶体管；M5～第五晶体管；M6～第六晶体管；M7～第七晶体管；M8～第八晶体管；M9～第九晶体管；M10～第十晶体管；N1～第一节点；N2～第二节点；N3～第三节点；N4～第四节点；N5～第五节点；N6～第六节点；N7～第七节点；ND1～第一驱动节点；ND2～第二驱动节点；ND3～第三驱动节点；ND4～第四驱动节点；OUT～边缘侦测器的输出端；R1～第一电阻器；R2～第二电阻器；SB1～第一偏压信号；SB2～第二偏压信号；SB3～第三偏压信号；SB4～第四偏压信号；SC1～第一比较信号；SC2～第二比较信号；SE1～转换边缘信号；SE1_D～延迟转换边缘信号；SP1～预加重信号；ST1～第一侦测信号；ST2～第二侦测信号；SR1～第一锁存信号；SR2～第二锁存信号；TD1、TD2～转换延迟时间；t0、t1、t2、t3、t4、t5～时间点；VBC1～第一恒定偏压电位；VBC2～第二恒定偏压电位；VDD～供应电位；VSS～接地电位；Vo、Vo_long～输出电位；Vref～参考电位；Vos～输入偏移电压；XOR～异或信号。
具体实施方式
为让本发明的目的、特征和优点能更明显易懂，下文特举出本发明的具体实施例，并配合所附图式，作详细说明如下。
图1是显示根据本发明一实施例所述的低电压差分信号(Low VoltageDifferential Signaling，LVDS)驱动电路100的示意图。低电压差分信号驱动电路100包括：一第一晶体管M1、一第二晶体管M2、一第三晶体管M3、一第四晶体管M4、一第一电阻器R1、一第二电阻器R2，以及一偏压驱动器110。偏压驱动器110根据一数据信号DATA，产生一第一偏压信号SB1、一第二偏压信号SB2、一第三偏压信号SB3，以及一第四偏压信号SB4，其分别用于控制第一晶体管M1、第二晶体管M2、第三晶体管M3，以及第四晶体管M4。数据信号DATA可以是一数字信号。在一些实施例中，第一晶体管M1和第二晶体管M2为P型金属氧化物半导体场效晶体管(P-channel Metal-Oxide-Semiconductor Field-Effect Transistor，PMOSFET，以下简称PMOS晶体管)，而第三晶体管M3和第四晶体管M4为N型金属氧化物半导体场效晶体管(N-channel Metal-Oxide-Semiconductor Field-Effect Transistor，NMOSFET，以下简称NMOS晶体管)。第一晶体管M1具有一控制端、一第一端，以及一第二端，其中第一晶体管M1的控制端用于接收第一偏压信号SB1，第一晶体管M1的第一端耦接至一供应电位VDD(例如：1V)，而第一晶体管M1的第二端耦接至一第一节点N1。第二晶体管M2具有一控制端、一第一端，以及一第二端，其中第二晶体管M2的控制端用于接收第二偏压信号SB2，第二晶体管M2的第一端耦接至供应电位VDD，而第二晶体管M2的第二端耦接至一第二节点N2。第三晶体管M3具有一控制端、一第一端，以及一第二端，其中第三晶体管M3的控制端用于接收第三偏压信号SB3，第三晶体管M3的第一端耦接至一接地电位VSS(例如：0V)，而第三晶体管M3的第二端耦接至第一节点N1。第四晶体管M4具有一控制端、一第一端，以及一第二端，其中第四晶体管M4的控制端用于接收第四偏压信号SB4，第四晶体管M4的第一端耦接至接地电位VSS，而第四晶体管M4的第二端耦接至第二节点N2。第一电阻器R1具有一第一端和一第二端，其中第一电阻器R1的第一端耦接至第一节点N1，而第一电阻器R1的第二端耦接至一第三节点N3。第二电阻器R2具有一第一端和一第二端，其中第二电阻器R2的第一端耦接至第二节点N2，而第二电阻器R2的第二端耦接至第三节点N3。第一节点N1可视为低电压差分信号驱动电路100的一正输出端。第二节点N2可视为低电压差分信号驱动电路100的一负输出端。第三节点N3可视为一共同节点。当第一晶体管M1和第四晶体管M4导通，且第二晶体管M2和第三晶体管M3不导通时，第一节点N1的电位将上升，而第二节点N2的电位将下降。当第二晶体管M2和第三晶体管M3导通，且第一晶体管M1和第四晶体管M4不导通时，第一节点N1的电位将下降，而第二节点N2的电位将上升。亦即，除了作为切换器(Switch)以外，第一晶体管M1和第二晶体管M2可作为电流源(Current Source)，其用于选择性地注入电流至第一节点N1和第二节点N2；而第三晶体管M3和第四晶体管M4可作为电流吸收器(Current Sink)，用于选择性从第一节点N1和第二节点N2处汲取电流。在本发明中，既然本来必需的电流源、电流吸收器皆以切换晶体管M1至M4来取代，或是与切换晶体管M1至M4互相结合，则低电压差分信号驱动电路100可利用较少元件来实施，且具有较低的制造成本。另一方面，低电压差分信号驱动电路100的输出范围亦可增加，因为其输出范围已不再受到电流源、电流吸收器的顶部空间(Head Room)所限制。是以，设计者可有更大自由度，很容易将低电压差分信号驱动电路100应用于各种电路及系统当中。
偏压驱动器110可包括一第一驱动器111、一第二驱动器112、一第三驱动器113，以及一第四驱动器114，其详细构成及操作方式将于下列实施例中作讨论。必须理解的是，以下实施例内容仅为举例说明，而非用于限制本发明的范围。
图2A是显示根据本发明一实施例所述的第一驱动器111的示意图。在图2A的实施例中，第一驱动器111包括：一第一电流吸收器201、一第二电流吸收器202、一第一运算放大器(Operational Amplifier，OP)231、一第一切换器251、一第二切换器252、一第五晶体管M5，以及一第六晶体管M6。在一些实施例中，第五晶体管M5和第六晶体管M6皆为PMOS晶体管。第五晶体管M5具有一控制端、一第一端，以及一第二端，其中第五晶体管M5的控制端耦接至一第四节点N4，第五晶体管M5的第一端耦接至供应电位VDD，而第五晶体管M5的第二端耦接至第四节点N4。第一电流吸收器201由第四节点N4处汲取一第一电流(例如：1mA)。既然流至第一电流吸收器201的电流为恒定值，第四节点N4将具有一第一恒定偏压电位VBC1(例如：0.7V)。第一运算放大器231具有一负输入端、一正输入端，以及一输出端，其中第一运算放大器231的负输入端耦接至第四节点N4，而第一运算放大器231的正输入端耦接至一第一驱动节点ND1。第一切换器251具有一第一端和一第二端，其中第一切换器251的第一端耦接至第一运算放大器231的输出端，而第一切换器251的第二端耦接至一第五节点。第二切换器252具有一第一端和一第二端，其中第二切换器252的第一端耦接至第五节点N5，而第二切换器252的第二端耦接至接地电位VSS。第一切换器251由数据信号DATA所控制，而第二切换器252由一反相数据信号DATA_B所控制，其中反相数据信号DATA_B与数据信号DATA具有相反的逻辑电平。换言之，第一切换器251和第二切换器252由互补(Complementary)的信号所控制，如果两者其中之一导通，则另一者将不导通。第六晶体管M6具有一控制端、一第一端，以及一第二端，其中第六晶体管M6的控制端耦接至第五节点N5，第六晶体管M6的第一端耦接至供应电位VDD，而第六晶体管M6的第二端耦接至第一驱动节点ND1。第二电流吸收器202由第一驱动节点ND1处汲取一电流(例如：1mA)。第一驱动节点ND1用于输出第一偏压信号SB1至第一晶体管M1的控制端(在图中以虚线表示，因其非属第一驱动器111的一部分)。当数据信号DATA具有一低逻辑电平(例如：逻辑0)时，第一切换器251不导通，第二切换器252导通，致使第六晶体管M6的控制端耦接至接地电位VSS，此时第六晶体管M6将导通，第一晶体管M1的控制端将耦接至供应电位VDD，第一晶体管M1将因此不导通。另一方面，当数据信号DATA具有一高逻辑电平(例如：逻辑1)时，第一切换器251导通，第二切换器252不导通，致使第一运算放大器231周围形成一负反馈回路(Negative Feedback Loop)，此时第四节点N4和第一驱动节点ND1之间产生一虚短路(Virtual Short-circuited)，而第一晶体管M1和第五晶体管M5形成一第一电流镜(Current Mirror)。在一些实施例中，第一晶体管M1的尺寸约为第五晶体管M5的尺寸的10倍。第一晶体管M1具有较强的电流驱动能力，故其可作为一电流源，并根据第一电流吸收器201的第一电流值来供应一较大电流(例如：10mA)。第一驱动器111和第一晶体管M1共同形成一高速、精确的模拟电路，并可根据数据信号DATA来控制低电压差分信号驱动电路100于第一节点N1的电位。
图2B是显示根据本发明一实施例所述的第二驱动器112的示意图。图2B的第二驱动器112与图2A的第一驱动器111相似，两者的差异在于，在第二驱动器112中，第一切换器251由反相数据信号DATA_B所控制，第二切换器252由数据信号DATA所控制，而第一驱动节点ND1用于输出第二偏压信号SB2至第二晶体管M2的控制端(在图中以虚线表示，因其非属第二驱动器112的一部分)。必须理解的是，第二驱动器112并未与第一驱动器111共用任何元件(例如：第一运算放大器231、第五晶体管M5，其于图2A、图2B中均有出现)。在图中使用相同元件标号，仅为使读者易于了解，此二电路具有相似的结构和部分相同的电路元件。事实上，图2B的每一元件皆与图2A的元件互相独立，而未有任何元件共用的情况。当数据信号DATA具有一高逻辑电平(例如：逻辑1)时，第一切换器251不导通，第二切换器252导通，致使第六晶体管M6的控制端耦接至接地电位VSS，此时第六晶体管M6将导通，第二晶体管M2的控制端将耦接至供应电位VDD，第二晶体管M2将因此不导通。另一方面，当数据信号DATA具有一低逻辑电平(例如：逻辑0)时，第一切换器251导通，第二切换器252不导通，致使第一运算放大器231周围形成一负反馈回路，此时第四节点N4和第一驱动节点ND1之间产生一虚短路，而第二晶体管M2和第五晶体管M5形成一第二电流镜。在一些实施例中，第二晶体管M2的尺寸约为第五晶体管M5的尺寸的10倍。第二晶体管M2具有较强的电流驱动能力，故其可作为一电流源，并根据第一电流吸收器201的第一电流值来供应一较大电流(例如：10mA)。第二驱动器112和第二晶体管M2共同形成一高速、精确的模拟电路，并可根据数据信号DATA来控制低电压差分信号驱动电路100于第二节点N2的电位。
图2C是显示根据本发明一实施例所述的第三驱动器113的示意图。在图2C的实施例中，第三驱动器113包括：一第一电流源203、一第二电流源204、一第二运算放大器232、一第三切换器253、一第四切换器254、一第七晶体管M7，以及一第八晶体管M8。在一些实施例中，第七晶体管M7和第八晶体管M8皆为NMOS晶体管。第七晶体管M7具有一控制端、一第一端，以及一第二端，其中第七晶体管M7的控制端耦接至一第六节点N6，第七晶体管M7的第一端耦接至接地电位VSS，而第七晶体管M7的第二端耦接至第六节点N6。第一电流源203注入一第一电流(例如：1mA)至第六节点N6。既然从第一电流源203流出的电流为恒定值，第六节点N6将具有一第二恒定偏压电位VBC2(例如：0.3V)。第二运算放大器232具有一负输入端、一正输入端，以及一输出端，其中第二运算放大器232的负输入端耦接至第六节点N6，而第二运算放大器232的正输入端耦接至一第二驱动节点ND2。第三切换器253具有一第一端和一第二端，其中第三切换器253的第一端耦接至一第七节点N7，而第三切换器253的第二端耦接至供应电位VDD。第四切换器254具有一第一端和一第二端，其中第四切换器254的第一端耦接至第二运算放大器232的输出端，而第四切换器254的第二端耦接至第七节点N7。第三切换器253由数据信号DATA所控制，而第四切换器254由一反相数据信号DATA_B所控制。第八晶体管M8具有一控制端、一第一端，以及一第二端，其中第八晶体管M8的控制端耦接至第七节点N7，第八晶体管M6的第一端耦接至接地电位VSS，而第八晶体管M8的第二端耦接至第二驱动节点ND2。第二电流源204注入一电流(例如：1mA)至第二驱动节点ND2。第二驱动节点ND2用于输出第三偏压信号SB3至第三晶体管M3的控制端(在图中以虚线表示，因其非属第三驱动器113的一部分)。当数据信号DATA具有一高逻辑电平(例如：逻辑1)时，第三切换器253导通，第四切换器252不导通，致使第八晶体管M8的控制端耦接至供应电位VDD，此时第八晶体管M8将导通，第三晶体管M3的控制端将耦接至接地电位VSS，第三晶体管M3将因此不导通。另一方面，当数据信号DATA具有一低逻辑电平(例如：逻辑0)时，第三切换器253不导通，第四切换器254导通，致使第二运算放大器232周围形成一负反馈回路，此时第六节点N6和第二驱动节点ND2之间产生一虚短路，而第三晶体管M3和第七晶体管M7形成一第三电流镜。在一些实施例中，第三晶体管M3的尺寸约为第七晶体管M7的尺寸的10倍。第三晶体管M3具有较强的电流驱动能力，故其可作为一电流吸收器，并根据第一电流源203的第一电流值来汲取一较大电流(例如：10mA)。第三驱动器113和第三晶体管M3共同形成一高速、精确的模拟电路，并可根据数据信号DATA来控制低电压差分信号驱动电路100于第一节点N1的电位。
图2D是显示根据本发明一实施例所述的第四驱动器114的示意图。图2D的第四驱动器114与图2C的第三驱动器113相似，两者的差异在于，在第四驱动器114中，第三切换器253由反相数据信号DATA_B所控制，第四切换器254由数据信号DATA所控制，而第二驱动节点ND2用于输出第四偏压信号SB4至第四晶体管M4的控制端(在图中以虚线表示，因其非属第四驱动器114的一部分)。必须理解的是，第四驱动器114并未与第三驱动器113共用任何元件。图2D的每一元件皆与图2C的元件互相独立，而未有任何元件共用的情况。当数据信号DATA具有一低逻辑电平(例如：逻辑0)时，第三切换器253导通，第四切换器254不导通，致使第八晶体管M8的控制端耦接至供应电位VDD，此时第八晶体管M8将导通，第四晶体管M4的控制端将耦接至接地电位VSS，第四晶体管M4将因此不导通。另一方面，当数据信号DATA具有一高逻辑电平(例如：逻辑1)时，第三切换器253不导通，第四切换器254导通，致使第二运算放大器232周围形成一负反馈回路，此时第六节点N6和第二驱动节点ND2之间产生一虚短路，而第四晶体管M4和第七晶体管M7形成一第四电流镜。在一些实施例中，第四晶体管M4的尺寸约为第七晶体管M7的尺寸的10倍。第四晶体管M4具有较强的电流驱动能力，故其可作为一电流吸收器，并根据第一电流源203的第一电流值来汲取一较大电流(例如：10mA)。第四驱动器114和第四晶体管M7共同形成一高速、精确的模拟电路，并可根据数据信号DATA来控制低电压差分信号驱动电路100于第二节点N2的电位。
在理想情况下，若数据信号DATA的逻辑电平发生改变，则于前述驱动器111、112、113、114的驱动节点处的电位可随之立即改变。但实际上，前述晶体管M1至M4于其控制端处都具有寄生电容(Parasitic Capacitance)(其已模拟成虚拟电容器C1至C4，于下列实施例中作说明)，此等寄生电容的存在会导致较长的转换延迟时间，并拖慢低电压差分信号驱动电路100的实际操作速度。因此，在一些实施例中，前述驱动器111、112、113、114还可各自包括一快速设定电路，其可用于提供额外的驱动电流，并加快低电压差分信号驱动电路100的操作速度。必须理解的是，这些快速设定电路皆为选用元件，非为必要元件。在其他实施例中它们亦可被移除。
图3A是显示根据本发明一实施例所述的第一驱动器111的快速设定电路311的示意图。在图3A的实施例中，第一驱动器111的快速设定电路311包括：一第一比较器(Comparator)341、一第一边缘侦测器(Edge Detector)361、一第二边缘侦测器362、一第一SR锁存器(SR Latch)370，以及一第九晶体管M9。第一比较器341可用一无反馈运算放大器来实施。第一比较器341具有一负输入端、一正输入端，以及一输出端，其中第一比较器341的负输入端用于接收第一偏压信号SB1，第一比较器341的正输入端用于接收第一恒定偏压电位VBC1，而第一比较器341的输出端用于输出一第一比较信号SC1，其中第一比较信号SC1根据第一恒定偏压电位VBC1和来自于第一驱动器111的第一驱动节点ND1的第一偏压信号SB1，两者之间的一电位差而产生。第一边缘侦测器361用于侦测数据信号DATA的上升边缘(Rising Edge)，并据以产生一第一侦测信号ST1。第二边缘侦测器362用于侦测第一比较信号SC1的上升边缘，并据以产生一第二侦测信号ST2。举例而言，在图4的实施例中，每一边缘侦测器具有一输入端IN和一输出端OUT，且每一边缘侦测器中可以包括一反相器(Inverter)412和一与门(AND Gate)414，但本发明并不仅限于此。反相器412具有一输入端和一输出端，其中反相器412的输入端耦接至边缘侦测器的输入端IN。与门414具有一第一输入端、一第二输入端，以及一输出端，其中与门414的第一输入端耦接至边缘侦测器的输入端IN，与门414的第二输入端耦接至反相器412的输出端，而与门414的输出端作为边缘侦测器的输出端OUT。在一些实施例中，第一SR锁存器370包括一第一或非门(NORGate)371和一第二或非门372。然而，本领域普通技术人员也改可改用其他方式，例如交叉耦接的二与非门(NAND Gate)来实施第一SR锁存器370。第一或非门371具有一第一输入端(作为第一SR锁存器370的S输入端)、一第二输入端，以及一输出端，其中第一或非门371的第一输入端用于接收第一侦测信号ST1。第二或非门372具有一第一输入端、一第二输入端(作为第一SR锁存器370的R输入端)，以及一输出端(作为第一SR锁存器370的Q输出端)，其中第二或非门372的第一输入端耦接至第一或非门371的输出端，第二或非门372的第二输入端用于接收第二侦测信号ST2，而第二或非门372的输出端耦接至第一或非门371的第二输入端。第二或非门372的输出端还用于输出一第一锁存信号SR1。第九晶体管M9可以是NMOS晶体管，其具有够大的尺寸，以利针对寄生电容进行放电。第九晶体管M9具有一控制端、一第一端，以及一第二端，其中第九晶体管M9的控制端用于接收第一锁存信号SR1，第九晶体管M9的第一端耦接至接地电位VSS，第九晶体管M9的第二端耦接至一第三驱动节点ND3。第三驱动节点ND3还耦接至第一晶体管M1的控制端。在此设计下，快速设定电路311的第九晶体管M9可提供一额外放电路径给第一晶体管M1的寄生电容器C1，从而可缩短第一晶体管M1的控制端的转换延迟时间。其原因将于下列实施例中作详细讨论。
图5A是显示第一驱动器111于第一晶体管M1的控制端无任何寄生电容时的信号波形图。图5A是假设于理想状况下，第一晶体管M1的寄生电容够小且可以忽略。当输入至第一驱动器111的数据信号DATA由一低逻辑电平(例如：逻辑0)切换至一高逻辑电平(例如：逻辑1)时，由第一驱动器111输出的第一偏压信号SB1将即刻由一高逻辑电平(例如：供应电位VDD)切换至一低逻辑电平(例如：第一恒定偏压电位VBC1)。图5A显示为理想状况，故不会有任何转换延迟时间。图5B是显示根据本发明一实施例所述的第一驱动器111于第一晶体管M1的控制端具有较大寄生电容时的信号波形图。若将第一晶体管M1的寄生电容纳入考虑，则由第一驱动器111输出的第一偏压信号SB1将因寄生电容器C1的放电程序而渐进式地切换其逻辑电平，且数据信号DATA和第一偏压信号SB1之间将产生一转换延迟时间TD1。图5C是显示根据本发明一实施例所述的第一驱动器111于纳入快速设定电路311后的信号波形图。为了克服图5B所述的转换过慢问题，快速设定电路311可加入第一驱动器111中，以加速寄生电容器C1的放电程序。当数据信号DATA由低逻辑电平切换至高逻辑电平时，第一边缘侦测器361侦测出数据信号DATA的上升边缘，并输出具有高逻辑电平的第一侦测信号ST1至第一SR锁存器370的S输入端，因此第一锁存信号SR1将于高逻辑电平。在前述第一偏压信号SB1的切换期间，由第一比较器341输出的第一比较信号SC1仍然处于低逻辑电平，是以来自第一SR锁存器370的第一锁存信号SR1亦保持于高逻辑电平，直至第一偏压信号SB1达到第一恒定偏压电位VBC1为止。在达到之后，第一比较信号SC1由低逻辑电平切换至高逻辑电平，第二边缘侦测器362侦测到第一比较信号SC1的上升边缘，并输出具有高逻辑电平的第二侦测信号ST2至第一SR锁存器370的R输入端，因此第一锁存信号SR1将处于低逻辑电平。第一锁存信号SR1的脉冲暂时性地导通第九晶体管M9，使得快速设定电路311可提供一额外放电路径给寄生电容器C1，并于较短的一转换延迟时间TD2内拉低第一偏压信号SB1的逻辑电平。通过使用快速设定电路311，第一驱动器111的转换延迟时间可大幅下降，而第一驱动器111和第一晶体管M1的操作速度将可趋近于图5A的理想情况。
图3B是显示根据本发明一实施例所述的第二驱动器112的快速设定电路312的示意图。图3B的第二驱动器112的快速设定电路312与图3A的第一驱动器111的快速设定电路311两者相似。两者的差异在于，在第二驱动器112的快速设定电路312中，第一比较器341的负输入端用于接收第二偏压信号SB2，第一边缘侦测器361侦测反相数据信号DATA_B的上升边缘且产生第一侦测信号ST1，以及第三驱动节点ND3耦接至第二晶体管M2的控制端。必须理解的是，第二驱动器112的快速设定电路312并未与第一驱动器111的快速设定电路311共用任何元件(例如：第一比较器341、第九晶体管M9，其于图3A、图3B中均有出现)。在图中使用相同元件标号，仅为使读者易于了解，此二电路具有相似的结构和部分相同的电路元件。事实上，图3B的每一元件皆与图3A的元件互相独立，而未有任何元件共用的情况。快速设定电路312的第九晶体管M9可提供一额外放电路径给第二晶体管M2的寄生电容器C2，并可缩短第二晶体管M2的控制端的转换延迟时间。
图3C是显示根据本发明一实施例所述的第三驱动器113的快速设定电路313的示意图。在图3C的实施例中，第三驱动器113的快速设定电路313包括：一第二比较器342、一第三边缘侦测器363、一第四边缘侦测器364、一第二SR锁存器380，以及一第十晶体管M10。第二比较器342可用一无反馈运算放大器来实施。第二比较器342具有一负输入端、一正输入端，以及一输出端，其中第二比较器342的负输入端用于接收第二恒定偏压电位VBC2，第二比较器342的正输入端用于接收第三偏压信号SB3，而第二比较器342的输出端用于输出一第二比较信号SC2，其中第二比较信号SC2根据第二恒定偏压电位VBC2和来自于第三驱动器113的第二驱动节点ND2的第三偏压信号SB3，两者之间的一电位差而产生。第三边缘侦测器363用于侦测反相数据信号DATA_B的上升边缘，并据以产生一第三侦测信号ST3。第四边缘侦测器364用于侦测第二比较信号SC2的上升边缘，并据以产生一第四侦测信号ST4。每一边缘侦测器的详细电路请参考图4的实施例。在一些实施例中，第二SR锁存器380包括一第三或非门373和一第四或非门374。然而，本领域技术人员也改可用其他方式，例如交叉耦接的二与非门来实施第二SR锁存器380。第三或非门373具有一第一输入端(作为第二SR锁存器380的R输入端)、一第二输入端，以及一输出端(作为第二SR锁存器380的Q输出端)，其中第三或非门373的第一输入端用于接收第三侦测信号ST3。第四或非门374具有一第一输入端、一第二输入端(作为第二SR锁存器380的S输入端)，以及一输出端，其中第四或非门374的第一输入端耦接至第三或非门373的输出端，第四或非门374的第二输入端用于接收第四侦测信号ST4，而第四或非门374的输出端耦接至第三或非门373的第二输入端。第三或非门373的输出端还用于输出一第二锁存信号SR2。第十晶体管M10可以是PMOS晶体管，其具有够大的尺寸，以利针对寄生电容进行放电。第十晶体管M10具有一控制端、一第一端，以及一第二端，其中第十晶体管M10的控制端用于接收第二锁存信号SR2，第十晶体管M10的第一端耦接至供应电位VDD，第十晶体管M10的第二端耦接至一第四驱动节点ND4。第四驱动节点ND4还耦接至第三晶体管M3的控制端。快速设定电路313的详细操作接近前述的快速设定电路311，且第三偏压信号SB3可于较短的一转换延迟时间内由低逻辑电平(例如：接地电位VSS)被拉升至高逻辑电平(例如：第二恒定偏压电位VBC2)。在此设计下，快速设定电路313的第十晶体管M10可提供一额外放电路径给第三晶体管M3的寄生电容器C3，并可缩短第三晶体管M3的控制端的转换延迟时间。
图3D是显示根据本发明一实施例所述的第四驱动器114的快速设定电路314的示意图。图3D的第四驱动器114的快速设定电路314与图3C的第三驱动器113的快速设定电路313两者相似。两者的差异在于，在第四驱动器114的快速设定电路314中，第二比较器341的正输入端用于接收第四偏压信号SB4，第三边缘侦测器363侦测数据信号DATA的上升边缘且产生第三侦测信号ST3，以及第四驱动节点ND4耦接至第四晶体管M4的控制端。必须理解的是，第四驱动器114的快速设定电路314并未与第三驱动器113的快速设定电路313共用任何元件。图3D的每一元件皆与图3C的元件互相独立，而未有任何元件共用的情况。快速设定电路314的第十晶体管M10可提供一额外放电路径给第四晶体管M4的寄生电容器C4，并可缩短第四晶体管M4的控制端的转换延迟时间。
当差分信号电路的数据传输速率变快时，传输线上的高频损耗亦会随之增加。由于低电压差分信号驱动电路所输出的差分信号，其转换边缘(Transition Edge)(上升边缘和下降边缘)由高频成份所组成，因此这些转换边缘很容易发生衰减现象，此导致符际干扰(Inter-Symbol Interference，ISI)现象可能会降低信号品质，且眼图(Eye Diagram)的开口大小也会窄化。为了防止前述情况发生，本发明提出另一种实施例，其中，低电压差分信号驱动电路所输出的差分信号于状态转换期间内的振幅将会提高，以强化转换边缘并可避免衰减。
根据本发明另一实施例，偏压驱动器110的一第一驱动器611、一第二驱动器612、一第三驱动器613，以及一第四驱动器614的图式分别如图6A至6D所示。图6A至6D的第一驱动器611、第二驱动器612、第三驱动器613，以及第四驱动器614分别与图2A至2D的第一驱动器111、第二驱动器112、第三驱动器113，以及第四驱动器114相近似，而其间的差异在于，第一驱动器611、第二驱动器612、第三驱动器613，以及第四驱动器614的每一个还分别包括额外的一电流吸收器601(或是额外的一电流源603)和额外的一切换器651(或653)。在图中使用相同元件标号，仅为使读者易于了解，对应的电路具有相似的结构和部分相同的元件。
图6A是显示根据本发明一实施例所述的第一驱动器611的示意图。第一驱动器611的元件操作原理，部分与图2A的第一驱动器111相同且已于之前实施例中描述的，在此将不再重复说明。第一驱动器611还包括一第五切换器651和一第三电流吸收器601。第五切换器651具有一第一端和一第二端，其中第五切换器651的第一端耦接至第四节点N4，而第五切换器651的第二端耦接至第三电流吸收器601，其中当第三电流吸收器601经由第五切换器651耦接至第四节点N4时，第三电流吸收器601由第四节点N4处汲取一第二电流。第五切换器651由一异或(exclusive OR)信号XOR所控制，其将于图7A至7C的实施例中详述。图7A的一延迟电路701通过将数据信号DATA延迟一段延迟时间，来产生一延迟数据信号DATA_D。在一实施例中，延迟电路701可以包括一或多个串联的反相器来产生延迟时间，但本发明并不仅限于此。在一实施例中，延迟时间可以是数据信号DATA的位时间(Bit Time)，但本发明并不仅限于此。异或信号XOR可以由图7B的一异或门(XOR Gate)702所产生，此异或门702具有一第一输入端、一第二输入端，以及一输出端，其中异或门702的第一输入端用于接收数据信号DATA，异或门702的第二输入端用于接收延迟数据信号DATA_D，而异或门702的输出端用于输出异或信号XOR。因此，当第一电流镜如前所述形成于第一晶体管M1和第五晶体管M5之间，当数据信号DATA和延迟数据信号DATA_D取异或(XOR)的逻辑运算结果为高逻辑电平时，亦即，当数据信号DATA处于高逻辑电平且延迟数据信号DATA_D处于低逻辑电平时，或反之时(即数据信号DATA发生状态转换时)，第三电流吸收器601经由第五切换器651耦接至第四节点N4(故由第四节点N4处汲取第二电流)。与之相反的是，当数据信号DATA和延迟数据信号DATA_D取异或(XOR)的逻辑运算结果为低逻辑电平时(即数据信号DATA未发生状态转换时)，第三电流吸收器601不会经由第五切换器651耦接至第四节点N4(故不由第四节点N4处汲取第二电流)。由于通过第一晶体管M1的电流由通过第五晶体管M5的电流所镜射而来(也就是由第四节点N4处汲取的电流)，通过第一晶体管M1的电流在有状态转换时将会比没有状态转换时来得更大。图7C是显示根据本发明一实施例所述的数据信号DATA、延迟数据信号DATA_D，以及一输出电位Vo的时序图，其中，输出电位Vo为第一节点N1与第二节点N2之间的电位差，并由通过第一晶体管M1的电流和通过第四晶体管M4的电流(或是通过第二晶体管M2的电流和通过第三晶体管M3的电流)、第一电阻器R1的电阻值，以及第二电阻器R2的电阻值所决定。因此，可发现低电压差分信号驱动电路100的输出电位Vo的振幅于数据信号DATA发生状态转换时将会增加(与没有状态转换时相比较)，故可加强转换边缘并避免衰减。
图6B是显示根据本发明一实施例所述的第二驱动器612的示意图。第二驱动器612的元件操作原理，部分与图2B的第一驱动器112相同且已于之前实施例中描述，在此将不再重复说明。第二驱动器612还包括一第五切换器651和一第三电流吸收器601，其与图6A的第一驱动器611中相似。因此，当第二电流镜如前所述形成于第二晶体管M2和第五晶体管M5之间，当数据信号DATA和延迟数据信号DATA_D取异或(XOR)的逻辑运算结果为高逻辑电平时，亦即，当数据信号DATA处于高逻辑电平且延迟数据信号DATA_D处于低逻辑电平时，或反之时(即数据信号DATA发生状态转换时)，第三电流吸收器601经由第五切换器651耦接至第四节点N4(故由第四节点N4处汲取第二电流)。与之相反的是，当数据信号DATA和延迟数据信号DATA_D取异或(XOR)的逻辑运算结果为低逻辑电平时(即数据信号DATA未发生状态转换时)，第三电流吸收器601不会经由第五切换器651耦接至第四节点N4(故不由第四节点N4处汲取第二电流)。由于通过第二晶体管M2的电流由通过第五晶体管M5的电流所镜射而来(也就是由第四节点N4处汲取的电流)，通过第二晶体管M2的电流在有状态转换时将会比没有状态转换时来得更大。
图6C是显示根据本发明一实施例所述的第三驱动器613的示意图。第三驱动器613的元件操作原理，部分与图2C的第三驱动器113相同且已于之前实施例中描述，在此将不再重复说明。第三驱动器613还包括一第六切换器653和一第三电流源603。第六切换器653具有一第一端和一第二端，其中第六切换器653的第一端耦接至第六节点N6，而第六切换器653的第二端耦接至第三电流源603，其中当第三电流源603经由第六切换器653耦接至第六节点N6时，第三电流源603注入一第二电流至第六节点N6。第六切换器653亦由异或信号XOR所控制，是以第六切换器653和第三电流源603的操作原理与前述的第五切换器651和第三电流吸收器601相近似。因此，当第三电流镜如前所述形成于第三晶体管M3和第七晶体管M7之间，当数据信号DATA和延迟数据信号DATA_D取异或(XOR)的逻辑运算结果为高逻辑电平时，亦即，当数据信号DATA处于高逻辑电平且延迟数据信号DATA_D处于低逻辑电平时，或反之时(即数据信号DATA发生状态转换时)，第三电流源603经由第六切换器653耦接至第六节点N6(故注入第二电流至第六节点N6)。与之相反的是，当数据信号DATA和延迟数据信号DATA_D取异或(XOR)的逻辑运算结果为低逻辑电平时(即数据信号DATA未发生状态转换时)，第三电流源603不会经由第六切换器653耦接至第六节点N6(故不会注入第二电流至第六节点N6)。由于通过第三晶体管M3的电流由通过第七晶体管M7的电流所镜射而来(也就是注入至第六节点N6的电流)，通过第三晶体管M3的电流在有状态转换时将会比没有状态转换时来得更大。
图6D是显示根据本发明一实施例所述的第四驱动器614的示意图。第四驱动器614的元件操作原理，部分与图2D的第四驱动器114相同且已于之前实施例中描述，在此将不再重复说明。第四驱动器614还包括一第六切换器653和一第三电流源603，其与图6C的第三驱动器613中相似。因此，当第四电流镜如前所述形成于第三晶体管M3和第七晶体管M7之间，当数据信号DATA和延迟数据信号DATA_D取异或(XOR)的逻辑运算结果为高逻辑电平时，亦即，当数据信号DATA处于高逻辑电平且延迟数据信号DATA_D处于低逻辑电平时，或反之时(即数据信号DATA发生状态转换时)，第三电流源603经由第六切换器653耦接至第六节点N6(故注入第二电流至第六节点N6)。与之相反的是，当数据信号DATA和延迟数据信号DATA_D取异或(XOR)的逻辑运算结果为低逻辑电平时(即数据信号DATA未发生状态转换时)，第三电流源603不会经由第六切换器653耦接至第六节点N6(故不会注入第二电流至第六节点N6)。由于通过第四晶体管M4的电流由通过第七晶体管M7的电流所镜射而来(也就是注入至第六节点N6的电流)，通过第四晶体管M4的电流在有状态转换时将会比没有状态转换时来得更大。
图7C是显示根据本发明一实施例所述的输出电位Vo的波形图，其中图7C的输出电位Vo的波形是代表一理想状态。而在实际状态下，若耦接至低电压差分信号驱动电路100的第一节点N1和第二节点N2的传输线很长，则传输线上的电阻值和电容值可能会扭曲输出电位Vo的波形，此由严重的RC延迟效应所导致。图8是显示根据本发明一实施例所述的理想状态下的输出电位Vo的波形图，以及低电压差分信号驱动电路100具有较长传输线时的输出电位Vo_long的波形图。由图中可以看出，输出电位Vo的振幅在数据信号DATA状态转换时(例如时间点t0和t3)与没有状态转换时(例如时间点t2和t5)比较，在理想情况下应该是增加的。然而，在输出电位Vo_long的波形中，输出电位Vo_long的振幅于时间点t0和t3反而较于时间点t2和t5更低，这是由于严重的RC延迟效应所导致。为了防止前述情况发生，本发明又提供另一种实施例，其中，第三电流吸收器601或第三电流源603为一可变电流吸收器或一可变电流源，且第二电流可调整来克服RC延迟效应并强化转换边缘。在一实施例中，可变电流吸收器或可变电流源可以用一电流输出的数字转模拟转换器(Current-outputDigital-to-Analog Converter，IDAC)来实施，其中电流输出的数字转模拟转换器耦接至一计数器，此计数器输出多个控制位至电流输出的数字转模拟转换器，以调整吸收或注入的第二电流，但本发明并不仅限于此。在一实施例中，可变电流吸收器或可变电流源可以用手动调整，例如通过一使用者接口来人工控制计数器，以增加或减少输出至电流输出的数字转模拟转换器的控制位。在另一实施例中，可变电流吸收器或可变电流源可以根据输出电位Vo来自动调整，其中输出电位Vo可以通过计算第一节点N1和第二节点N2之间的一电位差来取得。例如，可以用已知的一电位减法器(Voltage Substractor)来执行。在一实施例中，可变电流吸收器或可变电流源的调整可以在传送真正数据信号之前的一交握期间(Handshaking Period)中来进行，其中，一交握数据范本(Handshaking Data Pattern)作为一数据信号，以产生输出电位Vo。于交握期间中，可变电流吸收器或可变电流源可以进行调整，以吸收或注入适合的第二电流，而在交握期间之后，第二电流即维持一恒定值(亦即，于真正数据信号传输期间维持恒定值)，但本发明并不仅限于此。
图9是显示根据本发明一实施例所述的低电压差分信号驱动电路100的示意图，其中低电压差分信号驱动电路100包括一第一驱动器911、一第二驱动器912、一第三驱动器913，以及一第四驱动器914。与图6A至6D的实施例相比，低电压差分信号驱动电路100还包括一自动预加重电路(Auto Pre-emphasis Circuit)901，其中自动预加重电路901耦接至第一驱动器911或第二驱动器912的第三电流吸收器601(其为可变电流吸收器)，以及耦接至第三驱动器913或第四驱动器914的第三电流源(其为可变电流源)。第一驱动器911、第二驱动器912、第三驱动器913，以及第四驱动器914的其余元件分别与前述的第一驱动器611、第二驱动器612、第三驱动器613，以及第四驱动器614相同。为简化起见，第一驱动器911或第二驱动器912中除了第一电流吸收器201、第五切换器651，以及第三电流吸收器601以外的元件不会在图9中绘出；同样地，第三驱动器913或第四驱动器914中除了第一电流源203、第六切换器653，以及第三电流源603以外的元件亦不会在图9中绘出。第一驱动器911、第二驱动器912、第三驱动器913，或第四驱动器914的元件操作原理，部分与图6A至6D的第一驱动器611、第二驱动器612、第三驱动器613，或第四驱动器614相同且已于之前实施例中描述，在此将不再重复说明。在一实施例中，自动预加重电路901接收输出电位Vo，一转换边缘信号SE1，以及一延迟转换边缘信号SE1_D，并据以产生一预加重信号SP1，用于控制第一驱动器911或第二驱动器912的第三电流吸收器601，以及控制第三驱动器913或第四驱动器914的第三电流源603，从而调整吸收或注入的第二电流。在另一实施例中，自动预加重电路901可以接收第一节点N1的电位和第二节点N2的电位，而非接收输出电位Vo。自动预加重电路901可以通过计算第一节点N1和第二节点N2之间的一电位差来取得输出电位Vo。例如，可以用已知的一电位减法器来执行。在一实施例中，自动预加重电路901可于一上升边缘期间调整第三电流吸收器601和第三电流源603，其中转换边缘信号SE1根据数据信号DATA、延迟数据信号DATA_D的反相逻辑(如图8所示)，两者取与(AND)的逻辑运算结果而得出。因此，当数据信号DATA处于一上升边缘时，转换边缘信号SE1为高逻辑电平。在另一实施例中，自动预加重电路901可于一下降边缘期间调整第三电流吸收器601和第三电流源603，其中转换边缘信号SE1根据延迟数据信号DATA_D、数据信号DATA的反相逻辑(未显示)，两者取与(AND)的逻辑运算结果而得出。因此，当数据信号DATA处于一下降边缘时，转换边缘信号SE1为高逻辑电平。另外，可使用类似于图7A的延迟电路701来产生延迟转换边缘信号SE1_D，其通过延迟一转换边缘信号SE1一延迟时间而产生。在一实施例中，延迟转换边缘信号SE1_D和转换边缘信号SE1之间的一时间差等同于延迟数据信号DATA_D和数据信号DATA之间的时间差。在一实施例中，低电压差分信号驱动电路100可还包括一启动切换器(未显示)，其中启动切换器耦接于自动预加重电路901和第三电流吸收器601或第三电流源603之间，此启动切换器于交握期间内导通，以调整第三电流吸收器601或第三电流源603，接着在交握期间之后，启动切换器改为不导通，使得第二电流在真正数据信号传送期间维持一恒定值。
图10是显示根据本发明一实施例所述的自动预加重电路901的示意图。自动预加重电路901包括一电容器1020、一第七切换器1011、一第八切换器1012，以及一第三运算放大器1030。电容器1020具有一第一端和一第二端，其中电容器1020的第一端用于接收输出电位Vo。第七切换器1011具有一第一端和一第二端，其中第七切换器1011的第一端耦接至电容器1020的第二端，而第七切换器1011的第二端耦接至接地电位VSS。当转换边缘信号SE1为高逻辑电平时，第七切换器1011导通；而当转换边缘信号SE1为低逻辑电平时，第七切换器1011不导通。第八切换器1012具有一第一端和一第二端，其中第八切换器1012的第一端耦接至电容器1020的第二端。当延迟转换边缘信号SE1_D为高逻辑电平时，第八切换器1012导通；而当延迟转换边缘信号SE1_D为低逻辑电平时，第八切换器1012不导通。第三运算放大器1030具有一正输入端、一负输入端，以及一输出端，其中第三运算放大器1030的正输入端耦接至第八切换器1012的第二端，第三运算放大器1030的负输入端耦接至接地电位VSS，而第三运算放大器1030的输出端用于输出预加重信号SP1。在一实施例中，第三运算放大器1030的负输入端经由一参考电压源1040耦接至接地电位VSS，其中参考电压源1040可具有负值的一参考电位Vref(例如：-0.5V)。在一实施例中，自动预加重电路901还包括一第九切换器1013。第九切换器1013具有一第一端和一第二端，其中第九切换器1013的第一端耦接至第三运算放大器1030的输出端，而第九切换器1013的第二端耦接至第一驱动器911或第二驱动器912的第三电流吸收器601，以及耦接至第三驱动器913或第四驱动器914的第三电流源603。当延迟转换边缘信号SE1_D为高逻辑电平时，第九切换器1013导通；而当延迟转换边缘信号SE1_D为低逻辑电平时，第九切换器1013不导通。自动预加重电路901的操作原理可参考图8的信号波形图进行说明，且本实施例的转换边缘信号SE1根据数据信号DATA、延迟数据信号DATA_D的反相逻辑(如图8所示)，两者取与(AND)的逻辑运算结果而得出。数据信号DATA于时间点t0处于状态转换(上升边缘)。于时间点t0至t1的区间内，转换边缘信号SE1为高逻辑电平，而延迟转换边缘信号SE1_D为低逻辑电平，故第七切换器1011导通，且第八切换器1012和第九切换器1013不导通。此时，电容器1020的第一端于时间点t1充电至输出电位Vo(以Vo(t1)来表示)，而电容器1020的第二端充电至接地电位VSS，使得一电位差Vo(t1)储存在电容器1020中。因为第九切换器1013不导通，所以没有预加重信号SP1输出至第三电流吸收器601和第三电流源603。在时间点t1至t2的区间内，转换边缘信号SE1为低逻辑电平，而延迟转换边缘信号SE1_D为高逻辑电平，故第七切换器1011不导通，且第八切换器1012和第九切换器1013导通。因此，当把时间点t2的输出电位Vo表示为Vo(t2)，第三运算放大器1030的正输入端的电位即为Vo(t2)-Vo(t1)。当电位Vo(t2)-Vo(t1)高于参考电位Vref时，预加重信号SP1为高逻辑电平，以增加第二电流；而当电位Vo(t2)-Vo(t1)低于参考电位Vref时，预加重信号SP1为低逻辑电平，以减少第二电流(须注意参考电位Vref可以是负值)。在时间点t2之后，第七切换器1011、第八切换器1012，以及第九切换器1013皆不导通。在此前提下，通过设计交握数据范本和参考电位Vref，输出电位Vo(t2)可以适当地调整成等于Vo(t1)+Vref，其中参考电位Vref可为负值，可用于克服RC延迟和强化转换边缘。在另一实施例中，第三运算放大器1030的负输入端可以改为不经由参考电压源1040而直接耦接至接地电位VSS，而第三运算放大器1030的负输入端和正输入端之间的一输入偏移电压(Input Offset Voltage)Vos(未显示)可以通过设计第三运算放大器1030的一输入差动对(Input Differential Pair)的晶体管尺寸来设定，此时，输入偏移电压Vos即具有类似于负值的参考电位Vref的功能，但本发明并不仅限于此。
本发明提供一种设计新颖的低电压差分信号驱动电路，总结而言，所提的低电压差分信号驱动电路至少具有下列优点，较传统设计更为先进：(1)省略电流源和电流吸收器的设计；(2)增加顶部空间及增广输出范围；(3)可适用于先进制程中极低供应电压的各种应用产品；(4)加快操作速度；(5)减少制造成本；以及(6)提升高数据传输速率下的信号品质。
值得注意的是，以上所述的信号电压、信号电流、电阻值，以及其余元件参数均非为本发明的限制条件。设计者可以根据不同需要调整这些设定值。另外，本发明的低电压差分信号驱动电路并不仅限于图1-10所图示的状态。本发明可以仅包括图1-10的任何一或多个实施例的任何一或多项特征。换言之，并非所有图示的特征均须同时实施于本发明的低电压差分信号驱动电路当中。除此之外，如低电压差分信号驱动电路100的第一晶体管M1、第二晶体管M2、第三晶体管M3，以及第四晶体管M4可用其他组态实施，例如：各种N型晶体管及各种P型晶体管皆可取而代，信号和装置的极性亦可对应修改，只要不脱离本发明原始设计的原理精神即可。
在本说明书以及权利要求书中的序数，例如“第一”、“第二”、“第三”等等，彼此之间并没有顺序上的先后关系，其仅用于标示区分两个具有相同名字的不同元件。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

Claims (19)

1.一种低电压差分信号驱动电路，其特征在于，根据一数据信号于一第一节点和一第二节点处产生一差分信号，其中该低电压差分信号驱动电路包括：
一第一晶体管，具有一第一端和一第二端，其中该第一晶体管的该第一端耦接至一供应电位，而该第一晶体管的该第二端耦接至该第一节点，其中当该数据信号处于高逻辑电平时，该第一晶体管和一第一驱动器形成一第一电流镜，而当该数据信号处于低逻辑电平时，该第一晶体管和该第一驱动器不形成该第一电流镜，其中当该第一电流镜形成时，通过该第一晶体管的一电流于一异或逻辑运算结果为高逻辑电平时将比该电流于该异或逻辑运算结果为低逻辑电平时更大，其中该异或逻辑运算结果根据该数据信号和一延迟数据信号而产生；
一第二晶体管，具有一第一端和一第二端，其中该第二晶体管的该第一端耦接至该供应电位，而该第二晶体管的该第二端耦接至该第二节点，其中当该数据信号处于低逻辑电平时，该第二晶体管和一第二驱动器形成一第二电流镜，而当该数据信号处于高逻辑电平时，该第二晶体管和该第二驱动器不形成该第二电流镜，其中当该第二电流镜形成时，通过该第二晶体管的一电流于该异或逻辑运算结果为高逻辑电平时将比该电流于该异或逻辑运算结果为低逻辑电平时更大，其中该异或逻辑运算结果根据该数据信号和该延迟数据信号而产生；
一第三晶体管，具有一第一端和一第二端，其中该第三晶体管的该第一端耦接至一接地电位，而该第三晶体管的该第二端耦接至该第一节点，其中当该数据信号处于低逻辑电平时，该第三晶体管和一第三驱动器形成一第三电流镜，而当该数据信号处于高逻辑电平时，该第三晶体管和该第三驱动器不形成该第三电流镜，其中当该第三电流镜形成时，通过该第三晶体管的一电流于该异或逻辑运算结果为高逻辑电平时将比该电流于该异或逻辑运算结果为低逻辑电平时更大，其中该异或逻辑运算结果根据该数据信号和该延迟数据信号而产生；以及
一第四晶体管，具有一第一端和一第二端，其中该第四晶体管的该第一端耦接至该接地电位，而该第四晶体管的该第二端耦接至该第二节点，其中当该数据信号处于高逻辑电平时，该第四晶体管和一第四驱动器形成一第四电流镜，而当该数据信号处于低逻辑电平时，该第四晶体管和该第四驱动器不形成该第四电流镜，其中当该第四电流镜形成时，通过该第四晶体管的一电流于该异或逻辑运算结果为高逻辑电平时将比该电流于该异或逻辑运算结果为低逻辑电平时更大，其中该异或逻辑运算结果根据该数据信号和该延迟数据信号而产生；
其中该延迟数据信号通过延迟该数据信号一延迟时间而产生。
2.根据权利要求1所述的低电压差分信号驱动电路，其特征在于，该第一驱动器和该第二驱动器分别包括：
一第五晶体管，具有一控制端、一第一端以及一第二端，其中该第五晶体管的该控制端耦接至一第四节点，该第五晶体管的该第一端耦接至该供应电位，该第五晶体管的该第二端耦接至该第四节点，而该第四节点具有一第一恒定偏压电位；
一第一电流吸收器，由该第四节点处汲取一第一电流；
一第二电流吸收器，于一异或信号为高逻辑电平时由该第四节点处汲取一第二电流，且于该异或信号为低逻辑电平时不由该第四节点处汲取该第二电流，其中该异或信号根据该数据信号和该延迟数据信号的该异或逻辑运算结果而产生；以及
一第一运算放大器，具有一负输入端、一正输入端以及一输出端，其中该第一运算放大器的该负输入端耦接至该第四节点，该第一运算放大器的该正输入端耦接至一第一驱动节点，而该第一运算放大器的该输出端根据该数据信号耦接至该第一运算放大器的该正输入端；
其中该第一驱动器的该第一驱动节点耦接至该第一晶体管的一控制端，而该第二驱动器的该第一驱动节点耦接至该第二晶体管的一控制端。
3.根据权利要求2所述的低电压差分信号驱动电路，其特征在于，该第一驱动器和该第二驱动器分别还包括：
一第一切换器，具有一第一端和一第二端，其中该第一切换器的该第一端耦接至该第一运算放大器的该输出端；
一第二切换器，具有一第一端和一第二端，其中该第二切换器的该第一端耦接至该第一切换器的该第二端，而该第二切换器的该第二端耦接至该接地电位；
一第五切换器，具有一第一端和一第二端，其中该第五切换器的该第一端耦接至该第四节点，而该第五切换器的该第二端耦接至该第二电流吸收器，其中当该异或信号为高逻辑电平时，该第五切换器导通，而当该异或信号为低逻辑电平时，该第五切换器不导通；以及
一第六晶体管，具有一控制端、一第一端以及一第二端，其中该第六晶体管的该控制端耦接至该第一切换器的该第二端，该第六晶体管的该第一端耦接至该供应电位，而该第六晶体管的该第二端耦接至该第一驱动节点。
4.根据权利要求3所述的低电压差分信号驱动电路，其特征在于，在该第一驱动器中，当该数据信号处于低逻辑电平时，该第一切换器导通且该第二切换器不导通，而当该数据信号处于高逻辑电平时，该第一切换器不导通且该第二切换器导通；其中在该第二驱动器中，当该数据信号处于高逻辑电平时，该第一切换器导通且该第二切换器不导通，而当该数据信号处于低逻辑电平时，该第一切换器不导通且该第二切换器导通。
5.根据权利要求2所述的低电压差分信号驱动电路，其特征在于，该第二电流吸收器为一可变电流吸收器，而该第二电流根据该第一节点和该第二节点之间的一电位差来进行调整。
6.根据权利要求5所述的低电压差分信号驱动电路，其特征在于，还包括：
一电容器，具有一第一端和一第二端，其中该电容器的该第一端用于接收该第一节点和该第二节点之间的该电位差；
一第七切换器，具有一第一端和一第二端，其中该第七切换器的该第一端耦接至该电容器的该第二端，而该第七切换器的该第二端耦接至该接地电位，其中当一转换边缘信号为高逻辑电平时，该第七切换器导通，而当该转换边缘信号为低逻辑电平时，该第七切换器不导通；
一第八切换器，具有一第一端和一第二端，其中该第八切换器的该第一端耦接至该电容器的该第二端，其中当一延迟转换边缘信号为高逻辑电平时，该第八切换器导通，而当该延 迟转换边缘信号为低逻辑电平时，该第八切换器不导通，其中该延迟转换边缘信号通过延迟该转换边缘信号一延迟时间而产生；以及
一第三运算放大器，具有一正输入端、一负输入端以及一输出端，其中该第三运算放大器的该正输入端耦接至该第八切换器的该第二端，该第三运算放大器的该负输入端耦接至该接地电位，而该第三运算放大器的该输出端根据该延迟转换边缘信号选择性地耦接或不耦接至该第二电流源。
7.根据权利要求6所述的低电压差分信号驱动电路，其特征在于，该第三运算放大器的该负输入端经由一参考电压源耦接至该接地电位。
8.根据权利要求6所述的低电压差分信号驱动电路，其特征在于，该第三运算放大器的该负输入端和该正输入端之间具有一输入偏移电压。
9.根据权利要求6所述的低电压差分信号驱动电路，其特征在于，该转换边缘信号根据一与逻辑运算结果而产生，其中该与逻辑运算结果根据该数据信号和该延迟数据信号的反相逻辑而产生。
10.根据权利要求6所述的低电压差分信号驱动电路，其特征在于，该转换边缘信号根据一与逻辑运算结果而产生，其中该与逻辑运算结果根据该延迟数据信号和该数据信号的反相逻辑而产生。
11.根据权利要求1所述的低电压差分信号驱动电路，其特征在于，该第三驱动器和该第四驱动器分别包括：
一第七晶体管，具有一控制端、一第一端以及一第二端，其中该第七晶体管的该控制端耦接至一第六节点，该第七晶体管的该第一端耦接至该接地电位，该第七晶体管的该第二端耦接至该第六节点，而该第六节点具有一第二恒定偏压电位；
一第一电流源，注入一第一电流至该第六节点；
一第二电流源，当一异或信号为高逻辑电平时，注入一第二电流至该第六节点，而当该异或信号为低逻辑电平时，不注入该第二电流至该第六节点，其中该异或信号根据该数据信号和该延迟数据信号的该异或逻辑运算结果而产生；以及
一第二运算放大器，具有一负输入端、一正输入端以及一输出端，其中该第二运算放大器的该负输入端耦接至该第六节点，该第二运算放大器的该正输入端耦接至一第二驱动节点，而该第二运算放大器的该输出端根据该数据信号耦接至该第二运算放大器的该正输入端；
其中该第三驱动器的该第二驱动节点耦接至该第三晶体管的一控制端，而该第四驱动器的该第二驱动节点耦接至该第四晶体管的一控制端。
12.根据权利要求11所述的低电压差分信号驱动电路，其特征在于，该第三驱动器和该第四驱动器分别还包括：
一第四切换器，具有一第一端和一第二端，其中该第四切换器的该第一端耦接至该第二运算放大器的该输出端；
一第三切换器，具有一第一端和一第二端，其中该第三切换器的该第一端耦接至该第四切换器的该第二端，而该第三切换器的该第二端耦接至该供应电位；
一第六切换器，具有一第一端和一第二端，其中该第六切换器的该第一端耦接至该第六节点，而该第六切换器的该第二端耦接至该第二电流源，其中当该异或信号为高逻辑电平时，该第六切换器导通，而当该异或信号为低逻辑电平时，该第六切换器不导通；以及
一第八晶体管，具有一控制端、一第一端以及一第二端，其中该第八晶体管的该控制端耦接至该第四切换器的该第二端，该第八晶体管的该第一端耦接至该接地电位，而该第八晶体管的该第二端耦接至该第二驱动节点。
13.根据权利要求12所述的低电压差分信号驱动电路，其特征在于，在该第三驱动器中，当该数据信号处于高逻辑电平时，该第三切换器导通且该第四切换器不导通，而当该数据信号处于低逻辑电平时，该第三切换器不导通且该第四切换器导通；其中在该第四驱动器中，当该数据信号处于低逻辑电平时，该第三切换器导通且该第四切换器不导通，而当该数据信号处于高逻辑电平时，该第三切换器不导通且该第四切换器导通。
14.根据权利要求11所述的低电压差分信号驱动电路，其特征在于，该第二电流源为一可变电流源，而该第二电流根据该第一节点和该第二节点之间的一电位差来进行调整。
15.根据权利要求14所述的低电压差分信号驱动电路，其特征在于，还包括：
一电容器，具有一第一端和一第二端，其中该电容器的该第一端用于接收该第一节点和该第二节点之间的该电位差；
一第七切换器，具有一第一端和一第二端，其中该第七切换器的该第一端耦接至该电容器的该第二端，而该第七切换器的该第二端耦接至该接地电位，其中当一转换边缘信号为高逻辑电平时，该第七切换器导通，而当该转换边缘信号为低逻辑电平时，该第七切换器不导通；
一第八切换器，具有一第一端和一第二端，其中该第八切换器的该第一端耦接至该电容器的该第二端，其中当一延迟转换边缘信号为高逻辑电平时，该第八切换器导通，而当该延 迟转换边缘信号为低逻辑电平时，该第八切换器不导通，其中该延迟转换边缘信号通过延迟该转换边缘信号一延迟时间而产生；以及
一第三运算放大器，具有一正输入端、一负输入端以及一输出端，其中该第三运算放大器的该正输入端耦接至该第八切换器的该第二端，该第三运算放大器的该负输入端耦接至该接地电位，而该第三运算放大器的该输出端根据该延迟转换边缘信号选择性地耦接或不耦接至该第二电流源。
16.根据权利要求15所述的低电压差分信号驱动电路，其特征在于，该第三运算放大器的该负输入端经由一参考电压源耦接至该接地电位。
17.根据权利要求15所述的低电压差分信号驱动电路，其特征在于，该第三运算放大器的该负输入端和该正输入端之间具有一输入偏移电压。
18.根据权利要求15所述的低电压差分信号驱动电路，其特征在于，该转换边缘信号根据一与逻辑运算结果而产生，其中该与逻辑运算结果根据该数据信号和该延迟数据信号的反相逻辑而产生。
19.根据权利要求15所述的低电压差分信号驱动电路，其特征在于，该转换边缘信号根据一与逻辑运算结果而产生，其中该与逻辑运算结果根据该延迟数据信号和该数据信号的反相逻辑而产生。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9525349B1 (en) * 2015-10-05 2016-12-20 Via Alliance Semiconductor Co., Ltd. Power supply decoupling circuit with decoupling capacitor
EP3174209A1 (en) * 2015-11-30 2017-05-31 MediaTek Inc. Driver circuit for signal transmission
CN107979366B (zh) * 2016-10-21 2020-11-27 中芯国际集成电路制造(上海)有限公司 差分信号发生电路及电子系统
CN106603046B (zh) * 2016-11-09 2019-10-18 宁波大学 基于单向再生比较器的预加重电路
US9691451B1 (en) * 2016-11-21 2017-06-27 Nxp Usa, Inc. Write assist circuit and method therefor
CN106409264B (zh) * 2016-12-09 2019-02-12 深圳市华星光电技术有限公司 一种lcd面板的时序调整方法及系统、驱动电路
JP2019041346A (ja) * 2017-08-29 2019-03-14 セイコーエプソン株式会社 送信回路、集積回路装置及び電子機器
CN107733425B (zh) * 2017-09-26 2019-08-23 电子科技大学 一种用于栅控器件栅驱动的电平位移电路
US10917129B2 (en) * 2017-11-14 2021-02-09 Stmicroelectronics International N.V. Circuit for determining whether an actual transmission was received in a low-voltage differential sensing receiver
DE102018104732B3 (de) * 2018-03-01 2019-02-21 Infineon Technologies Ag Bus-treiberschaltung
TWI677821B (zh) 2018-05-21 2019-11-21 旺宏電子股份有限公司 電壓減法器及其電壓相減的運算方法
US10581420B2 (en) * 2018-07-20 2020-03-03 Nanya Technology Corporation Semiconductor device
US10763841B2 (en) * 2018-08-09 2020-09-01 Texas Instruments Incorporated Loss of signal detection circuit
CN114880263B (zh) * 2022-01-28 2023-04-14 上海先楫半导体科技有限公司 一种预加重电路及低压差分信号驱动器
TWI820766B (zh) * 2022-06-23 2023-11-01 大陸商星宸科技股份有限公司 具有過電壓保護的電壓模式發射器電路

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6281715B1 (en) * 1998-04-29 2001-08-28 National Semiconductor Corporation Low voltage differential signaling driver with pre-emphasis circuit
CN101146069A (zh) * 2006-09-12 2008-03-19 联詠科技股份有限公司 可适用于低工作电压的差动信号驱动电路
CN102324922A (zh) * 2011-02-24 2012-01-18 威盛电子股份有限公司 低压差分信号驱动电路与数字信号传输器
CN103248352A (zh) * 2012-11-26 2013-08-14 威盛电子股份有限公司 低电压差动信号驱动电路以及相容于有线传输的电子装置
CN103650341A (zh) * 2011-05-27 2014-03-19 美国亚德诺半导体公司 用于差分信号传输的平衡阻抗法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200812228A (en) 2006-08-29 2008-03-01 Novatek Microelectronics Corp RSDS/LVDS driving circuit suitable for low working voltage

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6281715B1 (en) * 1998-04-29 2001-08-28 National Semiconductor Corporation Low voltage differential signaling driver with pre-emphasis circuit
CN101146069A (zh) * 2006-09-12 2008-03-19 联詠科技股份有限公司 可适用于低工作电压的差动信号驱动电路
CN102324922A (zh) * 2011-02-24 2012-01-18 威盛电子股份有限公司 低压差分信号驱动电路与数字信号传输器
CN103650341A (zh) * 2011-05-27 2014-03-19 美国亚德诺半导体公司 用于差分信号传输的平衡阻抗法
CN103248352A (zh) * 2012-11-26 2013-08-14 威盛电子股份有限公司 低电压差动信号驱动电路以及相容于有线传输的电子装置

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