CN114880263B - 一种预加重电路及低压差分信号驱动器 - Google Patents

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Abstract

本发明公开一种预加重电路及低压差分信号驱动器，所述预加重电路包括：脉冲产生与控制模块，其被配置为根据外部输入信号来生成预加重脉冲信号；至少一条充放电通路，其被配置为响应于所述预加重脉冲信号来向LVDS驱动电路提供预加重电流，并将预加重电路直通到地；其中，所述充放电通路包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第一阻断单元以及第二阻断单元。本发明的预加重电路在充放电通路中引入电流阱，为预加重电路的工作电流提供了到地的通路，有效的减小了预加重电路本身带来的共模干扰。

Description

一种预加重电路及低压差分信号驱动器
技术领域
本发明涉及数据传输领技术领域，特别涉及一种预加重电路及低压差分信号驱动器。
背景技术
低压差分信号(LVDS)发射器作为高速串行数据通信接口，已经在高速背板、处理器等高速应用场合得到了广泛应用，是一种重要的高速串行数据接口。
图1示出了一种常规的低压差分信号发射器的电路图。信号pp和nn是一组差分信号，当nn为高电平，pp为低电平，电流I0依次流过PMOS管MP0、电阻R0、NMOS管Mn1和电阻R1；反之，依次流过PMOS管MP1、电阻R0、NMOS管Mn0和电阻R1。这两种情况会在电阻R0上形成Vout＝I0*R0＝3.5mA*100Ω＝350mV的正负压降，从而转为低压差分信号被LVDS接收器接收。图2示出了输入到图1所示的LVDS发射器的数据信号与转换后的输出信号的时序图。
如图3所示，由于没有预加重的发射端信号，经过传输线之后，接收端信号高频能量严重衰减，而预加重能够补偿传输线的高频能量衰减，使接收端信号眼图进一步张大，提高了信号质量。但同时会导致低压差分信号发射器在传输高速数据信号时，造成共模信号的恶化，而且传输信号的频率越高，共模信号被干扰的越严重。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种预加重电路及低压差分信号驱动器，用于解决现有技术中的低压差分信号发射器在传输高速数据信号时，预加重电路会造成共模信号的恶化，并且传输信号的频率越高，共模信号被干扰的越严重的技术问题。
为实现上述目的及其他相关目的，本发明提供一种预加重电路，应用于低压差分信号驱动器，所述预加重电路包括：
脉冲产生与控制模块，其被配置为根据外部输入信号来生成预加重脉冲信号；
至少一条充放电通路，其被配置为响应于所述预加重脉冲信号来向LVDS驱动电路提供预加重电流，并将预加重电路直通到地；
其中，所述充放电通路包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第一阻断单元以及第二阻断单元；
所述第一PMOS管的源极与电压源连接，所述第一PMOS管的漏极与所述第二PMOS管的源极连接，所述第一PMOS管的栅极与电流镜参考电流源连接；
所述第二PMOS管的漏极与LVDS驱动电路的第一主通路连接，所述第二PMOS管的栅极通过所述第一阻断单元与所述脉冲产生与控制模块的输出端耦接；
所述第一NMOS管的源极与第二NMOS管的漏极连接，所述第一NMOS管的漏极与所述LVDS驱动电路的第二主通路连接，所述第一NMOS管的栅极通过所述第二阻断单元与所述脉冲产生与控制模块的输出端耦接；
所述第二NMOS管的栅极与电流镜偏置电压连接，所述第二NMOS管的源极接地；
所述第一阻断单元和所述第二阻断单元被配置为接收外部控制信号来控制所述充放电通路的通断，并且当所述充放电通路关断时阻断预加重脉冲信号对于所述LVDS驱动电路的第一主通路和第二主通路的干扰。
在一可选实施例中，所述第一阻断单元包括第一传输门、第一反相器及第一开关；所述第一传输门的输入端与所述脉冲产生与控制模块的输出端连接，所述第一传输门的输出端与所述第二PMOS管的栅极连接并通过所述第一开关与电压源连接，所述第一传输门的一个控制端与所述外部控制信号连接，所述第一传输门的另一个控制端通过所述第一反相器与所述外部控制信号连接；所述第一开关通过所述外部控制信号控制通断。
在一可选实施例中，所述第二阻断单元包括第二传输门、第二反相器及第二开关；所述第二传输门的输入端与所述脉冲产生与控制模块的输出端连接，所述第二传输门的输出端与所述第一NMOS管的栅极连接并通过所述第二开关接地，所述第二传输门的一个控制端与所述外部控制信号连接，所述第二传输门的另一个控制端通过所述第二反相器与所述外部控制信号连接；所述第二开关通过所述外部控制信号控制通断。
在一可选实施例中，所述脉冲产生与控制模块包括：
信号产生模块，其被配置成对外部输入信号进行延迟处理，以产生延迟时间依次增加的若干延迟信号；
信号选择模块，其被配置为从若干延迟信号中选取出延迟时间最短的延迟信号与除延迟时间最短的延迟信号之外的任意一个延迟信号作为异或非门的输入信号；
异或非门，其被配置为对所述信号选择模块选取的两个延迟信号进行异或非运算，以生成预加重脉冲信号。
在一可选实施例中，所述信号产生模块包括若干依次串接的延迟单元；位于前端的所述延迟单元的输入端与所述外部输入信号连接，每个所述延迟单元的输出作为一个延迟信号。
在一可选实施例中，所述信号选择模块包括结构相同的第一信号选择模块和第二信号选择模块；所述第一信号选择模块被配置为从若干延迟信号中选取出除延迟时间最短的延迟信号之外的任意一个延迟信号；所述第二信号选择模块被配置为从若干延迟信号中选取出延迟时间最短的延迟信号。
在一可选实施例中，所述第一信号选择模块包括若干串并连接的多路选择器；所述第二信号选择模块包括若干串并连接的多路选择器。
在一可选实施例中，所述脉冲产生与控制模块还包括固定延迟模块，所述固定延迟模块被配置为对异或非门产生的预加重脉冲信号施加一预设延迟。
在一可选实施例中，所述预加重电路包括多条并联设置的充放电通路。
为实现上述目的及其他相关目的，本发明还提供一种低压差分信号驱动器，所述低压差分信号驱动器包括：
信号转换单元，其被配置为将外部输入信号转换为LVDS驱动电路的控制信号；
LVDS驱动电路，其被配置为响应于所述信号转换单元输出的控制信号以生成低压差分信号；
共模反馈单元，其被配置为使所述LVDS驱动电路的输出信号的共模电位与参考电压的一致；
预加重电路，其被配置为响应于外部输入信号而生成预加重脉冲信号，并被配置为向LVDS驱动电路提供用于预加重电流，并将预加重电路直通到地；
其中，所述预加重电路包括：
脉冲产生与控制模块，其被配置为根据外部输入信号来生成预加重脉冲信号；
至少一条充放电通路，其被配置为响应于所述预加重脉冲信号来向LVDS驱动电路提供预加重电流，并将预加重电路直通到地；
其中，所述充放电通路包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第一阻断单元以及第二阻断单元；
所述第一PMOS管的源极与电压源连接，所述第一PMOS管的漏极与所述第二PMOS管的源极连接，所述第一PMOS管的栅极与电流镜参考电流源连接；
所述第二PMOS管的漏极与LVDS驱动电路的第一主通路连接，所述第二PMOS管的栅极通过所述第一阻断单元与所述脉冲产生与控制模块的输出端耦接；
所述第一NMOS管的源极与第二NMOS管的漏极连接，所述第一NMOS管的漏极与所述LVDS驱动电路的第二主通路连接，所述第一NMOS管的栅极通过所述第二阻断单元与所述脉冲产生与控制模块的输出端耦接；
所述第二NMOS管的栅极与电流镜偏置电压连接，所述第二NMOS管的源极接地；
所述第一阻断单元和所述第二阻断单元被配置为接收外部控制信号来控制所述充放电通路的通断，并且当所述充放电通路关断时阻断预加重脉冲信号对于所述LVDS驱动电路的第一主通路和第二主通路的干扰。
本发明的预加重电路，在充放电通路中引入电流阱，为预加重电路的工作电流提供了到地的通路，有效的减小了预加重电路本身带来的共模干扰。
附图说明
图1显示为常规的低压差分信号发射器的电路图。
图2显示为将输入到图1所示的低压差分信号发射器的输入信号转换为输出信号的时序图。
图3显示为没有预加重和预加重时发射端信号与接收端信号的对比图。
图4显示为本发明的低压差分信号驱动器的整体电路图。
图5显示为改动前LVDS传输1.2Gbps数据时的共模波形。
图6显示为改动后LVDS传输1.2Gbps数据时的共模波形。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1-6。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
图4示出了本发明的低压差分信号驱动器的整体电路图。如图4所示，所述低压差分信号驱动器包括常规的LVDS驱动电路1、预加重电路2、信号转换单元3和共模反馈单元。
如图4所示，在本实施例中，所述LVDS驱动电路1采用常规的四开关管电路结构，包括PMOS管Mp8、PMOS管Mp9、NMOS管Mn0、NMOS管Mn1及电阻R0，所述LVDS驱动电路1被配置为响应于所述信号转换单元3输出的控制信号以生成低压差分信号。
所述PMOS管Mp8的源极与主通路P_s(第一主通路)，漏极分别与NMOS管Mn0的漏极、电阻R0的一端连接，栅极与信号转换单元3的控制信号pp的输出端连接；所述PMOS管Mp9的源极与主通路P_s(第一主通路)连接，漏极分别与NMOS管Mn1的漏极、所述电阻R0的另一端连接，栅极与信号转换单元3的控制信号np的输出端连接；所述NMOS管Mn0的源极与主通路N_s(第二主通路)连接，栅极与信号转换单元3的控制信号pn的输出端连接；所述NMOS管Mn1的源极与主通路N_s(第二主通路)连接，栅极与信号转换单元3的控制信号nn的输出端连接；所述主通路P_s(第一主通路)分别与电流源I0和预加重电路2连接，所述主通路N_s(第二主通路)与预加重电路2连接。
如图4所示，在本实施例中，所述信号转换单元3用于将接收到的外部输入信号转换成四个控制信号pp、np、nn和pn，以实现对LVDS驱动电路1中四个开关管，也即PMOS管Mp8、PMOS管Mp9、NMOS管Mn0及NMOS管Mn1的控制。作为示例，所述外部输入信号包括单端时钟信号或者单端数据信号。
如图4所示，在本实施例中，所述共模反馈单元被配置为使所述LVDS驱动电路1的输出信号的共模电位与参考电压的一致。所述共模反馈单元包括共模反馈模块4、NMOS管Mn5及一对阻值相对的电阻，所述共模反馈模块4通过调整NMOS管Mn5管的栅极电压，保证了LVDS驱动电路1的输出信号的共模电位与参考电压的电位的一致性。
如图4所示，在本实施例中，所述预加重电路2包括：脉冲产生与控制模块21，其被配置为根据外部输入信号来生成预加重脉冲信号；若干条并联设置充放电通路，所述充放电通路被配置为响应于所述预加重脉冲信号来向LVDS驱动电路1提供预加重电流，并将预加重电路2直通到地。需要说明的是，充放电通路的个数可以根据需要进行灵活设置，并不限于图4中的三条。
如图4所示，在所述脉冲产生与控制模块21包括信号产生模块，信号选择模块及异或非门XNOR。所述信号产生模块被配置成对外部输入信号进行延迟处理，以产生延迟时间依次增加的若干延迟信号；所述信号选择模块被配置为从若干延迟信号中选取出延迟时间最短的延迟信号与除延迟时间最短的延迟信号之外的任意一个延迟信号作为异或非门XNOR的输入信号；所述异或非门XNOR被配置为对所述信号选择模块选取的两个延迟信号进行异或非运算，以生成预加重脉冲信号。
如图4所示，所述信号产生模块包括若干依次串接的延迟单元，其中位于前端的所述延迟单元的输入端与所述外部输入信号连接，每个所述延迟单元的输出作为一个延迟信号，所述信号产生模块中延迟单元的个数可以根据需要灵活调整。
在图4中所示的示例中，所述信号产生模块包含五个延迟单元，分别是延迟单元D0、延迟单元D1、延迟单元D2、延迟单元D3、延迟单元D4的情形，其可产生延迟时间依次增加的延迟信号n<0>、n<1>、n<2>、n<3>及n<4>。
如图4所示，所述信号选择模块包括结构相同的第一信号选择模块22a和第二信号选择模块22b；所述第一信号选择模块22a被配置为从若干延迟信号中选取出除延迟时间最短的延迟信号之外的任意一个延迟信号；所述第二信号选择模块22b被配置为从若干延迟信号中选取出延迟时间最短的延迟信号。所述第一信号选择模块22a和第二信号选择模块22b采用相同的结构可以保证通过所述第一信号选择模块22a和第二信号选择模块22b选择出的延迟信号的同步。
具体地，所述第一信号选择模块22a和第二信号选择模块22b由若干多路选择器串并连接形成，并且所述第一信号选择模块22a和第二信号选择模块22b中多路选择器的个数相同。需要说明的是，所述第一信号选择模块22a和第二信号选择模块22b中多路选择器的个数可根据延迟信号的个数、以及多路选择器的规格来灵活选取。
在图4中所示的示例中，所述第一信号选择模块22a和第二信号选择模块22b均由三个2选1选择器构成，两个2选1选择器先并联后在与第三个2选1选择器串联。第一信号选择模块22a的四个输入端分别与延迟单元D1、延迟单元D2、延迟单元D3、延迟单元D4的输出端连接，也即所述第二信号选择模块22b的四个输入端的输入信号分别为n<1>、n<2>、n<3>及n<4>，也即所述第二信号选择模块22b可以从延迟信号n<1>、n<2>、n<3>及n<4>中选择出一个。所述第二信号选择模块22b的四个输入端均与延迟单元D0的输出端连接，也即所述第二信号选择模块22b的四个输入端的输入信号均为n<0>，也即所述第二信号选择模块22b的输出信号仍为n<0>。当然，也可直接采用4选1选择器来代替3个2选1选择器实现同样的功能。
图4所示的脉冲产生与控制模块21工作时，外部输入信号(时钟信号或者数据信号)先经过信号产生模块的延迟单元延迟单元D0、D1、D2、D3、D4后产生延迟时间依次增加的延迟信号n<0>、n<1>、n<2>、n<3>及n<4>；接着，通过第二信号选择模块22b的选择出延迟时间最短的延迟信号n<0>，同时所述第一信号选择模块22a根据所需的脉冲宽度从延迟信号n<1>、延迟信号n<2>、延迟信号n<3>和n<4>中选择出一个延迟信号，将所述第一信号选择模块22a与所述第二信号选择模块22b选择出的延迟信号输入到异或非门XNOR进行异或非逻辑运算，以得到所需脉冲宽度的边沿脉冲信号。通过信号选择模块可以自主选择脉冲宽度，从而实现脉冲宽度的可选择性，所述脉冲宽度例如可以在300ps、400ps、500ps、600ps可选。
如图4所示，在一可选实施例中，所述信号转换所述脉冲产生与控制模块21还包括固定延迟模块23，所述固定延迟模块23被配置为对异或非门XNOR产生的预加重脉冲信号施加一预设延迟，以补偿信号转换单元3引起的延迟，从而使产生的预加重脉冲和主信号对齐。
在图4所示的示例中，所述预加重电路2包括三条充放电通路，分别是PMOS管Mp2(第一PMOS管)、PMOS管Mp5(第二PMOS管)、NMOS管Mn2(第一NMOS管)和NMOS管Mn6(第二NMOS管)所在的第一条充放电通路，PMOS管Mp3(第一PMOS管)、PMOS管Mp6(第二PMOS管)、NMOS管Mn3(第一NMOS管)和NMOS管Mn7(第二NMOS管)所在的第二条充放电通路，以及PMOS管Mp4(第一PMOS管)、PMOS管Mp7(第二PMOS管)、NMOS管Mn4(第一NMOS管)和NMOS管Mn8(第二NMOS管)所在的第三条充放电通路。
下面将以PMOS管Mp2(第一PMOS管)、PMOS管Mp5(第二PMOS管)、NMOS管Mn2(第一NMOS管)和NMOS管Mn6(第二NMOS管)所在的第一条充放电通路为例外进行说明。
所述第一条充放电通路包括PMOS管Mp2、PMOS管Mp5、NMOS管Mn2、NMOS管Mn6、第一阻断单元以及第二阻断单元，PMOS管Mp2和PMOS管Mp5构成充电部分，NMOS管Mn2和PMOS管Mn6构成放电部分。所述PMOS管Mp2的源极与电压源(例如3.3V电压源)连接，所述PMOS管Mp2的漏极与所述PMOS管Mp5的源极连接，所述PMOS管Mp2的栅极与电流镜参考电流源(图4中的0.1mA电流源)连接；所述PMOS管Mp5的漏极与LVDS驱动电路1的第一主通路连接，所述PMOS管Mp5的栅极通过所述第一阻断单元24a与所述脉冲产生与控制模块21的输出端耦接；所述NMOS管Mn2的源极与NMOS管Mn6的漏极连接，所述NMOS管Mn2的漏极与所述LVDS驱动电路1的第二主通路连接，所述NMOS管Mn2的栅极通过所述第二阻断单元24b与所述脉冲产生与控制模块21的输出端耦接；所述NMOS管Mn6的栅极与电流镜偏置电压Vb连接，所述NMOS管Mn6的源极接地；所述第一阻断单元24a和所述第二阻断单元24b被配置为接收外部控制信号(外部控制bit)来控制所述充放电通路的通断，并且当所述充放电通路关断时阻断预加重脉冲信号对于所述LVDS驱动电路1的第一主通路和第二主通路的干扰。
所述第一阻断单元24a包括第一传输门T0、第一反相器PI0及第一开关S0；所述第一传输门T0的输入端与所述脉冲产生与控制模块21的输出端连接，所述第一传输门T0的输出端与PMOS管Mp5的栅极连接并通过所述第一开关S0与电压源连接，所述第一传输门T0的一个控制端与所述外部控制信号连接，所述第一传输门T0的另一个控制端通过所述第一反相器PI0与所述外部控制信号连接；所述第一开关S0通过所述外部控制信号控制通断，其中，所述第一传输门T0关断时与所述第一开关S0闭合，所述第一传输门T0闭合时与所述第一开关S0打开。
所述第二阻断单元24b包括第二传输门T1、第二反相器PI1及第二开关S1；所述第二传输门T1的输入端与所述脉冲产生与控制模块21的输出端连接，所述第二传输门T1的输出端与NMOS管Mn5的栅极连接并通过所述第二开关S1接地，所述第二传输门T1的一个控制端与所述外部控制信号连接，所述第二传输门T1的另一个控制端通过所述第二反相器PI1与所述外部控制信号连接；所述第二开关S1通过所述外部控制信号控制通断，其中，所述第二传输门T1关断时与所述第二开关S1闭合，所述第二传输门T1闭合时与所述第二开关S1打开。
第二条放电通路和第三条放电通路与第一条放电通路的结构相似，在此不做赘述。
如图4所示，所述低压差分信号驱动器的电流源I0由PMOS管Mp0和PMOS管Mp1所构成对电流镜参考电流源进行放大后获得。作为示例，PMOS管Mp0和PMOS管Mp1的宽长比的比值为1:35(可根据需要进行配置)，电流镜参考电流源为0.1mA，因此电流源I0为3.5mA。具体地，PMOS管Mp0的源极与电压源(例如3.3V电压源)连接，漏极和栅极共同与电流镜参考电流源连接；所述PMOS管Mp1的源极与电压源(例如3.3V电压源)连接，漏极与LVDS驱动电路1的第一主通路连接，栅极与电流镜参考电流源连接，从而PMOS管Mp0和PMOS管Mp1构成共源共栅结构电流镜。
在图4所示的示例中，PMOS管Mp0分别与PMOS管Mp2、PMOS管Mp3、PMOS管Mp4组成共源共栅结构电流镜，PMOS管Mp0与PMOS管Mp2/PMOS管Mp3/PMOS管Mp4的宽长比的比值为1:3.5(可根据需要进行配置)，相对的NMOS管Mn6、Mn7和Mn8作为电流阱。每条充放电通路的电流是LVDS主通路电流的1/10，即3.5mA/10＝0.35mA。三条通路的通断由外部控制bit决定，根据LVDS传输线对信号的损耗程度自主选择预加重电流大小。在某一个充放电通路关断时，传输门T0和T1可以阻断预加重脉冲信号对主通路P_s和N_s的干扰。可以理解的是，PMOS管Mp0与PMOS管Mp2/PMOS管Mp3/PMOS管Mp4的宽长比的比值为的比值可以相同也可以不同。
图5显示为改动前LVDS传输1.2Gbps数据时的共模波形，图6显示为改动后LVDS传输1.2Gbps数据时的共模波形，由此可知，电流阱的加入减小了由预加重电路2带来的共模电压波动。由此可以得出，本申请通过额外增加了电流阱部分，当预加重电路2工作时，预加重电流注入主通路，电流阱同时导通，将注入的电流直通到地。
在本文的描述中，提供了许多特定细节，诸如部件和/或方法的实例，以提供对本发明实施例的完全理解。然而，本领域技术人员将认识到可以在没有一项或多项具体细节的情况下或通过其他设备、系统、组件、方法、部件、材料、零件等等来实践本发明的实施例。在其他情况下，未具体示出或详细描述公知的结构、材料或操作，以避免使本发明实施例的方面变模糊。
还应当理解还可以以更分离或更整合的方式实施附图所示元件中的一个或多个，或者甚至因为在某些情况下不能操作而被移除或因为可以根据特定应用是有用的而被提供。
另外，除非另外明确指明，附图中的任何标志箭头应当仅被视为示例性的，而并非限制。此外，除非另外指明，本文所用的术语“或”一般意在表示“和/或”。在术语因提供分离或组合能力是不清楚的而被预见的情况下，部件或步骤的组合也将视为已被指明。
本发明所示实施例的上述描述(包括在说明书摘要中所述的内容)并非意在详尽列举或将本发明限制到本文所公开的精确形式。尽管在本文仅为说明的目的而描述了本发明的具体实施例和本发明的实例，但是正如本领域技术人员将认识和理解的，各种等效修改是可以在本发明的精神和范围内的。如所指出的，可以按照本发明所述实施例的上述描述来对本发明进行这些修改，并且这些修改将在本发明的精神和范围内。
本文已经在总体上将系统和方法描述为有助于理解本发明的细节。此外，已经给出了各种具体细节以提供本发明实施例的总体理解。然而，相关领域的技术人员将会认识到，本发明的实施例可以在没有一个或多个具体细节的情况下进行实践，或者利用其它装置、系统、配件、方法、组件、材料、部分等进行实践。在其它情况下，并未特别示出或详细描述公知结构、材料和/或操作以避免对本发明实施例的各方面造成混淆。
因而，尽管本发明在本文已参照其具体实施例进行描述，但是修改自由、各种改变和替换亦在上述公开内，并且应当理解，在某些情况下，在未背离所提出发明的范围和精神的前提下，在没有对应使用其他特征的情况下将采用本发明的一些特征。因此，可以进行许多修改，以使特定环境或材料适应本发明的实质范围和精神。本发明并非意在限制到在下面权利要求书中使用的特定术语和/或作为设想用以执行本发明的最佳方式公开的具体实施例，但是本发明将包括落入所附权利要求书范围内的任何和所有实施例及等同物。因而，本发明的范围将只由所附的权利要求书进行确定。

Claims (10)

1.一种预加重电路，应用于低压差分信号驱动器，其特征在于，所述预加重电路包括：
脉冲产生与控制模块，其被配置为根据外部输入信号来生成预加重脉冲信号；
至少一条充放电通路，其被配置为响应于所述预加重脉冲信号来向LVDS驱动电路提供预加重电流，并将预加重电路直通到地；
其中，所述充放电通路包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第一阻断单元以及第二阻断单元，第二NMOS管作为电流阱；
所述第一PMOS管的源极与电压源连接，所述第一PMOS管的漏极与所述第二PMOS管的源极连接，所述第一PMOS管的栅极与电流镜参考电流源连接；
所述第二PMOS管的漏极与LVDS驱动电路的第一主通路连接，所述第二PMOS管的栅极通过所述第一阻断单元与所述脉冲产生与控制模块的输出端耦接；
所述第一NMOS管的源极与第二NMOS管的漏极连接，所述第一NMOS管的漏极与所述LVDS驱动电路的第二主通路连接，所述第一NMOS管的栅极通过所述第二阻断单元与所述脉冲产生与控制模块的输出端耦接；
所述第二NMOS管的栅极与电流镜偏置电压连接，所述第二NMOS管的源极接地；
所述第一阻断单元和所述第二阻断单元被配置为接收外部控制信号来控制所述充放电通路的通断，并且当所述充放电通路关断时阻断预加重脉冲信号对于所述LVDS驱动电路的第一主通路和第二主通路的干扰。
2.根据权利要求1所述的预加重电路，其特征在于，所述第一阻断单元包括第一传输门、第一反相器及第一开关；所述第一传输门的输入端与所述脉冲产生与控制模块的输出端连接，所述第一传输门的输出端与所述第二PMOS管的栅极连接并通过所述第一开关与电压源连接，所述第一传输门的一个控制端与所述外部控制信号连接，所述第一传输门的另一个控制端通过所述第一反相器与所述外部控制信号连接；所述第一开关通过所述外部控制信号控制通断。
3.根据权利要求1所述的预加重电路，其特征在于，所述第二阻断单元包括第二传输门、第二反相器及第二开关；所述第二传输门的输入端与所述脉冲产生与控制模块的输出端连接，所述第二传输门的输出端与所述第一NMOS管的栅极连接并通过所述第二开关接地，所述第二传输门的一个控制端与所述外部控制信号连接，所述第二传输门的另一个控制端通过所述第二反相器与所述外部控制信号连接；所述第二开关通过所述外部控制信号控制通断。
4.根据权利要求1所述的预加重电路，其特征在于，所述脉冲产生与控制模块包括：
信号产生模块，其被配置成对外部输入信号进行延迟处理，以产生延迟时间依次增加的若干延迟信号；
信号选择模块，其被配置为从若干延迟信号中选取出延迟时间最短的延迟信号与除延迟时间最短的延迟信号之外的任意一个延迟信号作为异或非门的输入信号；
异或非门，其被配置为对所述信号选择模块选取的两个延迟信号进行异或非运算，以生成预加重脉冲信号。
5.根据权利要求4所述的预加重电路，其特征在于，所述信号产生模块包括若干依次串接的延迟单元；位于前端的所述延迟单元的输入端与所述外部输入信号连接，每个所述延迟单元的输出作为一个延迟信号。
6.根据权利要求4所述的预加重电路，其特征在于，所述信号选择模块包括结构相同的第一信号选择模块和第二信号选择模块；所述第一信号选择模块被配置为从若干延迟信号中选取出除延迟时间最短的延迟信号之外的任意一个延迟信号；所述第二信号选择模块被配置为从若干延迟信号中选取出延迟时间最短的延迟信号。
7.根据权利要求6所述的预加重电路，其特征在于，所述第一信号选择模块包括若干串并连接的多路选择器；所述第二信号选择模块包括若干串并连接的多路选择器。
8.根据权利要求2所述的预加重电路，其特征在于，所述脉冲产生与控制模块还包括固定延迟模块，所述固定延迟模块被配置为对异或非门产生的预加重脉冲信号施加一预设延迟。
9.根据权利要求1所述的预加重电路，其特征在于，所述预加重电路包括多条并联设置的充放电通路。
10.一种低压差分信号驱动器，其特征在于，所述低压差分信号驱动器包括：
信号转换单元，其被配置为将外部输入信号转换为LVDS驱动电路的控制信号；
LVDS驱动电路，其被配置为响应于所述信号转换单元输出的控制信号以生成低压差分信号；
共模反馈单元，其被配置为使所述LVDS驱动电路的输出信号的共模电位与参考电压的一致；
预加重电路，其被配置为响应于外部输入信号而生成预加重脉冲信号，并被配置为向LVDS驱动电路提供用于预加重电流，并将预加重电路直通到地；
其中，所述预加重电路包括：
脉冲产生与控制模块，其被配置为根据外部输入信号来生成预加重脉冲信号；
至少一条充放电通路，其被配置为响应于所述预加重脉冲信号来向LVDS驱动电路提供预加重电流，并将预加重电路直通到地；
其中，所述充放电通路包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第一阻断单元以及第二阻断单元，第二NMOS管作为电流阱；
所述第一PMOS管的源极与电压源连接，所述第一PMOS管的漏极与所述第二PMOS管的源极连接，所述第一PMOS管的栅极与电流镜参考电流源连接；
所述第二PMOS管的漏极与LVDS驱动电路的第一主通路连接，所述第二PMOS管的栅极通过所述第一阻断单元与所述脉冲产生与控制模块的输出端耦接；
所述第一NMOS管的源极与第二NMOS管的漏极连接，所述第一NMOS管的漏极与所述LVDS驱动电路的第二主通路连接，所述第一NMOS管的栅极通过所述第二阻断单元与所述脉冲产生与控制模块的输出端耦接；
所述第二NMOS管的栅极与电流镜偏置电压连接，所述第二NMOS管的源极接地；所述第一阻断单元和所述第二阻断单元被配置为接收外部控制信号来控制所述充放电通路的通断，并且当所述充放电通路关断时阻断预加重脉冲信号对于所述LVDS驱动电路的第一主通路和第二主通路的干扰。
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