CN113098495B - 包含门电路的数字电路 - Google Patents

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Abstract

本申请公开了包含门电路的数字电路。该数字电路包括：门电路，用于执行逻辑运算以产生逻辑运算结果；以及触发模块，与门电路相连接，将逻辑运算结果存储为相应逻辑状态的数据，其中，门电路，包括：第一组晶体管和第二组晶体管、第三晶体管和第四晶体管，在第三晶体管和第四晶体管导通的情形下，第一组晶体管和第二组晶体管经由第三晶体管和第四晶体管彼此连接，在第三晶体管和第四晶体管关断的情形下，门电路截断供电端和接地端之间的直流通路以降低短路损耗，触发模块复用第三晶体管和第四晶体管，以控制门电路与触发模块的内部电路之间的连接。该数字电路将门电路和触发器作为组合电路模块进行优化设计以降低电路成本。

Description

包含门电路的数字电路
技术领域
本发明涉及集成电路技术，更具体地，涉及包含门电路的数字电路。
背景技术
在集成电路的数字部分中，采用门电路实现基本逻辑运算或复合逻辑运算，采用触发器将门电路的逻辑运算结果存储为两个逻辑状态之一相对应的数据，即，0或1。按照逻辑运算的不同，门电路可以分为与门、或门、非门、与非门、或非门、与或非门、异或门等。门电路的逻辑运算结果例如是脉冲信号，触发器基于脉冲信号产生与逻辑状态相对应的稳态电平信号。
门电路例如包括串联连接在供电端和接地端之间的PMOS晶体管和NMOS晶体管。在逻辑运算中，在门电路的输入信号的逻辑状态改变时，门电路的输出信号的逻辑状态根据门电路的逻辑功能而发生变化。由于输入信号的波形并非理想的阶跃信号，因此，在输入信号的上升下降的过程中PMOS晶体管和NMOS晶体管可能均处于导通状态，从而形成供电端至接地端之间的直流通路，产生开关过程中的短路功耗。
因此，期望对门电路进行优化设计以降低短路功耗以及实现数字电路的优化设计。
发明内容
鉴于上述问题，本发明的目的在于提供门电路以及包含门电路的数字电路，其中，在门电路的输出端与供电端和接地端至少之一的直流通路上串联晶体管以降低短路功耗以及实现数字电路的优化设计。
根据本发明的第一方面，提供一种门电路，包括：位于供电端和接地端之间的第一组晶体管、第二组晶体管、以及第三晶体管，其中，所述门电路基于所述第一组晶体管和所述第二组晶体管的拓扑结构执行逻辑运算，所述第三晶体管的栅极接收时钟信号，所述第一组晶体管和所述第二组晶体管中的各个晶体管的栅极连接至所述门电路的输入端以接收各自的输入信号，在所述第三晶体管导通的情形下，所述第一组晶体管连接至供电端，所述第二组晶体管连接至接地端，并且所述第一组晶体管和所述第二组晶体管彼此连接，二者的中间节点连接至所述门电路的输出端以提供与逻辑运算结果相对应的触发信号，在所述输入信号的过渡阶段，所述第三晶体管关断以截断供电端和接地端之间的直流通路。
优选地，所述第一组晶体管和所述第二组晶体管分别包括按照以下任一种方式连接的多个晶体管：串联连接、并联连接、串并联连接。
优选地，所述第一组晶体管和所述第二组晶体管中的至少一个包括串联连接的多个晶体管。
优选地，所述第三晶体管连接在所述第一组晶体管和所述第二组晶体管之间，在所述输入信号的过渡阶段，所述第三晶体管关断以截断供电端和接地端之间的直流通路，在所述第三晶体管导通的情形下，所述第一组晶体管和所述第二组晶体管经由所述第三晶体管彼此连接以形成二者的中间节点。
优选地，所述第一组晶体管和所述第二组晶体管彼此连接以形成二者的中间节点，所述第三晶体管连接在所述供电端和所述第一组晶体管之间，在所述输入信号的过渡阶段，所述第三晶体管关断以截断供电端和接地端之间的直流通路，在所述第三晶体管的情形下，所述第一组晶体管经由所述第三晶体管连接至供电端。
优选地，所述第一组晶体管和所述第二组晶体管彼此连接以形成二者的中间节点，所述第三晶体管连接在所述接地端和所述第二组晶体管之间，在所述输入信号的过渡阶段，所述第三晶体管关断以截断供电端和接地端之间的直流通路，在所述第三晶体管的情形下，所述第二组晶体管经由所述第三晶体管连接至接地端。
优选地，还包括：第四晶体管，所述第三晶体管和所述第四晶体管串联连接在所述第一组晶体管和所述第二组晶体管之间，所述第四晶体管的栅极接收时钟信号，在所述输入信号的过渡阶段，所述第三晶体管和所述第四晶体管关断以截断供电端和接地端之间的直流通路，在所述第三晶体管和所述第四晶体管导通的情形下，所述第一组晶体管和所述第二组晶体管经由所述第三晶体管和所述第四晶体管彼此连接以形成二者的中间节点。
优选地，还包括：第四晶体管，所述第三晶体管连接在所述供电端和所述第一组晶体管之间，所述第四晶体管连接在所述接地端和所述第二组晶体管之间，所述第四晶体管的栅极接收时钟信号，在所述输入信号的过渡阶段，所述第三晶体管和所述第四晶体管关断以截断供电端和接地端之间的直流通路，在所述第三晶体管和所述第四晶体管导通的情形下，所述第一组晶体管经由所述第三晶体管连接至供电端，所述第二组晶体管经由所述第四晶体管连接至接地端。
优选地，所述第一组晶体管位于供电端和输出端之间，并且所述第一组晶体管中的多个晶体管为PMOS晶体管，所述第二组晶体管位于输出端和接地端之间，并且所述第二组晶体管中的多个晶体管为NMOS晶体管。
优选地，所述第三晶体管为PMOS晶体管。
优选地，所述第三晶体管为NMOS晶体管。
优选地，所述第三晶体管为PMOS晶体管，所述第四晶体管为NMOS晶体管。
优选地，所述第三晶体管的栅极和所述第四晶体管的栅极接收彼此反相的时钟信号。
优选地，所述输入信号的过渡阶段包括从低电平状态至高电平状态的上升阶段，以及从高电平状态至低电平状态的下降阶段。
优选地，所述门电路为以下任意一种：与门、或门、非门、与非门、或非门、与或非门、异或门。
根据本发明的第二方面，提供一种数字电路，包括：门电路，用于执行逻辑运算以产生逻辑运算结果；以及触发模块，与所述门电路相连接，将所述逻辑运算结果存储为相应逻辑状态的数据，其中，所述门电路，包括：位于供电端和接地端之间的第一组晶体管、第二组晶体管、以及第三晶体管，其中，所述门电路基于所述第一组晶体管和所述第二组晶体管的拓扑结构执行逻辑运算，所述第三晶体管的栅极接收时钟信号，所述门电路基于所述第一组晶体管和所述第二组晶体管的拓扑结构执行逻辑运算，所述第三晶体管的栅极接收时钟信号，所述第一组晶体管和所述第二组晶体管中的各个晶体管的栅极连接至所述门电路的输入端以接收各自的输入信号，在所述第三晶体管导通的情形下，所述第一组晶体管连接至供电端，所述第二组晶体管连接至接地端，并且所述第一组晶体管和所述第二组晶体管彼此连接，二者的中间节点连接至所述门电路的输出端以提供与逻辑运算结果相对应的触发信号，在所述输入信号的过渡阶段，所述第三晶体管关断以截断供电端和接地端之间的直流通路。
优选地，所述第一组晶体管和所述第二组晶体管分别包括按照以下任一种方式连接的多个晶体管：串联连接、并联连接、串并联连接。
优选地，所述第一组晶体管和所述第二组晶体管中的至少一个包括串联连接的多个晶体管。
优选地，所述第三晶体管连接在所述第一组晶体管和所述第二组晶体管之间，在所述输入信号的过渡阶段，所述第三晶体管关断以截断供电端和接地端之间的直流通路，在所述第三晶体管导通的情形下，所述第一组晶体管和所述第二组晶体管经由所述第三晶体管彼此连接以形成二者的中间节点。
优选地，所述第一组晶体管和所述第二组晶体管彼此连接以形成二者的中间节点，所述第三晶体管连接在所述供电端和所述第一组晶体管之间，在所述输入信号的过渡阶段，所述第三晶体管关断以截断供电端和接地端之间的直流通路，在所述第三晶体管的情形下，所述第一组晶体管经由所述第三晶体管连接至供电端。
优选地，所述第一组晶体管和所述第二组晶体管彼此连接以形成二者的中间节点，所述第三晶体管连接在所述接地端和所述第二组晶体管之间，在所述输入信号的过渡阶段，所述第三晶体管关断以截断供电端和接地端之间的直流通路，在所述第三晶体管的情形下，所述第二组晶体管经由所述第三晶体管连接至接地端。
优选地，还包括：第四晶体管，所述第三晶体管和所述第四晶体管串联连接在所述第一组晶体管和所述第二组晶体管之间，所述第四晶体管的栅极接收时钟信号，在所述输入信号的过渡阶段，所述第三晶体管和所述第四晶体管关断以截断供电端和接地端之间的直流通路，在所述第三晶体管和所述第四晶体管导通的情形下，所述第一组晶体管和所述第二组晶体管经由所述第三晶体管和所述第四晶体管彼此连接以形成二者的中间节点。
优选地，还包括：第四晶体管，所述第三晶体管连接在所述供电端和所述第一组晶体管之间，所述第四晶体管连接在所述接地端和所述第二组晶体管之间，所述第四晶体管的栅极接收时钟信号，在所述输入信号的过渡阶段，所述第三晶体管和所述第四晶体管关断以截断供电端和接地端之间的直流通路，在所述第三晶体管和所述第四晶体管导通的情形下，所述第一组晶体管经由所述第三晶体管连接至供电端，所述第二组晶体管经由所述第四晶体管连接至接地端。
优选地，所述第一组晶体管位于供电端和输出端之间，并且所述第一组晶体管中的多个晶体管为PMOS晶体管，所述第二组晶体管位于输出端和接地端之间，并且所述第二组晶体管中的多个晶体管为NMOS晶体管。
优选地，所述第三晶体管为PMOS晶体管。
优选地，所述第三晶体管为NMOS晶体管。
优选地，所述第三晶体管为PMOS晶体管，所述第四晶体管为NMOS晶体管。
优选地，所述第三晶体管的栅极和所述第四晶体管的栅极接收彼此反相的时钟信号。
优选地，所述触发模块包括接收第一时钟信号和第二时钟信号的时钟输入端，所述第二时钟信号是所述第一时钟信号的反相信号，所述门电路包括接收所述第一时钟信号和所述第二时钟信号之一的时钟输入端，采用所述第一时钟信号和所述第二时钟信号之一控制所述第三晶体管的导通状态。
优选地，在所述第一时钟信号的第一电平状态，所述触发模块的输入端与所述门电路的输出端之间断开，以及所述门电路中的所述第三晶体管关断，在所述第一时钟信号的第二电平状态，所述触发模块的输入端与所述门电路的输出端之间连接，以及所述门电路中的所述第三晶体管导通，所述第一电平状态和所述第二电平状态是彼此不同的电平状态。
优选地，所述触发模块包括所述第一时钟信号和所述第二时钟信号控制的第一反相器，所述第一反相器位于所述触发模块内部，并且连接至所述触发模块的输入端，所述第一反相器在所述第一时钟信号的第一电平状态禁用，在所述第一时钟信号的第二电平状态启用。
优选地，所述触发模块包括所述第一时钟信号和所述第二时钟信号控制的第一传输门，所述第一传输门位于所述触发模块内部，并且连接至所述触发模块的输入端，所述第一传输门在所述第一时钟信号的第一电平状态关断，在所述第一时钟信号的第二电平状态导通。
优选地，所述触发模块包括接收第一时钟信号和第二时钟信号的时钟输入端，所述第二时钟信号是所述第一时钟信号的反相信号，所述门电路包括接收所述第一时钟信号和所述第二时钟信号的时钟输入端，采用所述第一时钟信号和所述第二时钟信号分别控制所述第三晶体管和所述第四晶体管的导通状态。
优选地，在所述第一时钟信号的第一电平状态，所述触发模块的输入端与所述门电路的输出端之间断开，以及所述门电路中的所述第三晶体管和所述第四晶体管关断，在所述第一时钟信号的第二电平状态，所述触发模块的输入端与所述门电路的输出端之间连接，以及所述门电路中的所述第三晶体管和所述第四晶体管导通，所述第一电平状态和所述第二电平状态是彼此不同的电平状态。
优选地，所述触发模块包括所述第一时钟信号和所述第二时钟信号控制的第一反相器，所述第一反相器位于所述触发模块内部，并且连接至所述触发模块的输入端，所述第一反相器在所述第一时钟信号的第一电平状态禁用，在所述第一时钟信号的第二电平状态启用。
优选地，所述触发模块包括所述第一时钟信号和所述第二时钟信号控制的第一传输门，所述第一传输门位于所述触发模块内部，并且连接至所述触发模块的输入端，所述第一传输门在所述第一时钟信号的第一电平状态关断，在所述第一时钟信号的第二电平状态导通。
优选地，所述触发模块采用所述第三晶体管和所述第四晶体管断开所述触发模块的输入端与所述门电路的输出端之间的连接。
优选地，所述输入信号的过渡阶段包括从低电平状态至高电平状态的上升阶段，以及从高电平状态至低电平状态的下降阶段。
优选地，所述门电路为以下任意一种：与门、或门、非门、与非门、或非门、与或非门、异或门。
根据本发明实施例的门电路，在门电路的输出端与供电端和接地端至少之一的直流通路上串联晶体管，采用时钟信号控制晶体管的导通状态，在门电路的输入信号过渡阶段，晶体管关断以截断门电路的输出端与供电端和接地端至少之一的直流通路，因而可以降低短路功耗。
根据本发明实施例的数字电路，对门电路和触发模块作为组合电路模块进行优化设计。门电路复用触发模块的时钟信号，门电路的晶体管在复用的时钟信号的控制下，在门电路的输入信号过渡阶段，晶体管关断以截断门电路的直流通路，无需额外的时钟信号产生电路，因而该数字电路可以降低电路成本。
在优选的实施例中，相对于完整的触发器，触发模块可以省去输入端的反相器或传输门，复用门电路的晶体管实现完整的触发器功能。因而该数字电路可以进一步降低电路成本。门电路中受到时钟信号控制的附加晶体管关断以截断供电端与接地端之间的直流通路，以及阻止门电路的触发信号进入触发模块内部。该数字电路不仅可以避免门电路中产生短路功耗，而且可以维持门电路的逻辑运算功能。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。
图1示出根据现有技术的数字电路的示意性电路图。
图2示出图1中数字电路的工作波形图。
图3示出图1中数字电路的门电路发生短路功耗的原理示意图。
图4示出根据本发明第一实施例的数字电路的示意性电路图。
图5示出根据本发明第二实施例的数字电路的示意性电路图。
图6示出根据本发明第三实施例的数字电路的示意性电路图。
图7示出根据本发明第四实施例的数字电路的示意性电路图。
图8示出根据本发明第五实施例的数字电路的示意性电路图。
图9示出图5中数字电路的工作波形图。
图10示出图5中数字电路的门电路发生短路功耗的原理示意图。
图11示出根据本发明第六实施例的数字电路的触发模块的示意性电路图。
图12示出根据本发明第七实施例的数字电路的触发模块的示意性电路图。
图13和图14分别示出触发模块中使用的两种反相器的示意性电路图。
图15示出根据本发明第八实施例的数字电路的触发模块的示意性电路图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1示出根据现有技术的数字电路的示意性电路图。数字电路100包括独立设计的门电路110和D触发器120。门电路110实现基本逻辑运算或复合逻辑运算，D触发器120将门电路110的逻辑运算结果存储为两个逻辑状态之一的相应数据。下文以与非门为例对门电路110进行说明。
门电路110包括依次串联连接在供电端和接地端之间的晶体管MP2，以及晶体管MN1和MN2，以及与晶体管MP2并联连接的晶体管MP1。晶体管MP1和MP2分别为PMOS晶体管，晶体管MN1和MN2分别为NMOS晶体管。晶体管MP1和MN1 的栅极共同连接至输入端A以接收第一输入信号，晶体管MP2和MN2的栅极共同连接至输入端B以接收第二输入信号，晶体管MP2和MN1的中间节点连接至输出端Y以提供触发信号。
D触发器120包括时钟输入端Ckp和Ckn，分别接收第一时钟信号和第二时钟信号，第二时钟信号是第一时钟信号的反相信号。进一步地，D触发器120还包括数据输入端D，以及数据输出端QP和QN。数据输入端D接收触发信号，数据输出端QP提供第一输出信号，数据输出端QN提供第二输出信号，第二输出信号是第一输出信号的反相信号。
图2示出图1中数字电路的工作波形图。
在时刻t0之前的第一时间段，门电路110的输入数据为“01”，即，输入端A接收的第一输入信号和输入端B接收的第二输入信号分别为逻辑值“0”和“1”。门电路110中的晶体管MP1、MN2导通，晶体管MP2和MN1关断，输出端Y提供的触发信号为高电平状态。
在时刻t0至t1的第二时间段，门电路110的输入数据从“01”翻转至“11”，即，输入端A接收的第一输入信号从逻辑值“0”翻转为“1”。第一输入信号的波形并非理想的阶跃信号，在该时间段第一输入信号的电平逐渐升高至逻辑值“1”的高电平状态。
在时刻t1至t2的第三时间段，门电路110的输入数据为“11”，即，输入端A接收的第一输入信号和输入端B接收的第二输入信号分别为逻辑值“1”和“1”。门电路110中的晶体管MP1、MP2关断，晶体管MN1和MN2导通，输出端Y提供的触发信号为低电平状态。
在上述的第一时间段和第三时间段中，第一输入信号和第二输入信号均处于电平恒定的稳定阶段，门电路110的逻辑运算结果表示为触发信号的电平状态。D触发器120在第一时钟信号的下降沿开始将门电路110的逻辑运算结果从输入端传送至D触发器120内部，再在下一个上升沿从D触发器120内部传送至输出端。
在上述的第二时间段中，第一输入信号处于电平逐渐升高的过渡阶段，在第二时间段中存在着区域T，短路电流I流经供电端至接地端的直流通路，从而产生短路电流I，产生短路功耗。
在图2中所示的示例中，描述了与非门的输入数据从“01”翻转至“11”的情形，其中，在输入信号的电平升高阶段存在着短路功耗。然而，在输入信号的电平降低阶段也可能存在着短路功耗。
图3示出图1中数字电路的门电路发生短路功耗的原理示意图。
在上述工作波形图的第二时间段，门电路110的输入端A接收的第一输入信号从逻辑值“0”翻转为“1”，输入端B接收的第二输入信号维持为逻辑值“1”。晶体管MP2维持关断，MN2维持导通。
第一输入信号的波形并非理想的阶跃信号，第一输入信号的电平逐渐升高至逻辑值“1”的高电平状态。在第一输入信号的电平升高阶段，晶体管MN1从关断变化成导通状态，此时，晶体管MP1仍然维持在前一阶段的导通状态，从而形成依次经由晶体管MP1、MN1和MN2的直流通路，短路电流I经由该直流通路从供电端到达接地端，从而产生短路功耗。
基于上述原理可知，门电路不限于特定的电路类型。
门电路的第一组晶体管连接在供电端和输出端之间，第二组晶体管连接在输出端和接地端之间，基于第一组晶体管和第二组晶体管的拓扑结构执行逻辑运算。第一组晶体管和第二组晶体管分别包括按照以下任一种方式连接的多个晶体管：串联连接、并联连接、串并联连接。因此，门电路可以为以下任意一种：与门、或门、非门、与非门、或非门、与或非门、异或门。第一组晶体管和第二组晶体管中的晶体管不限于特定的掺杂类型，例如是PMOS晶体管和NMOS晶体管的任一个。在门电路中，由于输入信号的过渡阶段可能出现多个晶体管同时导通的情形，在供电端和接地端之间形成直流通路，从而产生短路功耗。
图4示出根据本发明第一实施例的数字电路的示意性电路图。数字电路200包括按照组合电路优化设计的门电路210和触发模块220。门电路210实现基本逻辑运算或复合逻辑运算，触发模块220将门电路210的逻辑运算结果存储为两个逻辑状态之一的相应数据。下文以与非门为例对门电路210进行说明。
门电路210包括依次串联连接在供电端和接地端之间的晶体管MP7，以及晶体管MN8、MN6和MN7，以及与晶体管MP7并联连接的晶体管MP6。晶体管MP6和MP7分别为PMOS晶体管，晶体管MN6、MN7和MN8分别为NMOS晶体管。晶体管MP6和MN6 的栅极共同连接至输入端A以接收第一输入信号，晶体管MP7和MN7的栅极共同连接至输入端B以接收第二输入信号。晶体管MP7和MN8的中间节点连接至输出端Y以提供触发信号。
触发模块220包括时钟输入端Ckp和Ckn，分别接收第一时钟信号和第二时钟信号，第二时钟信号是第一时钟信号的反相信号。进一步地，触发模块220还包括数据输入端D，以及数据输出端QP和QN。数据输入端D接收触发信号，数据输出端QP提供第一输出信号，数据输出端QN提供第二输出信号，第二输出信号是第一输出信号的反相信号。
根据本发明实施例的数字电路200的门电路210，在第一组晶体管（即，晶体管MP6和MP7）和第二组晶体管（MN6和MN7）之间的电流路径上串联连接有晶体管MN8。晶体管MN8的栅极连接至时钟输入端Ckn以接收第二时钟信号，因而，晶体管MN8可以在输入信号的过渡阶段截断供电端与接地端之间的直流通路，从而降低短路功耗。
数字电路200按照组合电路优化设计，其中，门电路210复用触发模块220的时钟信号，无需额外的时钟信号产生电路，因此可以降低电路成本。
图5示出根据本发明第二实施例的数字电路的示意性电路图。数字电路300包括按照组合电路优化设计的门电路310和触发模块220。门电路310实现基本逻辑运算或复合逻辑运算，触发模块220将门电路310的逻辑运算结果存储为两个逻辑状态之一的相应数据。下文以与非门为例对门电路310进行说明。
门电路310包括依次串联连接在供电端和接地端之间的晶体管MP7和MP8，以及晶体管MN8、MN6和MN7，以及与晶体管MP7并联连接的晶体管MP6。晶体管MP6、MP7和MP8分别为PMOS晶体管，晶体管MN6、MN7和MN8分别为NMOS晶体管。晶体管MP6和MN6 的栅极共同连接至输入端A以接收第一输入信号，晶体管MP7和MN7的栅极共同连接至输入端B以接收第二输入信号。晶体管MP8和MN8的中间节点连接至输出端Y以提供触发信号。
触发模块220包括时钟输入端Ckp和Ckn，分别接收第一时钟信号和第二时钟信号，第二时钟信号是第一时钟信号的反相信号。进一步地，触发模块220还包括数据输入端D，以及数据输出端QP和QN。数据输入端D接收触发信号，数据输出端QP提供第一输出信号，数据输出端QN提供第二输出信号，第二输出信号是第一输出信号的反相信号。
根据本发明实施例的数字电路300的门电路310，在第一组晶体管（即，晶体管MP6和MP7）和第二组晶体管（MN6和MN7）之间的电流路径上串联连接有晶体管MP8和MN8。门电路310包括时钟输入端Ckp和Ckn，晶体管MP8的栅极连接至时钟输入端Ckp以接收第一时钟信号，晶体管MN8的栅极连接至时钟输入端Ckn以接收第二时钟信号，因而，晶体管MP8和MN8可以在输入信号的过渡阶段截断供电端与接地端之间的直流通路，从而降低短路功耗。
数字电路300按照组合电路优化设计，其中，门电路310复用触发模块220的时钟信号，无需额外的时钟信号产生电路，因此可以降低电路成本。
图6示出根据本发明第三实施例的数字电路的示意性电路图。数字电路400包括按照组合电路优化设计的门电路410和触发模块220。门电路410实现基本逻辑运算或复合逻辑运算，触发模块220将门电路410的逻辑运算结果存储为两个逻辑状态之一的相应数据。下文以与非门为例对门电路410进行说明。
门电路410包括依次串联连接在供电端和接地端之间的晶体管MP8和MP7，以及晶体管MN6、MN7和MN8，以及与晶体管MP7并联连接的晶体管MP6。晶体管MP6、MP7和MP8分别为PMOS晶体管，晶体管MN6、MN7和MN8分别为NMOS晶体管。晶体管MP6和MN6 的栅极共同连接至输入端A以接收第一输入信号，晶体管MP7和MN7的栅极共同连接至输入端B以接收第二输入信号。晶体管MP8和MN8的中间节点连接至输出端Y以提供触发信号。
触发模块220包括时钟输入端Ckp和Ckn，分别接收第一时钟信号和第二时钟信号，第二时钟信号是第一时钟信号的反相信号。进一步地，触发模块220还包括数据输入端D，以及数据输出端QP和QN。数据输入端D接收触发信号，数据输出端QP提供第一输出信号，数据输出端QN提供第二输出信号，第二输出信号是第一输出信号的反相信号。
根据本发明实施例的数字电路400的门电路410，在第一组晶体管（即，晶体管M6和M7）和供电端之间的电流路径上串联连接有晶体管MP8，在第二组晶体管（即，晶体管MN6和MN7）和接地端的电流路径上串联连接有晶体管MN8。门电路410包括时钟输入端Ckp和Ckn，晶体管MP8的栅极连接至时钟输入端Ckp以接收第一时钟信号，晶体管MN8的栅极连接至时钟输入端Ckn以接收第二时钟信号，因而，晶体管MP8和MN8可以在输入信号的过渡阶段截断供电端与接地端之间的直流通路，从而降低短路功耗。
数字电路400按照组合电路优化设计，其中，门电路410复用触发模块220的时钟信号，无需额外的时钟信号产生电路，因此可以降低电路成本。
图7示出根据本发明第四实施例的数字电路的示意性电路图。数字电路500包括按照组合电路优化设计的门电路510和触发模块220。门电路510实现基本逻辑运算或复合逻辑运算，触发模块220将门电路510的逻辑运算结果存储为两个逻辑状态之一的相应数据。下文以或非门为例对门电路510进行说明。
门电路510包括依次串联连接在供电端和接地端之间的晶体管MP9、MP10和MP8，以及晶体管MN8和MN10，以及与晶体管MN10并联连接的晶体管MN9。晶体管MP8、MP9和MP10分别为PMOS晶体管，晶体管MN8、MN9和MN10分别为NMOS晶体管。晶体管MP9和MN9 的栅极共同连接至输入端A以接收第一输入信号，晶体管MP10和MN10的栅极共同连接至输入端B以接收第二输入信号。晶体管MP8和MN8的中间节点连接至输出端Y以提供触发信号。
触发模块220包括时钟输入端Ckp和Ckn，分别接收第一时钟信号和第二时钟信号，第二时钟信号是第一时钟信号的反相信号。进一步地，触发模块220还包括数据输入端D，以及数据输出端QP和QN。数据输入端D接收触发信号，数据输出端QP提供第一输出信号，数据输出端QN提供第二输出信号，第二输出信号是第一输出信号的反相信号。
根据本发明实施例的数字电路500的门电路510，在第一组晶体管（即，晶体管MP6和MP7）和第二组晶体管（MN6和MN7）之间的电流路径上串联连接有晶体管MP8和MN8。门电路510包括时钟输入端Ckp和Ckn，晶体管MP8的栅极连接至时钟输入端Ckp以接收第一时钟信号，晶体管MN8的栅极连接至时钟输入端Ckn以接收第二时钟信号，因而，晶体管MP8和MN8可以在输入信号的过渡阶段截断供电端与接地端之间的直流通路，从而降低短路功耗。
数字电路500按照组合电路优化设计，其中，门电路510复用触发模块220的时钟信号，无需额外的时钟信号产生电路，因此可以降低电路成本。
图8示出根据本发明第五实施例的数字电路的示意性电路图。数字电路600包括按照组合电路优化设计的门电路610和触发模块220。门电路610实现基本逻辑运算或复合逻辑运算，触发模块220将门电路610的逻辑运算结果存储为两个逻辑状态之一的相应数据。下文以或非门为例对门电路610进行说明。
门电路610包括依次串联连接在供电端和接地端之间的晶体管MP9、MP10、MP11和MP8，以及晶体管MN8和MN11，以及与晶体管MN11并联连接的晶体管MN9、MN10。晶体管MP8、MP9和MP10、MP11分别为PMOS晶体管，晶体管MN8、MN9、MN10和MN11分别为NMOS晶体管。晶体管MP9和MN9的栅极共同连接至输入端A以接收第一输入信号，晶体管MP10和MN10的栅极共同连接至输入端B以接收第二输入信号，晶体管MP11和MN11的栅极共同连接至输入端C以接收第三输入信号。晶体管MP8和MN8的中间节点连接至输出端Y以提供触发信号。
触发模块220包括时钟输入端Ckp和Ckn，分别接收第一时钟信号和第二时钟信号，第二时钟信号是第一时钟信号的反相信号。进一步地，触发模块220还包括数据输入端D，以及数据输出端QP和QN。数据输入端D接收触发信号，数据输出端QP提供第一输出信号，数据输出端QN提供第二输出信号，第二输出信号是第一输出信号的反相信号。
根据本发明实施例的数字电路600的门电路610，在第一组晶体管（即，晶体管MP9、MP10和MP11）和第二组晶体管（即，晶体管MN9、MN10和MN11）之间的电流路径上串联连接有晶体管MP8和MN8。门电路610包括时钟输入端Ckp和Ckn，晶体管MP8的栅极连接至时钟输入端Ckp以接收第一时钟信号，晶体管MN8的栅极连接至时钟输入端Ckn以接收第二时钟信号，因而，晶体管MP8和MN8可以在输入信号的过渡阶段截断供电端与接地端之间的直流通路，从而降低短路功耗。
数字电路600按照组合电路优化设计，其中，门电路610复用触发模块220的时钟信号，无需额外的时钟信号产生电路，因此可以降低电路成本。
图9示出图5中数字电路的工作波形图。
在时刻t0之前的第一时间段，门电路310的输入数据为“01”，即，输入端A接收的第一输入信号和输入端B接收的第二输入信号分别为逻辑值“0”和“1”。门电路310中的晶体管MP6、MN7导通，晶体管MP7和MN6关断，输出端Y提供的触发信号为高电平状态。
在时刻t0至t1的第二时间段，门电路310的输入数据从“01”翻转至“11”，即，输入端A接收的第一输入信号从逻辑值“0”翻转为“1”。第一输入信号的波形并非理想的阶跃信号，在该时间段第一输入信号的电平逐渐升高至逻辑值“1”的高电平状态。
在时刻t1至t2的第三时间段，门电路310的输入数据为“11”，即，输入端A接收的第一输入信号和输入端B接收的第二输入信号分别为逻辑值“1”和“1”。门电路310中的晶体管MP7、MP6关断，晶体管MN7和MN6导通，输出端Y提供的触发信号为低电平状态。
在上述的第一时间段和第三时间段中，第一输入信号和第二输入信号均处于电平恒定的稳定阶段，门电路310的逻辑运算结果表示为触发信号的电平状态。触发模块220在第一时钟信号的下降沿开始将门电路310的逻辑运算结果从输入端传送至触发模块220内部，再在下一个上升沿从触发模块220内部传送至输出端。
在上述的第二时间段中，第一时钟信号为高电平，第二时钟信号为低电平，晶体管MP8和MN8均为关断状态。由于晶体管MP8和MN8截断供电端至接地端的直流通路，因此，即使第一输入信号的电平逐渐升高也不会产生短路功耗。
在上述的第三时间段中，至少在触发器的数据输入阶段，第一时钟信号为低电平，第二时钟信号为高电平，晶体管MP8和MN8均为导通状态，因而在晶体管MP8和MN8的中间节点提供触发信号。
在图9中所示的示例中，描述了与非门的输入数据从“01”翻转至“11”的情形，其中，在输入信号的电平升高阶段截断供电端与接地端之间的直流通路以降低短路功耗。在输入信号的电平降低阶段也降低短路功耗。
在该实施例中，第一时钟信号在整个第二时间段为高电平，因此，晶体管MP8和MN8在第二时间段的全部区域为关断状态。在替代的实施例中，第一时钟信号在第二时间段的区域T（即，多个晶体管可能同时导通形成直流通路的时间段）中为高电平，晶体管MP8和MN8在第二时间段的区域T为关断状态。因此，第一时钟信号的高电平阶段不仅于覆盖输入信号的过渡阶段，还可以位于输入信号的过渡阶段内，或者与输入信号的过渡阶段交叠。至少在输入信号的过渡阶段的区域T中，晶体管MP8和MN8关断以截断供电端和接地端之间的直流通路以减少短路功耗。
图10示出图5中数字电路的门电路发生短路功耗的原理示意图。
在上述工作波形图的第二时间段，门电路310的输入端A接收的第一输入信号从逻辑值“0”翻转为“1”，输入端B接收的第二输入信号维持为逻辑值“1”。晶体管MP7维持关断，MN7维持导通。
第一输入信号的波形并非理想的阶跃信号，第一输入信号的电平逐渐升高至逻辑值“1”的高电平状态。在第一输入信号的电平升高阶段，晶体管MP8和MN8在时钟信号的控制下处于关断状态，从而截断供电端与接地端的直流通路。在第三时间段中，晶体管MP8和MN8导通，此时，晶体管MN6和MP6的栅极电压已经达到二者的切换电平，晶体管MN6导通，晶体管MP6关断。因此，晶体管MP8和MN8既可以保证门电路310的正常逻辑运算功能，又可以在电平上升阶段截断供电端与接地端之间的直流通路，从而降低短路功耗。
基于上述原理可知，门电路不限于特定的电路类型。
门电路的第一组晶体管连接在供电端和输出端之间，第二组晶体管连接在输出端和接地端之间，基于第一组晶体管和第二组晶体管的拓扑结构执行逻辑运算。第一组晶体管和第二组晶体管分别包括按照以下任一种方式连接的多个晶体管：串联连接、并联连接、串并联连接。因此，门电路可以为以下任意一种：与门、或门、非门、与非门、或非门、与或非门、异或门。第一组晶体管和第二组晶体管中的晶体管不限于特定的掺杂类型，例如是PMOS晶体管和NMOS晶体管的任一个。在门电路中，通过在供电端和接地端之间的直流通路上串联至少一个晶体管，在输入信号过渡阶段，晶体管关断以截断供电端与接地端之间的直流通路，在输入信号稳定阶段导通至少一个晶体管以提供触发信号，因而可以抑制门电路的短路功耗以及维持门电路的逻辑运算功能。
图11示出根据本发明第六实施例的数字电路的触发模块的示意性电路图。
触发模块220包括6个反相器1至6。反相器1至4分别包括附加的时钟输入端Ckp和Ckn，分别接收第一时钟信号和第二时钟信号。在触发模块220的数据输入端D和数据输出端QP之间，反相器1、5、3和6依次串联连接，反相器3的输出端连接至触发模块220的数据输出端QN。进一步地，反相器2连接在反相器5的反馈环路上，反相器4连接在反相器6的反馈环路上。
在第一时钟信号为低电平状态时，反相器1和4启用，反相器2和3禁用。在触发模块220的数据输入端D接收的触发信号，经由反相器1和5的两级反相，在反相器5的输出端产生与触发信号的电平状态一致的逻辑状态的中间信号，反相器2则不起任何作用。由于反相器6将反相器4的输入端和输出端短接，反相器6和4组成双稳态电路，保持原来的逻辑状态。
在第一时钟信号为高电平状态时，反相器1和4禁用，反相器2和3启用。在触发模块220的数据输入端D接收的触发信号，由于反相器1的阻塞作用不能进入触发模块220的内部。由于反相器5将反相器2的输入端和输出端短接，反相器5和2组成双稳态电路，保持中间信号的逻辑状态。该中间信号经由反相器3和6的两级反相，在反相器6的输出端产生与触发信号的电平状态一致的逻辑状态的第一输出信号，在反相器3的输出端产生与触发信号的电平状态相反的逻辑状态的第二输出信号。
根据第六实施例的数字电路的门电路可以是上述第一至第五实施例任一项的门电路。在该数字电路中，门电路复用触发模块的第一时钟信号和第二时钟信号的至少一个。例如，在第一时钟信号的高电平状态，门电路中受到时钟信号控制的附加晶体管关断以截断供电端与接地端之间的直流通路，触发模块中受到时钟信号控制的反相器阻止门电路的触发信号进入触发模块内部。该数字电路不仅可以避免门电路中产生短路功耗，而且可以维持门电路的逻辑运算功能，以及避免门电路中的截断动作对触发器提供错误的触发信号。
图12示出根据本发明第七实施例的数字电路的触发模块的示意性电路图。
触发模块320包括5个反相器2至6。反相器2至4分别包括附加的时钟输入端Ckp和Ckn，分别接收第一时钟信号和第二时钟信号。在触发模块320的数据输入端D和数据输出端QN之间，反相器5、3和6依次串联连接，反相器3的输出端连接至触发模块320的数据输出端QP。进一步地，反相器2连接在反相器5的反馈环路上，反相器4连接在反相器6的反馈环路上。
根据第七实施例的数字电路的门电路可以是上述第二至第五实施例任一项的门电路。与第六实施例相比，该数字电路的触发模块省去一个反相器，因此不再是完整的触发器，然而，该触发模块复用门电路的晶体管仍然可以实现完整的触发器功能。在该数字电路中，门电路复用触发模块的第一时钟信号和第二时钟信号的至少一个。例如，在第一时钟信号的高电平状态，门电路中受到时钟信号控制的附加晶体管关断以截断供电端与接地端之间的直流通路，以及阻止门电路的触发信号进入触发模块内部。该数字电路不仅可以避免门电路中产生短路功耗，而且可以维持门电路的逻辑运算功能，以及避免门电路中的截断动作对触发器提供错误的触发信号。
图13和图14分别示出触发模块中使用的两种反相器的示意性电路图。
反相器5包括晶体管MP11和MN11。晶体管MP11和MN11分别为PMOS晶体管和NMOS晶体管，依次串联连接在供电端和接地端之间。晶体管MP11和MN11的栅极共同连接至反相器的输入端，二者之间的中间节点连接到反相器的输出端。
在反相器5的工作状态下，在输入信号的高电平状态下，晶体管MP11关断，晶体管MN11导通，因而产生低电平状态的输出信号。在输入信号的低电平状态下，晶体管MP11导通，晶体管MN11关断，因而产生高电平状态的输出信号。因此，反相器5的输出信号是输入信号的反相信号。
反相器2包括晶体管MP11、MP12和MN11、MN12。晶体管MP11和MP12分别为PMOS晶体管，晶体管MN11和MN12分别为NMOS晶体管。晶体管MP11、MP12、MN12、MN11依次串联连接在供电端和接地端之间。晶体管MP11和MN11的栅极共同连接至反相器的输入端，晶体管MP12和MN12的中间节点连接到反相器的输出端。晶体管MP12和MN12的栅极分别接收第一时钟信号和第二时钟信号，第二时钟信号是第一时钟信号的反相信号。在第一时钟信号的高电平状态下，晶体管MP12和MN12均关断，反相器2禁用。在第一时钟信号的低电平状态下，晶体管MP12和MN12均导通，反相器2启用。
在反相器2的启用状态下，在输入信号的高电平状态下，晶体管MP11关断，晶体管MN11导通，晶体管MP12和MN12均导通，因而产生低电平状态的输出信号。在输入信号的低电平状态下，晶体管MP11导通，晶体管MN11关断，因而产生高电平状态的输出信号。因此，反相器2的输出信号是输入信号的反相信号。
图15示出根据本发明第八实施例的数字电路的触发模块的示意性电路图。
触发模块420包括4个反相器11至14，以及3个传输门15至17。在触发模块420的数据输入端D和数据输出端QP之间，反相器11和12、传输门16、反相器13和14依次串联连接。进一步地，传输门15连接在反相器11的输入端和反相器12的输出端之间的反馈环路上，传输门17连接在13的输入端和反相器14的输出端之间的反馈环路上。
传输门15至17中的每个传输门包括并联连接的NMOS晶体管和PMOS晶体管。传输门15的NMOS晶体管、传输门16的NMOS晶体管和传输门17的PMOS晶体管的栅极共同连接至时钟输入端Ckp以接收第一时钟信号，传输门15的PMOS晶体管、传输门16的PMOS晶体管和传输门17的NMOS晶体管的栅极共同连接至时钟输入端Ckn以接收第一时钟信号。
在第一时钟信号为低电平状态时，传输门15和16关断，传输门17导通。在触发模块420的数据输入端D接收的触发信号，经由反相器11和12的两级反相，在反相器12的输出端产生与触发信号的电平状态一致的逻辑状态的中间信号，传输门15则不起任何作用。由于传输门17将反相器13的输入端与反相器14的输出端短接，反相器13和14、传输门17组成双稳态电路，保持原来的逻辑状态。
在第一时钟信号为高电平状态时，传输门15和16导通，传输门17关断。触发模块420复用门电路中的晶体管以阻止触发信号进入触发模块420的内部。由于传输门15将反相器11的输入端与反相器12的输出端短接，反相器11和12、传输门15组成双稳态电路，保持中间信号的逻辑状态。该中间信号经由反相器13和14的两级反相，在反相器14的输出端产生与触发信号的电平状态一致的逻辑状态的第一输出信号，在反相器13的输出端产生与触发信号的电平状态相反的逻辑状态的第二输出信号。
根据第八实施例的数字电路的门电路可以是上述第二至第五实施例任一项的门电路。与现有的触发器相比，该数字电路的触发模块省去一个传输门，因此不再是完整的触发器，然而，该触发模块复用门电路的晶体管仍然可以实现完整的触发器功能。在该数字电路中，门电路复用触发模块的第一时钟信号和第二时钟信号的至少一个。例如，在第一时钟信号的高电平状态，门电路中受到时钟信号控制的附加晶体管关断以截断供电端与接地端之间的直流通路，以及阻止门电路的触发信号进入触发模块内部。该数字电路不仅可以避免门电路中产生短路功耗，而且可以维持门电路的逻辑运算功能，以及避免门电路中的截断动作对触发器提供错误的触发信号。
尽管在上述实施例描述了门电路包括时钟信号控制的附加晶体管，该附加晶体管位于第一组晶体管和第二组晶体管之间，或者位于供电端和第一组晶体管之间，或者位于接地端和第二组晶体管之间，然而，可以理解，在替代实施例中，附加晶体管还可以位于第一组晶体管和第二组晶体管的内部可以截断供电端与接地端之间的直流通路的任意位置，例如位于第二组晶体管内部的相邻晶体管之间。此外，附加晶体管的数量也不限于1个或2个，还可以是更多个，例如，门电路可以包括位于第一组晶体管和第二组晶体管之间、位于供电端和第一组晶体管之间、以及位于接地端和第二组晶体管之间的共计4个附加晶体管。
尽管在上述实施例中描述的数字电路包括彼此连接的门电路和触发模块，然而，可以理解，在替代实施例中，数字电路包括多级门电路，所述多级门电路彼此连接并且最后级的门电路与触发模块连接。在多级门电路的情形下，例如最后级的门电路复用触发模块的时钟信号以控制供电端和接地端之间的直流通路，从而降低短路功耗，触发模块复用最后级的门电路中的晶体管以实现完整的触发器功能，从而降低电路成本。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (8)

1.一种数字电路，包括：
门电路，用于执行逻辑运算以产生逻辑运算结果；以及
触发模块，与所述门电路相连接，将所述逻辑运算结果存储为相应逻辑状态的数据，
其中，所述门电路包括：
第一组晶体管和第二组晶体管，所述第一组晶体管和所述第二组晶体管中的各个晶体管的栅极连接至所述门电路的输入端以接收各自的输入信号，所述第一组晶体管连接至供电端，所述第二组晶体管连接至接地端，所述门电路基于所述第一组晶体管和所述第二组晶体管的拓扑结构执行逻辑运算，
第三晶体管和第四晶体管，所述第三晶体管和所述第四晶体管串联连接在所述第一组晶体管和所述第二组晶体管之间，所述第三晶体管和所述第四晶体管的栅极分别接收所述触发模块的第一时钟信号和第二时钟信号，所述第一时钟信号和所述第二时钟信号为互补的时钟信号，
其中，在所述第三晶体管和所述第四晶体管导通的情形下，所述第一组晶体管和所述第二组晶体管经由所述第三晶体管和所述第四晶体管彼此连接，所述第三晶体管和所述第四晶体管的中间节点连接至所述门电路的输出端以提供与逻辑运算结果相对应的触发信号，
在所述第三晶体管和所述第四晶体管关断的情形下，所述门电路截断所述供电端和所述接地端之间的直流通路以降低短路损耗，
所述触发模块复用所述第三晶体管和所述第四晶体管，以控制所述门电路与所述触发模块的内部电路之间的连接，使得所述第三晶体管和所述第四晶体管作为所述触发模块的输入控制的开关。
2.根据权利要求1所述的数字电路，其中，所述第一组晶体管和所述第二组晶体管分别包括按照以下任一种方式连接的多个晶体管：串联连接、并联连接、串并联连接。
3.根据权利要求2所述的数字电路，其中，所述第一组晶体管和所述第二组晶体管中的至少一个包括串联连接的多个晶体管。
4.根据权利要求1所述的数字电路，其中，
所述第一组晶体管位于供电端和输出端之间，并且所述第一组晶体管中的多个晶体管为PMOS晶体管，
所述第二组晶体管位于输出端和接地端之间，并且所述第二组晶体管中的多个晶体管为NMOS晶体管。
5.根据权利要求4所述的数字电路，其中，所述第三晶体管为PMOS晶体管，所述第四晶体管为NMOS晶体管。
6.根据权利要求1所述的数字电路，其中，所述触发模块包括接收所述第一时钟信号和所述第二时钟信号的时钟输入端，所述门电路包括接收所述第一时钟信号和所述第二时钟信号的时钟输入端。
7.根据权利要求1所述的数字电路，其中，所述输入信号的过渡阶段包括从低电平状态至高电平状态的上升阶段，以及从高电平状态至低电平状态的下降阶段。
8.根据权利要求1所述的数字电路，其中，所述门电路为以下任意一种：与门、或门、非门、与非门、或非门、与或非门、异或门。
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