KR100256229B1 - 저전력소모를갖는d-형플립플롭회로 - Google Patents

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KR100256229B1 KR1019970029658A KR19970029658A KR100256229B1 KR 100256229 B1 KR100256229 B1 KR 100256229B1 KR 1019970029658 A KR1019970029658 A KR 1019970029658A KR 19970029658 A KR19970029658 A KR 19970029658A KR 100256229 B1 KR100256229 B1 KR 100256229B1
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Abstract

본 발명은 구현 면적을 줄여 저전력 소모를 갖는 D-형 플립플롭회로를 제공하기 위한 것으로, 이를 위해 본 발명은 외부로부터 입력되는 데이터에 응답된 제1 및 제2 신호를 출력하되, 외부로부터 입력되는 클럭신호에 따라 상기 제1 및 제2 신호의 각 출력단 사이의 채널을 제어하여 상기 제1 및 제2 신호를 최종 출력하는 데이터 입력수단; 상기 데이터 입력수단으로부터 출력되는 상기 제1 및 제2 신호에 응답하여 제1 및 제2 구동 제어신호를 출력하되, 상기 클럭신호에 따라 상기 제1 및 제2 구동 제어신호의 각 출력단 사이의 채널을 제어하여 상기 제1 및 제2 구동 제어신호를 최종 출력하는 구동 제어신호 발생 수단; 상기 구동 제어신호 발생 수단으로부터 출력되는 상기 제1 및 제2 구동 제어신호에 응답하여 제1 출력 신호를 구동하는 구동 수단; 및 상기 구동 수단으로부터 출력되는 상기 제1 출력 신호를 입력받아 반전하여 상기 제1 출력 신호와 상반된 레벨의 제2 출력 신호를 출력하는 반전 수단을 포함한다.

Description

저전력 소모를 갖는 D-형 플립플롭회로{D-TYPE FLIPFLOP CIRCUIT WITH LOW POWER CONSUMPTION}
본 발명은 D-형 플립플롭회로에 관한 것으로서, 특히 작은 수의 트랜지스터를 이용하여 D-형 플립플롭을 구성함으로써 적은 면적으로 구현이 가능하고, 전력 소모를 감소시킬 수 있는 D-형 플립플롭회로에 관한 것이다.
일반적인 전자 장치 구성에서 가장 기본이 되는 D-형 플립플롭(Flip Flop)은 현재 카운터 등 클럭신호를 사용하는 모든 디지털 회로에 널리 사용되고 있다.
도 1은 종래의 D-형 플립플롭의 회로 구성도로서, 도면 부호 11, 12, 14 및 15는 PMOS 트랜지스터와 NMOS 트랜지스터로 이루어진 스위칭부, 13 및 16은 두 개의 인버터가 결합된 래치부를 각각 나타낸다.
도 1을 참조하여, 종래의 D-형 플립플롭 구성에 대해 설명한다.
종래의 D-형 플립플롭은 PMOS 트랜지스터의 게이트 단자로 클럭신호(CLOCK)를 인가받고, NMOS 트랜지스터의 게이트 단자로 반전된 클럭신호인 클럭바신호(
Figure pat00001
)를 인가받아 그에 응답하여 외부로부터 입력되는 데이터(DATA)를 전달하는 제1 스위칭부(11)와, 제1 및 제2 인버터(I1, I2)를 이용하여 제1 스위칭부(11)로부터 전달되는 데이터를 유지하는 제1 래치부(13)와, PMOS 트랜지스터의 게이트 단자로 클럭바신호(
Figure pat00002
)를 인가받고, NMOS 트랜지스터의 게이트 단자로 클럭신호(CLOCK)를 인가받아 그에 응답하여 제2 인버터(I2)의 출력 데이터를 제1 인버터(I1)의 입력단으로 전달하는 제2 스위칭부(12)와, NMOS 트랜지스터의 게이트 단자로 클럭신호(CLOCK)를 인가받고, PMOS 트랜지스터의 게이트 단자로 반전된 클럭신호인 클럭바신호(
Figure pat00003
)를 인가받아 그에 응답하여 제1 래치부(13)에 래치된 데이터를 전달하는 제3 스위칭부(14)와, 제3 및 제4 인버터(I3, I4)를 이용하여 제3 스위칭부(14)로부터 전달되는 데이터를 유지하는 제2 래치부(16)와, NMOS 트랜지스터의 게이트 단자로 클럭바신호(
Figure pat00004
)를 인가받고, PMOS 트랜지스터의 게이트 단자로 클럭신호(CLOCK)를 인가받아 그에 응답하여 제4 인버터(I4)의 출력 데이터를 제3 인버터(I3)의 입력단으로 전달하는 제4 스위칭부(15)로 이루어진다.
구체적으로, 제2 스위칭부(12)는 제2 인버터(I2)의 출력단과 제1 인버터(I1)의 입력단 사이에 연결되어, 제1 래치부(13)에 래치되어 있는 이전 데이터를 제1 스위칭부(11)를 통해 전달되는 데이터(DATA)로 반전시킬 때, 적은 전류로도 드라이브가 가능하도록 하기 위한 것이다.
즉, 제1 스위칭부(11)와 제2 스위칭부(12)는 각각의 트랜지스터로 입력되는 클럭신호(CLOCK)와 클럭바신호(
Figure pat00005
)의 서로 다른 위상에서 도통(on)됨으로써, 제1 스위칭부(11)를 통해 제1 래치부(13)로 입력 데이터(DATA)가 인가되는 시점에서는 제2 스위칭부(12)에 의해 제2 인버터(I2)와 제1 인버터(I1)의 연결이 차단(off)되게 된다. 이러한 이유로 하여, 적은 구동 전류로도 제1 래치부(13)에 데이터를 래치하는 것이 가능하다.
그리고, 제1 래치부(13)에 래치된 데이터는 제3 스위칭부(14)를 통해 제2 래치부(16)로 전달되게 되는 데, 여기서, 제3 스위칭부(14)는 제1 스위칭부(11)와 반대로 동작한다. 즉, 클럭신호에 응답하여 제1 스위칭부(11)가 도통된 경우에는 제3 스위칭부(14)가 차단되며, 이와는 반대로 제1 스위칭부(11)가 차단된 경우에는 제3 스위칭부(14)가 도통된다.
반면, 제4 스위칭부(15)는 제1 스위칭부(11)와 동일한 클럭 위상에서 동작하며, 제4 인버터(I4)의 출력단과 제3 인버터(I3)의 입력단 사이에 연결되어, 제2 래치부(16)에 래치되어 있는 이전 데이터를 제3 스위칭부(14)를 통해 전달되는 데이터로 반전시킨다.
상기와 같은 종래의 D-형 플립플롭회로는 총 16개의 트랜지스터를 사용함으로써 설계시 구현 면적이 커지고, 스위칭부의 제어신호로 클럭신호(CLOCK)와 클럭바신호(
Figure pat00006
)를 직접 사용함으로써 클럭신호의 스큐(skew)로 인해 오동작하게 되는 문제가 발생한다. 이러한 클럭신호의 스큐로 인한 오동작은 동작 속도가 높아질수록 심각하다.
또한, 두 개의 인버터를 이용한 래치부의 구성으로 피드백(Feedback) 신호를 사용함으로써 레이아웃(Layout) 구성시 복잡해지며, 면적 소모가 늘어나는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로서, 구현 면적을 줄여 저전력 소모를 갖는 D-형 플립플롭회로를 제공하는데 그 목적이 있다.
도 1은 종래의 D-형 플립플롭의 회로 구성도.
도 2는 본 발명의 일실시예에 따른 D-형 플립플롭의 회로 구성도.
*도면의 주요부분에 대한 부호의 설명
11, 12, 14, 15 : 스위칭부 13, 16 : 래치부
21 : 데이터 입력부 22 : 구동 제어신호 발생부
23 : 구동부 24 : 인버터
상기 목적을 달성하기 위한 본 발명은, 외부로부터 입력되는 데이터에 응답된 제1 및 제2 신호를 출력하되, 외부로부터 입력되는 클럭신호에 따라 상기 제1 및 제2 신호의 각 출력단 사이의 채널을 제어하여 상기 제1 및 제2 신호를 최종 출력하는 데이터 입력수단; 상기 데이터 입력수단으로부터 출력되는 상기 제1 및 제2 신호에 응답하여 제1 및 제2 구동 제어신호를 출력하되, 상기 클럭신호에 따라 상기 제1 및 제2 구동 제어신호의 각 출력단 사이의 채널을 제어하여 상기 제1 및 제2 구동 제어신호를 최종 출력하는 구동 제어신호 발생 수단; 상기 구동 제어신호 발생 수단으로부터 출력되는 상기 제1 및 제2 구동 제어신호에 응답하여 제1 출력 신호를 구동하는 구동 수단; 및 상기 구동 수단으로부터 출력되는 상기 제1 출력 신호를 입력받아 반전하여 상기 제1 출력 신호와 상반된 레벨의 제2 출력 신호를 출력하는 반전 수단을 포함하여 이루어진다.
이하, 첨부된 도 2를 참조하여 본 발명의 일실시예를 상세히 설명하기로 한다.
도 2는 본 발명의 일실시예에 따른 D-형 플립플롭의 회로도로서, 총 10개의 트랜지스터로 구성되고, 제어 신호로 클럭신호(CLOCK) 하나만 사용하며, 인버터가 결합된 래치를 사용하지 않는 구조를 취하고 있다.
도면을 참조하면, 본 발명의 D-형 플립플롭은 외부로부터 입력되는 데이터(DATA)와 클럭신호(CLOCK)에 따라 제어되어 출력단을 통해 두 신호를 출력하는 데이터 입력부(21)와, 상기 데이터 입력부(21)의 두 출력과 클럭신호(CLOCK)에 응답하여 구동(Driving) 제어 신호를 출력하는 구동 제어신호 발생부(22)와, 상기 구동 제어신호 발생부(22)의 구동 제어신호에 응답하여 출력 데이터(
Figure pat00007
)를 구동하는 구동부(23)로 이루어지며, 상기 구동부(23)의 출력 데이터(
Figure pat00008
)를 반전시키는 인버터(24)를 더 포함한다.
상기와 같은 구성을 갖는 본 발명의 D-형 플립플롭회로의 동작을 설명하면 다음과 같다.
먼저, 데이터 입력부(21)는 전원전압단 및 접지전원단 사이에 차례로 직렬연결되며, 자신의 게이트로 외부로부터 입력되는 데이터(DATA)를 인가받는 PMOS 트랜지스터(MP1), 자신의 게이트로 외부로부터 입력되는 클럭신호(CLOCK)를 인가받는 PMOS 트랜지스터(MP2), 자신의 게이트로 상기 데이터(DATA)를 인가받는 NMOS 트랜지스터(MN1)로 이루어진다. 여기서, 데이터 입력부(21)의 제1 출력단(A)은 PMOS 트랜지스터(MP1, MP2)의 공통 드레인단에 연결되고, 제2 출력단(B)은 PMOS 트랜지스터(MP2)와 NMOS 트랜지스터(MN1)의 공통 드레인단에 연결된다.
아래 표 1을 참조하여, 상기와 같이 구성된 데이터 입력부(21)의 동작을 살펴본다.
입력데이터(DATA) 클럭신호(CLOCK) 출력단 A 출력단 B
하이(High) 상승시점 유지 로우(Low)
하강시점 로우(Low) 로우(Low)
로우(Low) 상승시점 하이(High) 유지
하강시점 하이(High) 하이(High)
먼저, 입력 데이터(DATA)가 하이("1") 값인 경우 PMOS 트랜지스터(MP1) 및 NMOS 트랜지스터(MN1)는 각각 턴-오프(turn-off), 턴-온(turn-on)된다. 이때, 클럭신호(CLOCK)가 로우에서 하이로 천이되는 상승시점에 있으면, PMOS 트랜지스터(MP2)가 턴-오프되어 제1 출력단(A)은 이전 값을 그대로 유지하게 되고, 제2 출력단(B)은 턴-온된 NMOS 트랜지스터(MN1)에 의해 로우 값을 가지게 된다. 이와 반대로, 클럭신호(CLOCK)가 하이에서 로우로 천이되는 하강시점에 있으면, PMOS 트랜지스터(MP2)가 턴-온되므로 제1 및 제2 출력단(A, B)은 모두 로우 값을 가지게 된다.
또한, 입력 데이터(DATA)가 로우("0") 값인 경우 PMOS 트랜지스터(MP1) 및 NMOS 트랜지스터(NM1)는 각각 턴-온, 턴-오프된다. 이때, 클럭신호(CLOCK)가 상승시점에 있으면, PMOS 트랜지스터(MP2)가 턴-오프되어 제2 출력단(B)은 이전 값을 그대로 유지하며, 제1 출력단(A)은 턴-온된 PMOS 트랜지스터(MP1)에 의해 하이 값을 가지게 된다. 반면, 클럭신호(CLOCK)가 하강시점에 있으면 PMOS 트랜지스터(MP2)가 턴-온되므로 제1 및 제2 출력단(A, B)은 모두 하이 값을 가지게 된다.
다음으로, 구동 제어신호 발생부(22)는 전원전압단 및 접지전원단 사이에 차례로 직렬연결되며, 자신의 게이트가 데이터 입력부(21)의 제1 출력단(A)에 연결되는 PMOS 트랜지스터(MP3), 자신의 게이트로 클럭신호(CLOCK)를 인가받는 NMOS 트랜지스터(MN2), 자신의 게이트가 데이터 입력부(21)의 제2 출력단(B)에 연결되는 NMOS 트랜지스터(MN3)로 이루어진다. 여기서, 구동 제어신호 발생부(22)의 제1 출력단(C)은 PMOS 트랜지스터(MP3) 및 NMOS 트랜지스터(MN2)의 공통 드레인단에 연결되고, 제2 출력단(D)은 NMOS 트랜지스터(MN2)와 NMOS 트랜지스터(MN3)의 공통 드레인단에 연결된다.
아래 표 2를 참조하여, 상기의 구동 제어신호 발생부(22) 동작을 아래에 살펴본다.
A B 클럭신호(CLOCK) 출력단 C 출력단 D
하이(High) 하이(High) 상승시점 로우(Low) 로우(Low)
하강시점 유지 로우(Low)
로우(Low) 로우(Low) 상승시점 하이(High) 하이(High)
하강시점 하이(High) 유지
하이(High) 로우(Low) 하강시점 유지 유지
먼저, 데이터 입력부(21)의 제1 및 제2 출력단(A, B) 모두가 하이("1") 값인 경우 PMOS 트랜지스터(MP3) 및 NMOS 트랜지스터(MN3)가 각각 턴-오프, 턴-온되며, 이때 클럭신호(CLOCK)가 상승시점에 있으면, NMOS 트랜지스터(MN2)가 턴-온됨으로써 구동 제어신호 발생부(22)의 제1 및 제2 출력단(C, D)은 모두 로우 값을 가지게 된다. 반면, 클럭신호(CLOCK)가 하강시점에 있는 경우에는 NMOS 트랜지스터(MN2)가 턴-오프되어 구동 제어신호 발생부(22)의 제1 출력단(C)은 이전 값을 그대로 유지하고, 제2 출력단(D)은 로우 값을 가지게 된다.
그리고, 데이터 입력부(21)의 제1 및 제2 출력단(A, B) 모두가 로우("0") 값인 경우 PMOS 트랜지스터(MP3) 및 NMOS 트랜지스터(MN3)가 각각 턴-온, 턴-오프되며, 이때 클럭신호(CLOCK)가 상승시점에 있으면, NMOS 트랜지스터(MN2)가 턴-온됨으로써 구동 제어신호 발생부(22)의 제1 및 제2 출력단(C, D)은 모두 하이 값을 가지게 된다. 이와는 반대로, 클럭신호(CLOCK)가 하강시점에 있는 경우에는 NMOS 트랜지스터(MN2)가 턴-오프되어 구동 제어신호 발생부(22)의 제1 출력단(C)은 하이 값을 가지고, 제2 출력단(D)은 이전 값을 유지하게 된다.
또한, 데이터 입력부(21)의 제1 출력단(A)이 하이("1") 상태를 가지고, 데이터 입력부(21)의 제2 출력단(B)이 로우("0") 상태를 가지는 경우 PMOS 트랜지스터(MP3) 및 NMOS 트랜지스터(MN3)가 모두 턴-오프된다. 이러한 경우, 클럭신호(CLOCK)가 하강시점에 있으면, NMOS 트랜지스터(MN2)가 턴-오프됨으로써 구동 제어신호 발생부(22)의 제1 및 제2 출력단(C, D) 모두 이전 값을 유지하게 된다.
상기 표 2에 도시된 바와 같이, 구동 제어신호 발생부(22)의 제1 및 제2 출력단(C, D)의 경우 데이터 입력부(21)의 제1 및 제2 출력단(A, B)과 동일한 논리 출력값 및 가지수를 가진다는 것을 알 수 있다. 여기서, 상기 표 2에서 데이터 입력부(21)의 제1 및 제2 출력단(A, B)의 논리값이 하이 및 로우일 때, 클럭신호(CLOCK)의 상승시점에서의 출력신호 값을 고려하지 않은 이유는 표 1에서 클럭신호(CLOCK)가 하강시점일 때는 출력단(A, B)의 논리값이 각각 하이와 로우 값을 갖는 경우가 발생하지 않기 때문이다.
다음으로, 구동부(23)는 종래에 널리 알려진 바와 같이 풀업 구동하는 PMOS 트랜지스터(MP4)와 풀다운 구동하는 NMOS 트랜지스터(MN4)로 구성되며, 구체적으로 전원전압단 및 접지전원단 사이에 직렬연결되며, 게이트단이 구동 제어신호 발생부(22)의 제1 출력단(C)에 연결되는 PMOS 트랜지스터(MP4) 및 게이트단이 구동 제어신호 발생부(22)의 제2 출력단(D)에 연결되는 NMOS 트랜지스터(MN4)로 이루어진다. 따라서, 구동 제어신호 발생부(22)의 제1 및 제2 출력단(C, D)이 모두 하이 값을 갖는 경우 NMOS 트랜지스터(MN4)만이 턴-온되어 D-형 플립플롭의 부(-)출력(
Figure pat00009
)은 로우 값을 갖는다. 또한, 구동 제어신호 발생부(22)의 제1 및 제2 출력단(C, D)이 모두 로우 값을 갖는 경우 PMOS 트랜지스터(MP4)만이 턴-온되어 D-형 플립플롭의 부(-)출력(
Figure pat00010
)은 하이 값을 갖는다. 마찬가지로, 구동 제어신호 발생부(22)의 제1 출력단(C)이 하이 값이고, 제2 출력단(D)이 로우 값을 갖는 경우에는 PMOS 트랜지스터(MP4) 및 NMOS 트랜지스터(MN4)가 모두 턴-오프되어 D-형 플립플롭의 부(-)출력(
Figure pat00011
)은 이전 값을 그대로 유지하게 된다.
상술한 바와 같은 구동부(23)의 동작을 아래 표 3에 요약하였다.
C D 출력
Figure pat00012
하이(High) 하이(High) 로우(Low)
로우(Low) 로우(Low) 하이(High)
하이(High) 로우(Low) 유지
마지막으로, PMOS 트랜지스터(MP5)와 NMOS 트랜지스터(MN5)로 구성된 일반적인 구성의 인버터(24)는 구동부(23)의 부출력(
Figure pat00013
)의 신호를 반전시켜 D-형 플립플롭의 정출력(Q)을 출력한다.
결론적으로, 상기 표 1 내지 3을 참조하여 설명한 본 발명의 D-형 플립플롭회로는 종래와 동일한 동작 특성을 가지면서도, 종래에 비해 적은 수의 트랜지스터로 구현이 가능하다.
이상에서 설명한 본 발명은 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 치환, 변형 및 변경이 가능하므로, 전술한 실시예 및 도면에 한정되는 것이 아니다.
따라서, 상기와 같이 이루어지는 본 발명은, 종래에 비해 적은 수의 트랜지스터를 이용하여 D-형 플립플롭 회로를 구성함으로써 D-형 플립플롭 구현 면적을 줄이고, 그에 따라 전력 소모를 줄일 수 있는 효과가 있다.
또한, 본 발명은 클럭신호 하나만을 이용하여 플립플롭 동작을 제어하고, 피드백 신호를 이용하지 않음으로써 종래의 D-형 플립플롭에서 나타나는 클럭신호의 스큐 문제를 해결할 수 있다.
그리고, D-형 플립플롭은 일반적인 디지털 장치의 전체 구성 소자 중 적게는 10%에서 많게는 50% 이상을 차지하는 데, 본 발명의 D-형 플립플롭을 이러한 디지털 장치에 적용할 경우 본 발명의 효과는 더욱 극대화될 것이다.

Claims (3)

  1. 외부로부터 입력되는 데이터에 응답된 제1 및 제2 신호를 출력하되, 외부로부터 입력되는 클럭신호에 따라 상기 제1 및 제2 신호의 각 출력단 사이의 채널을 제어하여 상기 제1 및 제2 신호를 최종 출력하는 데이터 입력수단;
    상기 데이터 입력수단으로부터 출력되는 상기 제1 및 제2 신호에 응답하여 제1 및 제2 구동 제어신호를 출력하되, 상기 클럭신호에 따라 상기 제1 및 제2 구동 제어신호의 각 출력단 사이의 채널을 제어하여 상기 제1 및 제2 구동 제어신호를 최종 출력하는 구동 제어신호 발생 수단;
    상기 구동 제어신호 발생 수단으로부터 출력되는 상기 제1 및 제2 구동 제어신호에 응답하여 제1 출력 신호를 구동하는 구동 수단; 및
    상기 구동 수단으로부터 출력되는 상기 제1 출력 신호를 입력받아 반전하여 상기 제1 출력 신호와 상반된 레벨의 제2 출력 신호를 출력하는 반전 수단
    을 포함하여 이루어지는 D-형 플립플롭회로.
  2. 제 1 항에 있어서, 상기 데이터 입력수단은,
    전원전압단 및 상기 제1 신호의 출력단 사이에 연결되며, 자신의 게이트로 상기 데이터를 입력받아 상기 데이터에 응답된 상기 제1 신호를 풀업 구동하는 제1 PMOS 트랜지스터;
    상기 제2 신호의 출력단 및 접지전원단 사이에 연결되며, 자신의 게이트로 상기 데이터를 입력받아 상기 데이터에 응답된 상기 제2 신호를 풀다운 구동하는 제1 NMOS 트랜지스터; 및
    상기 제1 및 제2 신호의 출력단 사이에 연결되며, 자신의 게이트로 상기 클럭신호를 입력받아 상기 클럭신호에 응답된 상기 제1 및 제2 신호를 구동하는 제2 PMOS 트랜지스터
    를 포함하여 이루어지는 D-형 플립플롭회로.
  3. 제 2 항에 있어서, 상기 구동 제어신호 발생수단은,
    전원전압단 및 상기 제1 구동 제어신호의 출력단 사이에 연결되며, 자신의 게이트로 상기 제1 신호를 입력받아 상기 제1 신호에 응답된 상기 제1 구동 제어신호를 풀업 구동하는 제3 PMOS 트랜지스터;
    상기 제2 구동 제어신호의 출력단 및 접지전원단 사이에 연결되며, 자신의 게이트로 상기 제2 신호를 입력받아 상기 제2 신호에 응답된 상기 제2 구동 제어신호를 풀다운 구동하는 제2 NMOS 트랜지스터; 및
    상기 제1 및 제2 구동 제어신호의 출력단 사이에 연결되며, 자신의 게이트로 상기 클럭신호를 입력받아 상기 클럭신호에 응답된 상기 제1 및 제2 구동 제어신호를 구동하는 제3 NMOS 트랜지스터
    를 포함하여 이루어지는 D-형 플립플롭회로.
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* Cited by examiner, † Cited by third party
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KR102218879B1 (ko) 2020-01-08 2021-02-23 동국대학교 산학협력단 저전력 플립플롭

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KR102218879B1 (ko) 2020-01-08 2021-02-23 동국대학교 산학협력단 저전력 플립플롭

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