KR100689588B1 - 더블 에지 트리거 플립플롭 - Google Patents

더블 에지 트리거 플립플롭 Download PDF

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Abstract

본 발명은 별도의 클럭신호를 추가하지 않으면서 18개의 트랜지스터를 이용하여 출력신호의 구동능력을 향상 및 동작속도를 개선시킬 수 있는 더블 에지 트리거 플립플롭(double edge triggered flip flop)을 제공하기 위한 것으로, 이를 위해 본 발명은 입력되는 클럭신호의 폴링 에지에 응답하여 입력신호를 래치하는 제1 먹스와, 상기 클럭신호의 라이징 에지에 응답하여 상기 입력신호를 래치하는 제2 먹스와, 상기 제1 및 제2 먹스의 출력신호 중 어느 하나를 선택하여 출력하는 제3 먹스를 포함하되, 상기 제1 및 제2 먹스는 각각 출력단에 상기 입력신호가 반전된 반전신호를 입력받고, 상기 반전신호를 반전시켜 출력하는 상보형 인버터를 포함하는 더블 에지 트리거 플립플롭을 제공한다.
플립플롭, 더블 에지 트리거 플립플롭, D-플리플롭, T-플립플롭, JK-플립플롭

Description

더블 에지 트리거 플립플롭{DOUBLE EDGE TRIGGERED FLIP FLOP}
도 1은 일반적인 더블 에지 트리거 플립플롭의 심볼을 도시한 도면.
도 2는 종래기술에 따른 더블 에지 트리거 플립플롭의 기본 개념을 도시한 개념도.
도 3은 도 2에 도시된 더블 에지 트리거 플립플롭의 구성을 도시한 회로도.
도 4는 종래기술에 또 다른 더블 에지 트리거 플립플롭의 기본 개념을 도시한 개념도.
도 5는 도 4에 도시된 더블 에지 트리거 플립플롭의 구성을 도시한 회로도.
도 6은 본 발명의 실시예1에 따른 더블 에지 트리거 플립플롭의 구성을 도시한 회로도.
도 7은 도 6에 도시된 더블 에지 트리거 플립플롭의 동작특성을 도시한 파형도.
도 8은 본 발명의 실시예2에 따른 더블 에지 트리거 플립플롭의 구성을 도시한 회로도.
도 9는 도 8에 도시된 더블 에지 트리거 플립플롭의 동작특성을 도시한 파형도.
도 10은 도 6 및 도 7에 도시된 더블 에지 트리거 플립플롭의 동작특성을 도시한 파형도.
도 11의 (a) 내지 (c)는 도 6 및 도 7에 도시된 더블 에지 트리거 플립플롭와 일반적인 라이징 에지 트리거 플립플롭 간의 동작특성을 비교하기 위하여 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
MUX1~MUX3 : 먹스
X1~X2 : 인버터
MP0~MP5 : PMOS 트랜지스터
MN0~MN7 : NMOS 트랜지스터
본 발명은 반도체 설계 기술에 관한 것으로, 특히 플립플롭(flip-flop) 중 더블 에지 트리거 플립플롭(Double Edge Triggered Flip Flop; DETFF)에 관한 것이다.
일반적으로 마이크로 프로세서(micro processor) 등의 디지탈(digital) 고밀도 집적회로(Large Scale Integrated circuit; 이하, LSI라 함)는 고집적화되어가 고 있고, 그 내부를 구성하는 대부분의 회로는 플립플롭(flip-flop)과, 플립플롭 간에 데이터 신호를 논리조합하는 논리 게이트를 포함한 동기형의 순차회로로 이루어진다.
상기한 순차회로에는 에지 트리거(edge trigger)형의 플립플롭이 사용되고 있다. 에지 트리거형 플립플롭은 클럭의 라이징 에지(rising edge)에 동작하여 출력을 갱신하는 구조로 클럭의 폴링 에지(falling edge)시 소비되는 전력은 그대로 낭비하는 단점이 있다.
이에 따라, 최근에는 클럭의 라이징 에지뿐만 아니라, 폴링 에지에도 모두 동작하여 출력을 갱신하는 더블 에지 트리거(double edge trigger) 플립플롭이 제안되었다.
이하, 도면을 참조하여 종래기술에 따른 더블 에지 트리거 플립플롭에 대해 설명하기로 한다.
도 1은 일반적인 더블 에지 트리거 플립플롭의 심볼(symbol)을 도시한 도면이고, 도 2는 종래기술에 따른 더블 에지 트리거 플립플롭의 기본개념을 설명하기 위하여 도시한 도면이며, 도 3은 도 2에 도시된 더블 에지 트리거 플립플롭의 회로도이다.
도 2를 참조하면, 종래기술에 따른 더블 에지 트리거 플립플롭은 입력단에 클럭신호(CLK)의 라이징 에지에서 동작하여 입력신호 D값을 래치(latch)하는 먹스(mux, MUX1)와, 폴링 에지에서 동작하여 입력신호 D값을 래치하는 먹스(MUX2)가 구성되고, 출력단에 MUX1, MUX2의 출력 중 어느 하나의 출력을 선택하는 먹스(MUX3) 가 구성된다.
도 3은 도 2에 도시된 더블 에지 트리거 플립플롭을 18개의 트랜지스터로 구성한 회로도로서, 각 인버터(X1~X6)를 각각 구성하는 2개의 트랜지스터(총 12개)와, 신호 전달용 스위칭 소자로 기능하는 6개의 트랜지스터로 이루어지며, 그 동작 특성은 다음과 같다.
도 3을 참조하면, 먼저, 클럭신호 CLK가 하이레벨(HIGH level, 이하, "1"이라 함)일 때, MUX1을 구성하는 NMOS 트랜지스터 MN1이 턴-온(turn-ON)되고, PMOS 트랜지스터 MP1이 턴-오프(turn-OFF)되어 입력신호 D는 MN1을 통해 인버터 X1, X2로 전달된다. 이때, MUX2을 구성하는 NMOS 트랜지스터 MN4가 턴-오프되고, PMOS 트랜지스터 MP2가 턴-온되어 클럭신호 CLK가 "1"이 되기 직전의 D값이 인버터 X3, X4를 통해서 래치된다. 또한, MUX3을 구성하는 NMOS 트랜지스터 MN2가 턴-오프되고, NMOS 트랜지스터 MN3가 턴-온되어 MN3를 통해 MUX2에서 래치된 값이 출력신호 Q로 출력된다. 여기서, 출력신호 Q값은 더블 에지 트리거 플립플롭의 라이징 에지의 출력값이 된다.
한편, 클럭신호 CLK가 로우레벨(LOW level, 이하, "0"이라 함)일 때의 동작인 클럭신호 CLK가 "1"일 때, 즉 라이징 에지에서의 동작과 반대로 MUX1에서 래치 동작이 이루어지고, MUX2에서 D값을 입력받게 된다. 이때, 출력신호 Q값은 MN2를 통해서 MUX1에 래치된 D값이 되며, 이 값이 더블 에지 트리거 플립플롭의 폴링에지의 출력값이 된다.
그러나, 도 3에 도시된 종래기술에 따른 더블 에지 트리거 플립플롭은 비교 적 작은 개수의 18개의 트랜지스터로 구현되었지만, 출력값 Q가 "0"일 때 MUX3의 스위칭 소자인 MN2, MN3를 통과하는 래치신호가 "1"이므로 출력단 인버터 X5의 입력신호는 문턱전압 Vth만큼 강하된 "1"신호가 되어 출력신호 Q의 구동능력과 동작속도가 감소한다. 또한, X5의 출력인 출력값 Q는 X5를 통해서 출력되기 때문에 클럭신호 CLK이 천이되고 나서 X5를 통과하는 게이트 지연시간만큼 지연되는 문제가 발생됩니다.
도 4는 도 2에 도시된 종래기술에 따른 더블 에지 트리거 플립플롭의 변형예로서, 개념도이고, 도 5는 도 4에 도시된 더블 에지 트리거 플립플롭의 회로도이다.
도 4는 도 2에 도시된 더블 에지 트리거 플립플롭의 구성을 변형한 형태로 D값을 래치하는 피드백(feed back) 신호를 각각의 입력단 MUX1의 출력단으로부터 입력받는 것이 아니라, 최종 출력단 MUX3의 출력단으로부터 입력받도록 구성된 형태이다.
도 5는 도 4에 도시된 더블 에지 트리거 플립플롭의 회로도로서, 그 동작특성은 도 3에 도시된 구성을 갖는 더블 에지 트리거 플립플롭과 유사하다. 다만, 도 3의 인버터 X2, X3의 래치용 인버터를 제거하는 대신에 출력신호 Q를 피드백시켜서 더블 에지 트리거 플립플롭의 래치동작을 구현함으로써 더블 에지 트리거 플립플롭에 적용된 트랜지스터의 개수를 13개로 감소시켰으나, 출력신호 Q가 피드백될 때까지 시간이 증가하게 되어 더블 에지 트리거 플립플롭을 안정적으로 동작시키기 위해 지연시간을 갖는 클럭신호 CLKS, CLKSB가 추가고 필요하게 된다. 따라서, 클럭 신호 생성을 포함한 전체 더블 에지 트리거 플립플롭을 구현하기 위해서는 19개의 트랜지스터가 필요하게 된다. 그리고, 도 3의 회로에서 문제가 되었던 "1" 신호가 NMOS 트랜지스터 MN2나 MN3를 통과할 때 발생하는 전압 강하를 방지하기 위해 PMOS 트랜지스터 MP3가 사용되었지만 회로동작 전력의 소모와 지연시간을 증가시키는 요인이 된다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 별도의 클럭신호를 추가하지 않으면서 18개의 트랜지스터를 이용하여 출력신호의 구동능력을 향상 및 동작속도를 개선시킬 수 있는 더블 에지 트리거 플립플롭을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 입력되는 클럭신호의 폴링 에지에 응답하여 입력신호를 래치하는 제1 먹스와, 상기 클럭신호의 라이징 에지에 응답하여 상기 입력신호를 래치하는 제2 먹스와, 상기 제1 및 제2 먹스의 출력신호 중 어느 하나를 선택하여 출력하는 제3 먹스를 포함하되, 상기 제1 및 제2 먹스는 각각 출력단에 상기 입력신호가 반전된 반전신호를 입력받고, 상기 반전신호를 반전시켜 출력하는 상보형 인버터를 포함하는 더블 에지 트리거 플립플롭을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 기능을 수행하는 동일 요소들을 나타낸다.
실시예1
도 6은 본 발명의 실시예1에 따른 더블 에지 트리거 플립플롭의 구성을 설명하기 위하여 도시한 회로도이다.
도 6을 참조하면, 본 발명의 실시예1에 따른 더블 에지 트리거 플립플롭은 클럭신호 CLK의 폴링 에지(falling edge)에서 입력신호 D값을 래치하는 먹스(MUX1)와, 클럭신호 CLK의 라이징 에지(rising edge)에서 D값을 래치하는 먹스(MUX2)와, MUX1와 MUX2의 출력신호 중 어느 하나의 출력신호를 선택하여 출력하는 먹스(MUX3)를 포함한다.
MUX1는 NMOS 트랜지스터 MN4, 인버터 X1, PMOS 트랜지스터 MP0 및 NMOS 트랜지스터 MN1으로 구성되어 상보클럭신호를 갖는 인버터와, 피드백 신호를 스위칭하는 PMOS 트랜지스터 MP4로 이루어진다. 이러한 구성을 통해 MUX1은 클럭신호 CLK의 폴링 에지시 입력신호 D값에 대한 래치 동작을 수행한다. 이를 구체적으로 설명하면 다음과 같다.
입력신호 D값이 "1"인 경우에 대해 그 동작특성을 설명한다. 먼저 클럭신호 CLK가 라이징 에지일 때 MN4가 턴-온되어 D값은 MN4를 통해 인버터 X1로 전달된다. X1은 입력되는 D값을 반전시켜 "0"으로 출력하고, 이러한 출력값은 MP0와 MN1의 각 게이트단으로 동시에 입력된다. 이에 따라, MP0는 턴-온되고, MN1은 턴-오프된다. 이때, MUX3의 PMOS 트랜지스터 MP1과 NMOS 트랜지스터 MN1은 턴-오프 상태이기 때문에 출력신호 Q는 플로팅(floating) 상태가 된다. 물론, 출력신호 Q를 X1의 입력단으로 피드백(feedback)시켜 래치 동작을 수행하도록 피드백 신호의 스위칭 소자로 동작하는 PMOS 트랜지스터 MP4는 턴-오프되어 래치 동작은 이루어지지 않는다. 반면, 클럭신호 CLK가 폴링 에지일 때 MN4가 턴-오프되고, 피드백 스위칭 소자인 MP4와, MUX3의 MP1 및 MN0는 입력 클럭신호 CLK와 클럭바신호인 CLB에 의해 각각 턴-온된다. 결국, MUX1을 통해 D값이 래치되고, MUX3을 통해 출력신호 Q가 출력된다.
MUX2는 NMOS 트랜지스터 MN5, 인버터 X2, PMOS 트랜지스터 MP2 및 NMOS 트랜지스터 MN3로 구성되어 상보클럭신호를 갖는 인버터와, 피드백 신호를 스위칭하는 PMOS 트랜지스터 MP5로 이루어진다. 이러한 구성을 통해 MUX2는 클럭신호 CLK의 라이징 에지시 입력신호 D값에 대한 래치 동작을 수행한다. 이를 구체적으로 설명하면 다음과 같다.
입력신호 D값이 "1"인 경우에 대해 그 동작특성을 설명한다. 먼저 클럭신호 CLK가 폴링 에지일 때 MN5가 턴-온되어 D값은 MN5를 통해 인버터 X2로 전달된다. X2는 입력되는 D값을 반전시켜 "0"으로 출력하고, 이러한 출력값은 MP2와 MN3의 각 게이트단으로 동시에 입력된다. 이에 따라, MP2는 턴-온되고, MN3은 턴-오프된다. 이때, MUX3의 PMOS 트랜지스터 MP3과 NMOS 트랜지스터 MN2는 턴-오프 상태이기 때문에 출력신호 Q는 플로팅(floating) 상태가 된다. 물론, 출력신호 Q를 X2의 입력단으로 피드백(feedback)시켜 래치 동작을 수행하도록 피드백 신호의 스위칭 소자로 동작하는 PMOS 트랜지스터 MP5는 턴-오프되어 래치 동작은 이루어지지 않는다. 반면, 클럭신호 CLK가 라이징 에지일 때 MN5가 턴-오프되고, 피드백 스위칭 소자인 MP5와, MUX3의 MP3 및 MN2는 입력 클럭신호 CLK와 클럭바신호인 CLB에 의해 각각 턴-온된다. 결국, MUX2을 통해 D값이 래치되고, MUX3을 통해 출력신호 Q가 출력된다.
MUX3는 MUX1, MUX2의 각 출력단에서 서로 직렬 접속된 MP1 및 MN0로 이루어진 제1 전달부와, MP3 및 MN2로 이루어진 제2 전달부를 포함한다. 이러한 구성을 통해 MUX3는 클럭신호 CLK가 폴링 에지일 때 MUX1에 의해 래치된 입력신호 D값을 제1 전달부를 통해 Q값으로 하여 출력하고, 클럭신호 CLK가 라이징 에지일 때, MUX2에 의해 래치된 입력신호 D값을 제2 전달부를 통해 Q값으로 하여 출력한다. 이러한 MUX3의 동작설명은 상기에서 기술한 MUX1, MUX2의 동작특성에서 설명된 내용으로 대신하기로 한다.
도 7은 도 6에 도시된 본 발명의 실시예1에 따른 더블 에지 트리거 플립플롭의 시뮬레이션 결과 파형도이다. 도 7과, 상기에서 기술한 바와 같이 본 발명의 실시예1에 따른 더블 에지 트리거 플립플롭은 클럭신호 CLK의 라이징 에지와 폴링 에지에 모두 동기 되어 입력신호 D값에 대응된 출력신호 Q값을 출력하는 것을 알 수 있다.
상기에서 설명한 바와 같이 본 발명의 실시예1은 출력단이 CMOS 구조를 갖기 때문에 도 3에 도시된 종래기술에 따른 플립플롭 구조와 동일한 트랜지스터 개수로 구성되었지만, 출력값 Q에 구동능력 저하가 발생되지 않는 장점을 얻을 수 있다. 또한, 도 5에 도시된 종래기술에 따른 플립플롭 구조와 같이 출력값 Q의 신호가 피드백되어 래치동작을 실행하지만, CLK가 천이될 때 출력단에 지연요소가 없기 때문에 타이밍(timing) 상의 제약도 발생되지 않을 뿐만 아니라, 동작속도 또한 향상시킬 수 있다.
실시예2
도 8은 본 발명의 실시예2에 따른 더블 에지 트리거 플립플롭의 구성을 설명하기 위하여 도시한 회로도로서, 도 6에 도시된 실시예1에 따른 더블 에지 트리거 플립플롭과 유사한 구성을 갖는다. 다만, MUX1과 MUX2의 피드백 신호를 스위칭하는 스위칭 소자로 실시예1에서는 PMOS 트랜지스터로 MP4, MP5를 사용하였으나, 실시예2에서는 NMOS 트랜지스터로 MN4, MN5로 구성하고, 그 제어신호를 서로 상반되게 하였다. 즉, 실시예1에서는 MP4의 게이트단에 클럭신호 CLK를 인가하고, MP5에는 클럭바신호 CLKB를 인가한다. 반면, 실시예2에서는 MN4에 CLKB를 인가하고, MN5에 CLK를 인가한다. 이처럼, 실시예2는 실시예1에서 피드백 신호의 스위칭 소자로 동작하는 PMOS 트랜지스터 대신에 NMOS 트랜지스터를 사용함으로써 스위칭 동작 지연시간을 감소시킬 수 있다.
본 발명의 실시예2는 실시예1과 동일한 동작특성을 보인다. 즉, MUX1은 클럭 신호 CLK의 폴링 에지시 입력신호 D값을 래치하고, MUX2는 CLK의 라이징 에지시 입력신호 D값을 래치하며, MUX3는 MUX1과 MUX2를 통해 래치된 D값을 선택하여 출력한다.
구체적으로 도 8을 참조하여 실시예2에 따른 플립플롭의 동작특성을 설명하면 다음과 같다.
먼저, 입력신호 D값이 "1"인 경우 MUX1의 동작특성을 설명한다. 클럭신호 CLK가 라이징 에지일 때 MN6가 턴-온되어 D값은 MN6를 통해 인버터 X1로 전달된다. X1은 입력되는 D값을 반전시켜 "0"으로 출력하고, 이러한 출력값은 MP0와 MN1의 각 게이트단으로 동시에 입력된다. 이에 따라, MP0는 턴-온되고, MN1은 턴-오프된다. 이때, MUX3의 PMOS 트랜지스터 MP1과 NMOS 트랜지스터 MN1은 턴-오프 상태이기 때문에 출력신호 Q는 플로팅(floating) 상태가 된다. 물론, 출력신호 Q를 X1의 입력단으로 피드백(feedback)시켜 래치 동작을 수행하도록 피드백 신호의 스위칭 소자로 동작하는 NMOS 트랜지스터 MN4는 턴-오프되어 래치 동작은 이루어지지 않는다. 반면, 클럭신호 CLK가 폴링 에지일 때 MN6가 턴-오프되고, 피드백 스위칭 소자인 MN4와, MUX3의 MP1 및 MN0는 입력 클럭신호 CLK와 클럭바신호인 CLB에 의해 각각 턴-온된다. 결국, MUX1을 통해 D값이 래치되고, MUX3을 통해 출력신호 Q가 출력된다.
MUX2의 동작특성을 설명하면 다음과 같다. 먼저 클럭신호 CLK가 폴링 에지일 때 MN7가 턴-온되어 D값은 MN7를 통해 인버터 X2로 전달된다. X2는 입력되는 D값을 반전시켜 "0"으로 출력하고, 이러한 출력값은 MP2와 MN3의 각 게이트단으로 동시에 입력된다. 이에 따라, MP2는 턴-온되고, MN3은 턴-오프된다. 이때, MUX3의 PMOS 트랜지스터 MP3과 NMOS 트랜지스터 MN2는 턴-오프 상태이기 때문에 출력신호 Q는 플로팅(floating) 상태가 된다. 물론, 출력신호 Q를 X2의 입력단으로 피드백시켜 래치 동작을 수행하도록 피드백 신호의 스위칭 소자로 동작하는 NMOS 트랜지스터 MN5는 턴-오프되어 래치 동작은 이루어지지 않는다. 반면, 클럭신호 CLK가 라이징 에지일 때 MN7가 턴-오프되고, 피드백 스위칭 소자인 MN5와, MUX3의 MP3 및 MN2는 입력 클럭신호 CLK와 클럭바신호인 CLB에 의해 각각 턴-온된다. 결국, MUX2을 통해 D값이 래치되고, MUX3을 통해 출력신호 Q가 출력된다.
MUX3는 MUX1, MUX2의 각 출력단에서 서로 직렬 접속된 MP1 및 MN0로 이루어진 제1 전달부와, MP3 및 MN2로 이루어진 제2 전달부를 포함한다. 이러한 구성을 통해 MUX3는 클럭신호 CLK가 폴링 에지일 때 MUX1에 의해 래치된 입력신호 D값을 제1 전달부를 통해 Q값으로 하여 출력하고, 클럭신호 CLK가 라이징 에지일 때, MUX2에 의해 래치된 입력신호 D값을 제2 전달부를 통해 Q값으로 하여 출력한다. 이러한 MUX3의 동작설명은 상기에서 기술한 MUX1, MUX2의 동작특성에서 설명된 내용으로 대신하기로 한다.
도 9는 도 8에 도시된 본 발명의 실시예2에 따른 더블 에지 트리거 플립플롭의 시뮬레이션 결과 파형도이다. 도 9와, 상기에서 기술한 바와 같이 본 발명의 실시예2에 따른 더블 에지 트리거 플립플롭은 클럭신호 CLK의 라이징 에지와 폴링 에지에 모두 동기 되어 입력신호 D값에 대응된 출력신호 Q값을 출력하는 것을 알 수 있다.
상기에서 설명한 바와 같이, 본 발명의 실시예2는 실시예1과 동일한 장점을 갖고 있다. 그러나, 본 발명의 실시예1은 피드백 신호가 출력값 Q에 의해 발생하는데 반해, 출력값 Q를 거치지 않고 MP0/MN1, MP2/MN3에 의해 발생하기 때문에 CLK의 천이에 관계없이 안정적인 피드백 동작에 의한 래치동작을 구현할 수 있다.
지금까지 설명한 바와 같이, 본 발명의 실시예1 및 2에서는 MUX1와 MUX2의 출력단에 각각 상보클럭신호를 갖는 상보형 인버터(MP1 및 MNO, MP3 및 MN2, MP1 및 MN0, MP3 및 MN2)를 구현함으로써 출력신호의 구동능력을 향상시키는 동시에 동작속도를 향상시킬 수 있다.
한편, 도 10은 본 발명의 실시예1 및 2에 따른 더블 에지 트리거 플립플롭의 동작특성을 설명하기 위해 도시한 시뮬레이션 파형도로서, 클럭신호 CLK의 라이징 에지 및 폴링 에지에서 모두 입력신호 D값을 래치하여 출력신호 Q값으로 출력되는 것을 보여준다. 따라서, 클럭신호 CLK의 라이징 에지 또는 폴링 에지에서만 동작하는 단일 에지 트리거 플립플롭에 비해 클럭의 사용 효율을 두 배로 증대시킬 수 있다.
또한, 도 11은 본 발명의 실시예1 및 2에 따른 더블 에지 트리거 플립플롭의 동작속도를 비교하기 위하여 도시한 도면으로서, 도 11의 (a)는 더블 에지 트리거 플립플롭(DETFF)를 적용한 카운터(counter)의 블록도이고, (b)는 일반적인 단일 에지(라이징 에지) 트리거 플립플롭를 적용한 카운터의 블록도이며, (c)는 (a) 및 (b)에 도시된 카운터의 동작 파형도이다. 도 11에 도시된 바와 같이, 더블 에지 트리거 플립플롭을 적용한 카운터의 경우 라이징 에지 트리거 플립플롭를 적용한 카 운터에 비해 두 배 빠른 카운팅동작을 실행한다. 따라서, 동일 클럭(CLK)을 사용하여도 두 배로 빠른 카운팅 속도를 낼 수 있다. 즉, 현재 클럭속도의 1/2의 속도로 카운팅 동작을 실행할 수 있다.
상기에서 설명한 본 발명의 실시예1 및 2는 D-플립플롭에 대하여 설명하였으나, 이는 설명의 편의를 위한 것으로, 본 발명의 기술적 사상은 T-플립플롭, JK-플립플롭에도 모두 적용할 수 있다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 출력단에 상보클럭신호를 갖는 상보형 인버터를 구현함으로써 별도의 클럭신호를 추가하지 않으면서 적은 개수의 트랜지스터를 이용하여 출력신호의 구동능력을 향상시키는 동시에 동작속도를 향상시킬 수 있다.
또한, 본 발명에 의하면, 트랜지스터의 개수를 최소화하여 면적을 감소시킬 수 있다.

Claims (18)

  1. 입력되는 클럭신호의 폴링 에지에 응답하여 입력신호를 래치하는 제1 먹스;
    상기 클럭신호의 라이징 에지에 응답하여 상기 입력신호를 래치하는 제2 먹스; 및
    상기 제1 및 제2 먹스의 출력신호 중 어느 하나를 선택하여 출력하는 제3 먹스를 포함하되,
    상기 제1 및 제2 먹스는 각각 출력단에 상기 입력신호가 반전된 반전신호를 입력받고, 상기 반전신호를 반전시켜 출력하는 상보형 인버터를 포함하는 더블 에지 트리거 플립플롭.
  2. 제 1 항에 있어서, 상기 제1 먹스는,
    상기 클럭신호에 응답하여 상기 입력신호를 전달하는 제1 스위칭부;
    상기 제2 스위칭부의 출력신호를 반전시켜 상기 상보형 인버터로 출력하는 제1 인버터; 및
    상기 클럭신호에 응답하여 상기 제1 먹스의 상보형 인버터의 출력신호를 상기 제1 인버터의 입력단으로 피드백하는 제2 스위칭부
    를 포함하는 더블 에지 트리거 플립플롭.
  3. 제 2 항에 있어서, 상기 제2 먹스는,
    상기 클럭신호의 반전신호인 클럭바신호에 응답하여 상기 입력신호를 전달하는 제3 스위칭부;
    상기 제3 스위칭부의 출력신호를 반전시켜 상기 제2 먹스의 상보형 인버터로 출력하는 제2 인버터; 및
    상기 클럭바신호에 응답하여 상기 제2 먹스의 상보형 인버터의 출력신호를 상기 제2 인버터의 입력단으로 피드백하는 제4 스위칭부
    를 포함하는 더블 에지 트리거 플립플롭.
  4. 제 3 항에 있어서, 상기 제3 먹스는,
    상기 제1 먹스의 상보형 인버터의 제1 및 제2 트랜지스터 사이에 접속되고, 상기 클럭신호 및 상기 클럭바신호에 응답하여 상기 제1 먹스의 상보형 인버터의 출력신호를 상기 제2 스위칭부로 전달하는 제1 전달부; 및
    상기 제2 먹스의 상보형 인버터의 제3 및 제4 트랜지스터 사이에 접속되고, 상기 클럭신호 및 상기 클럭바신호에 응답하여 상기 제2 먹스의 상보형 인버터의 출력신호를 상기 제4 스위칭부로 전달하는 제2 전달부
    를 포함하는 더블 에지 트리거 플립플롭.
  5. 제 4 항에 있어서, 상기 제1 전달부는,
    상기 제1 트랜지스터와 상기 제2 스위칭부 사이에 접속된 제5 트랜지스터; 및
    상기 제5 트랜지스터와 상기 제2 트랜지스터 사이에 접속된 제6 트랜지스터
    를 포함하는 더블 에지 트리거 플립플롭.
  6. 제 5 항에 있어서, 상기 제2 전달부는,
    상기 제3 트랜지스터와 상기 제4 스위칭부 사이에 접속된 제6 트랜지스터; 및
    상기 제6 트랜지스터와 상기 제4 트랜지스터 사이에 접속된 제7 트랜지스터
    를 포함하는 더블 에지 트리거 플립플롭.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 제1 및 제3 스위칭부는 NMOS 트랜지스터로 이루어진 더블 에지 트리거 플립플롭.
  8. 제 7 항에 있어서,
    상기 제2 및 제4 스위칭부는 PMOS 트랜지스터로 이루어진 더블 에지 트리거 플립플롭.
  9. 제 5 항 또는 제 6 항에 있어서,
    상기 제1 및 제3 트랜지스터는 PMOS 트랜지스터로 이루어진 더블 에지 트리거 플립플롭.
  10. 제 9 항에 있어서,
    상기 제2 및 제4 트랜지스터는 NMOS 트랜지스터로 이루어진 더블 에지 트리거 플립플롭.
  11. 제 1 항에 있어서, 상기 제1 먹스는,
    상기 클럭신호에 응답하여 상기 입력신호를 전달하는 제1 스위칭부;
    상기 제2 스위칭부의 출력신호를 반전시켜 상기 상보형 인버터로 출력하는 제1 인버터; 및
    상기 클럭신호의 반전신호인 클럭바신호에 응답하여 상기 제1 먹스의 상보형 인버터의 출력신호를 상기 제1 인버터의 입력단으로 피드백하는 제2 스위칭부
    를 포함하는 더블 에지 트리거 플립플롭.
  12. 제 11 항에 있어서, 상기 제2 먹스는,
    상기 클럭바신호에 응답하여 상기 입력신호를 전달하는 제3 스위칭부;
    상기 제3 스위칭부의 출력신호를 반전시켜 상기 제2 먹스의 상보형 인버터로 출력하는 제2 인버터; 및
    상기 클럭신호에 응답하여 상기 제2 먹스의 상보형 인버터의 출력신호를 상기 제2 인버터의 입력단으로 피드백하는 제4 스위칭부
    를 포함하는 더블 에지 트리거 플립플롭.
  13. 제 12 항에 있어서, 상기 제3 먹스는,
    상기 제1 먹스의 상보형 인버터의 제1 및 제2 트랜지스터 사이에 접속되고, 상기 클럭신호 및 상기 클럭바신호에 응답하여 상기 제1 먹스의 상보형 인버터의 출력신호를 상기 제2 스위칭부로 전달하는 제1 전달부; 및
    상기 제2 먹스의 상보형 인버터의 제3 및 제4 트랜지스터 사이에 접속되고, 상기 클럭신호 및 상기 클럭바신호에 응답하여 상기 제2 먹스의 상보형 인버터의 출력신호를 상기 제4 스위칭부로 전달하는 제2 전달부
    를 포함하는 더블 에지 트리거 플립플롭.
  14. 제 13 항에 있어서, 상기 제1 전달부는,
    상기 제1 트랜지스터와 상기 제2 스위칭부 사이에 접속된 제5 트랜지스터; 및
    상기 제5 트랜지스터와 상기 제2 트랜지스터 사이에 접속된 제6 트랜지스터
    를 포함하는 더블 에지 트리거 플립플롭.
  15. 제 14 항에 있어서, 상기 제2 전달부는,
    상기 제3 트랜지스터와 상기 제4 스위칭부 사이에 접속된 제6 트랜지스터; 및
    상기 제6 트랜지스터와 상기 제4 트랜지스터 사이에 접속된 제7 트랜지스터
    를 포함하는 더블 에지 트리거 플립플롭.
  16. 제 14 항 또는 제 15 항에 있어서,
    상기 제1 및 제3 스위칭부는 NMOS 트랜지스터로 이루어지고, 상기 제2 및 제4 트랜지스터는 PMOS 트랜지스터로 이루어진 더블 에지 트리거 플립플롭.
  17. 제 14 항 또는 제 15 항에 있어서,
    상기 제1 및 제3 트랜지스터는 PMOS 트랜지스터로 이루어진 더블 에지 트리거 플립플롭.
  18. 제 17 항에 있어서,
    상기 제2 및 제4 트랜지스터는 NMOS 트랜지스터로 이루어진 더블 에지 트리거 플립플롭.
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* Cited by examiner, † Cited by third party
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KR920015711A (ko) * 1991-01-15 1992-08-27 문정환 더블 에지 트리거 알 에스 플립플롭 회로
KR19990059202A (ko) * 1997-12-30 1999-07-26 김영환 더블 에지 트리그 d플립플롭
KR20040040899A (ko) * 2002-11-08 2004-05-13 삼성전자주식회사 계층적 설계 플로우에서 테스트 시간을 최적화할 수 있는스캔 체인 스티칭 방법

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