KR20040014160A - 마스터 슬레이브 플립플롭 회로 - Google Patents

마스터 슬레이브 플립플롭 회로 Download PDF

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KR20040014160A
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아라키마사히로
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미쓰비시덴키 가부시키가이샤
미쓰비시 덴키 시스템 엘에스아이 디자인 가부시키가이샤
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Abstract

본 발명은 마스터 슬레이브 플립플롭 회로의 소비 전력을 저감하기 위한 것으로, 데이터를 통과 또는 유지하는 상태로 전환하는 마스터 래치 회로(6)와, 데이터를 유지 또는 통과 상태로 전환하는 슬레이브 래치 회로(7)와, 클럭 신호 CLK1의 "L", "H"에 의해 마스터 래치 회로(6)를 통과 상태 및 슬레이브 래치 회로(7)를 유지 상태로, 또는, 마스터 래치 회로(6)를 유지 상태 및 슬레이브 회로(7)를 통과 상태로 각각 설정하는 회로 설정 제어 수단(3)을 구비한 구성으로 함으로써, 클럭 신호의 변화에 따라서 동작하는 트랜지스터의 수를 줄이고, 게이트 전극에서 소비되는 전력을 저감한다.

Description

마스터 슬레이브 플립플롭 회로{MASTER SLAVE FLIP-FLOP CIRCUIT FUNCTIONING AS EDGE TRIGGER FLIP-FLOP}
본 발명은 소비 전력을 저감한 마스터 슬레이브 플립플롭 회로에 관한 것이다.
도 7은 종래의 마스터 슬레이브 플립플롭 회로를 나타내는 구성도이며, 도면에서, 21은 클럭 신호(CLK)를 입력하여, 클럭 신호(CLK)와 동일한 위상의 정상(正相) 클럭 신호 T 및 역상의 클럭 신호 TC를 출력하는 클럭 입력 드라이버, 22는 클럭 신호(CLK)의 로우(low) 레벨(이하, "L"이라 함)에 따라서 데이터 통과 상태로 설정되고, 클럭 신호(CLK)의 하이 레벨(이하, "H"라 함)에 따라서 데이터 유지 상태로 설정되는 마스터 래치 회로이며, 데이터 통과 상태에서 데이터 신호(D)로부터 새로운값을 로딩하여, 그 후의 데이터 유지 상태에서 새로운 값을 유지한다. 23은 클럭 신호(CLK)의 "H"에 따라서 데이터 유지 상태로 설정되는 슬레이브 래치 회로로, 데이터 유지 상태의 마스터 래치 회로(22)에 유지되는 새로운 값을 데이터 통과 상태에서 로딩하여, 그후의 데이터 유지 상태에서 새로운 값을 이전값으로서 유지한다. 24는 슬레이브 래치 회로(23)에 유지된 이전 값을 반전 출력하는 출력 드라이버이다.
클럭 입력 드라이버(21)는, P 채널형 MOS 트랜지스터(이하, "Ptr"이라 함)(21a)와 N 채널형 MOS 트랜지스터(이하, "Ntr"이라 함)(21b)로 이루어지는 인버터, 및 Ptr(21c)와 Ntr(21d)로 이루어지는 인버터를 도시된 바와 같이 접속하여 구성한 것이며, 입력되는 클럭 신호(CLK)에 대하여, 정상의 클럭 신호 T 및 역상의 클럭 신호 TC를 출력한다.
또한, 마스터 래치 회로(22)는, 두 개의 스위치 소자(22a, 22b)와, Ptr(22c)와 Ntr(22d)로 이루어지는 인버터, 및 Ptr(22e)와 Ntr(22f)로 이루어지는 인버터를 도시한 바와 같이 접속하여 구성하고, 스위치 소자(22a)에 데이터 신호(D)가 입력된다.
슬레이브 래치 회로(23)도 마찬가지로 구성되며, 두 개의 스위치 소자(23a, 23b)와, Ptr(23c)와 Ntr(23d)로 이루어지는 인버터, 및 Ptr(23e)와 Ntr(23f)로 이루어지는 인버터를 도시된 바와 같이 접속하여 구성되며, 스위치 소자(23a)에 마스터 래치 회로(22)의 출력이 입력된다.
출력 드라이버(24)는, Ptr(24a)와 Ntr(24b)로 이루어지는 인버터, 및 Ptr(24c)와 Ntr(24d)로 이루어지는 인버터로 구성되며, 이들 인버터에 슬레이브 래치 회로(23)로부터의 출력 QC, Q가 입력되고, 이 출력 드라이버(24)로부터 정상 데이터 신호 Qout 및 반전 데이터 신호 QCout가 각각 출력된다.
각 스위치 소자(22a, 22b, 23a, 23b)는, 각각 Ptr과 Ntr로 구성되며, 클럭 입력 드라이버(21)로부터 입력되는 정상의 클럭 신호 T 및 역상의 클럭 신호 TC에 의해서 온 오프 된다. 구체적으로는, 스위치 소자(22a)와 스위치 소자(22b)는, 한 쪽이 온인 경우에는 다른쪽이 오프로 되도록 교호로 온오프되고, 스위치 소자(23a)와 스위치 소자(23b)에 대해서도 마찬가지로 교호로 온오프되며, 또한, 그 온오프 타이밍은, 스위치 소자(22a)와 스위치 소자(23b)가 동일하며, 스위치 소자(22b)와 스위치 소자(23a)가 동일하다.
이들 각 스위치 소자의 온오프는, 클럭 신호(CLK)의 하이 레벨(이하, "H"라 함) 또는 로우 레벨(이하, "L"이라 함)의 관계에서 미리 정해진다.
예를 들어, 클럭 신호(CLK)가 "L"일 때에 마스터 래치 회로(22)의 스위치 소자(22a)가 온으로 되는 경우, 이 때 스위치 소자(22b)는 상기로부터 오프이며, 데이터 신호(D)는 스위치 소자(22a)를 통과하여 Ptr(22c), Ntr(22d), Ptr(22e) 및 Ntr(22f)의 회로로 입력되어, Ptr(22e)와 Ntr(22f)로 이루어지는 인버터로부터 출력된다. 이 경우, 슬레이브 래치 회로(23)의 스위치 소자(23a)는 오프이다. 이 상태가 마스터 래치 회로의 통과 상태이며, 데이터 신호(D)로부터 새로운 값을 로딩하는 상태이다.
한편, 상기 상태 시의 슬레이브 래치 회로(23)의 스위치 소자(23b)는 온 이며, 슬레이브 래치 회로(23)로서 데이터 유지 상태(이전 값의 유지)로 된다.
이에 대하여, 클럭 신호(CLK)가 "H"일 때에는 상기와는 반대의 동작으로 되며, 마스터 래치 회로(22)는 데이터 유지 상태로 되고, 슬레이브 래치 회로(23)는 데이터 통과 상태로 된다.
이와 같이, 마스터 래치 회로(22)와 슬레이브 래치 회로(23)가 클럭 신호(CLK)에 의해 유지 또는 통과의 동작을 반복하면서 출력 드라이버(24)로부터 정상 데이터 신호 Qout 및 반전 데이터 신호 QCout가 출력된다.
종래의 마스터 슬레이브 플립플롭 회로는 이상과 같이 구성되어 있기 때문에, 클럭 신호(CLK)에 의해서 동작하는 트랜지스터가, Ptr(21a), Ntr(21b), Ptr(21c), Ntr(21d) 및 4개의 스위치 소자(22a, 22b, 23a, 23b) 각각의 Ptr과 Ntr의 합계 12개가 존재하며, 이들 게이트 전극에 대하여 클럭 신호에 의해서 동작할 때마다 각 게이트 전극이 갖고 있는 기생 용량(게이트 용량)에 대하여 충방전 전류가 흘러, 이것에 의해 전력을 소비하고, 반도체 집적 회로 등의 저소비 전력화를 방해하고 있다는 문제점이 있다.
본 발명은, 상기한 바와 같은 과제를 고려하여 이루어진 것으로, 소비 전력을 저감한 마스터 슬레이브 플립플롭 회로를 얻는 것을 목적으로 한다.
도 1은 본 발명의 실시예 1에 따른 마스터 슬레이브 플립플롭 회로를 나타내는 구성도,
도 2(a)는 클럭 신호 CLK1이 "L"인 경우의 도 1의 마스터 래치 회로의 일부인 NOR 게이트의 구성 설명도,
도 2(b)는 클럭 신호 CLK1이 "L"인 경우의 도 1의 마스터 래치 회로에 상당하는 RS 플립플롭의 구성 설명도,
도 2(c)는 클럭 신호 CLK1이 "L"인 경우의 도 1의 슬레이브 래치 회로의 일부인 인버터의 구성 설명도,
도 3(a)는 클럭 신호 CLK1이 "H"인 경우의 도 1의 마스터 래치 회로의 일부인 인버터의 구성 설명도,
도 3(b)는 클럭 신호 CLK1이 "H"인 경우의 도 1의 슬레이브 래치 회로의 일부인 NAND 게이트의 구성 설명도,
도 3(c)는 클럭 신호 CLK1이 "H"인 경우의 도 1의 슬레이브 래치 회로에 상당하는 RS 플립플롭의 구성 설명도,
도 4는 본 발명의 실시예 2에 따른 마스터 슬레이브 플립플롭 회로를 나타내는 구성도,
도 5는 본 발명의 실시예 3에 따른 마스터 래치 회로의 변형예를 나타내는 구성도,
도 6은 본 발명의 실시예 3에 따른 슬레이브 래치 회로의 변형예를 나타내는 구성도,
도 7은 종래의 마스터 슬레이브 플립플롭 회로를 나타내는 구성도.
도면의 주요 부분에 대한 부호의 설명
1 : 클럭 입력 드라이버2 : 데이터 입력 드라이버
3 : 회로 설정 제어 수단4 : 제 1 라인
5 : 제 2 라인6, 11, 13 : 마스터 래치 회로
7, 12, 14 : 슬레이브 래치 회로8 : 출력 드라이버
Ntr : N 채널형 MOS 트랜지스터Ptr : P 채널형 MOS 트랜지스터
본 발명에 따르면, 데이터 통과 상태에서 입력 데이터를 통과하고, 데이터 유지 상태에서 해당 통과된 입력 데이터를 마스터 출력 데이터로서 유지하는 마스터 래치 회로와, 데이터 통과 상태에서 상기 마스터 래치 회로에서 유지된 마스터 출력 데이터를 통과하고, 데이터 유지 상태에서 해당 통과된 마스터 출력 데이터를 슬레이브 출력 데이터로서 유지하여, 슬레이브 출력 데이터를 출력하는 슬레이브 래치 회로와, 클럭 신호의 제 1 레벨에서 제 1 전위의 라인으로부터 마스터 래치 회로 및 슬레이브 래치 회로에 접속되는 제 1 라인을 절단하고, 또한, 제 2 전위의 라인을 마스터 래치 회로 및 슬레이브 래치 회로에 접속되는 제 2 라인에 접속함으로써 상기 마스터 래치 회로를 데이터 통과 상태 및 상기 슬레이브 래치 회로를 데이터 유지 상태로 각각 설정하고, 클럭 신호의 제 2 레벨에서 제 1 전위의 라인을 제 1 라인에 접속하며, 또한, 제 2 전위의 라인으로부터 제 2 라인을 절단함으로써 상기 마스터 래치 회로를 데이터 유지 상태 및 상기 슬레이브 래치 회로를 데이터 통과 상태로 각각 설정하는 회로 설정 제어 수단을 구비한 마스터 슬레이브 플립플롭 회로가 제공된다.
이하, 본 발명의 실시예에 대하여 첨부된 도면을 참조하여 설명한다.
(실시예 1)
마스터 슬레이브 플립플롭 회로가 클럭 신호에 의해서 동작하는 트랜지스터와 입력 데이터 신호에 의해서 동작하는 트랜지스터로 구성되는 경우, 클럭 신호에 따라서 동작하는 트랜지스터는 높은 빈도로 온오프되어, 전력을 소비한다. 한편, 입력 데이터 신호의 레벨 변화는 높은 빈도로 행해지지 않는다. 그래서, 예를 들어 입력 데이터 신호에 따라서 동작하는 트랜지스터의 수가 많아도, 입력 데이터 신호에 따라서 동작하는 트랜지스터에 의해서 소비되는 전력은 클럭 신호에 의해서 동작하는 트랜지스터에 의해서 소비되는 전력에 비해 작다. 예를 들어, 클럭 신호에 따라서 동작하는 1개의 트랜지스터에 의해서 소비되는 전력은, 입력 데이터 신호에 의해서 동작하는 10개의 트랜지스터에 의해서 소비되는 전력과 거의 같다. 그래서, 실시예 1 및 실시예 2에서는, 클럭 신호에 따라서 동작하는 트랜지스터의 수를 줄인다.
도 1은 본 발명의 실시예 1에 따른 마스터 슬레이브 플립플롭 회로의 구성도이다. 도 1에 있어서, 1은 드레인이 서로 접속된 P 채널형 MOS 트랜지스터(이하, "Ptr"이라 함)인 ptr1과 N 채널형 MOS 트랜지스터(이하, "Ntr"이라 함)인 Ntr1로 구성되는 클럭 입력 드라이버이다. 클럭 입력 드라이버(1)에서는, 입력 클럭 신호 CLK1(또는 클럭 신호)을 Ptr1과 Ntr1의 게이트에 입력하여, 파형 정형된 반전된 클럭 신호(CLK2)를 얻어, 반전 클럭 신호(CLK2)를 드레인의 접속점으로부터 출력한다.
2는, 드레인이 서로 접속된 Ptr2와 Ntr2로 구성되는 데이터 입력 드라이버이다. 데이터 입력 드라이버(2)에서는, 데이터 입력 신호(D)를 Ptr2와 Ntr2의 게이트에 입력하여, 입력 신호로 정상의 입력 데이터 신호(D)를 라인 L1에 출력함과 동시에, 입력 신호를 반전한 입력 데이터 신호(DC)를 드레인의 접속점으로부터 라인 L2에 출력한다.
또한, 3은, 소스가 전원 Vdd 라인 L3에 접속된 Ptr3과 소스가 접지(GND) 단자에 접속된 Ntr3으로 구성되는 회로 설정 제어 수단이다. 회로 설정 제어 수단(3)에서는, 클럭 신호 CLK2를 Ptr3과 Ntr3의 게이트에 입력하고, 전원 Vdd 라인 L3로부터 Ptr3을 거쳐서 제 1 회로 설정 라인 L4(VO)로의 전류 경로, 또는 제 2 회로 설정 라인 L5(GO)로부터 Ttr4를 거쳐서 접지(GND) 단자로의 전류 경로를 각각 온오프 제어함으로써, 상술한 마스터 래치 회로(6) 및 슬레이브 래치 회로(7)를 각각 데이터 통과의 회로 상태 또는 데이터 유지의 회로 상태로 전환하여 설정한다.
6은 Ptr4∼11 및 Ntr4∼7로 구성되며, 회로 설정 제어 수단(3)의 제 1 회로 설정 라인 L4(VO)(또는 제 1 라인) 및 제 2 회로 설정 라인 L5(GO)(또는 제 2 라인)를 거쳐서, 데이터 통과의 회로 상태 또는 데이터 유지의 회로 상태로 전환하여, 정상의 입력 데이터 신호(D) 및 반전 입력 데이터 신호(DC)를 입력하여, 정상 출력 데이터 신호 P 및 반전 출력 데이터 신호 PC를 출력하는 마스터 래치 회로이다. 상세하게는, Ptr4 및 Ptr10의 소스는 전원 Vdd 라인 L3에 접속되고, Ptr6 및 ptr8의 소스는 제 1 회로 설정 라인 L4에 접속되고, Ptr5의 소스는 Ptr4의 드레인에 접속되고, Ptr7의 소스는 Ptr6의 드레인에 접속되고, Ptr9의 소스는 Ptr8의 드레인에 접속되고, Ptr11의 소스는 Ptr10의 드레인에 접속된다. Ntr4 및 Ntr7의 소스는 제 2 회로 설정 라인 L5에 접속되고, Ntr5 및 Ntr6의 소스는 접지 단자 GND에 접속되고, Ptr5, Ptr7, Ntr4 및 Ntr5의 드레인은 라인 L7에 접속되고, Ptr9, Ptr11, Ntr6 및 Ntr7의 드레인은 라인 L6에 접속된다. Ptr9, Ptr11 및 Ntr6의 게이트는 라인 L7에 접속되고, Ptr5, Ptr7 및 Ntr5의 게이트는 라인 L6에 접속되고, Ptr4, Ptr8 및 Ntr4의 게이트는 라인 L1에 접속되고, Ptr6, Ptr10 및 Ntr7의 게이트는 L2에 접속된다.
또한, 7은 Ptr12∼15 및 Ntr8∼15로 구성되며, 회로 설정 제어 수단(3)의 제 1 회로 설정 라인 L4(VO) 및 제 2 회로 설정 라인 L5(GO)를 거쳐서, 데이터 통과의 회로 상태 또는 데이터 유지의 회로 상태로 전환되며, 정상 출력 데이터 신호 P 및 반전 출력 데이터 신호 PC를 마스터 래치 회로(6)로부터 입력하여, 정상 데이터 출력 신호 Q 및 반전 출력 데이터 신호 QC를 출력하는 슬레이브 래치 회로이다. 상세하게는, Ptr13 및 ptr14의 소스는 전원 Vdd 라인 L3에 접속되고, Ptr12 및 Ptr15의 소스는 제 1 회로 설정 라인 L4에 접속된다. Ntr11 및 Ntr13의 소스는 제 2 회로 설정 라인 L5에 접속되고, Ntr9 및 Ntr15의 소스는 접지 단자 GND에 접속되고, Ntr8의 소스는 Ntr9의 드레인에 접속되며, Ntr10의 소스는 Ntr11의 드레인에 접속되고, Ntr12의 소스는 Ntr13의 드레인에 접속되고, Ntr14의 소스는 Ntr15의 드레인에 접속된다. Ptr12, Ptr13, Ntr8 및 Ntr10의 드레인은 라인 L9에 접속되고, Ptr14, Ptr15, Ntr12 및 Ntr14의 드레인은 라인 8에 접속된다. Ptr12, Ntr9 및Ntr13의 게이트는 라인 L6에 접속되고, Ptr15, Ntr11 및 Ntr15의 게이트는 라인 L7에 접속되며, Ptr13, Ntr8 및 Ntr10의 게이트는 라인 L8에 접속되며, Ptr14, Ntr12 및 Ntr14의 게이트는 라인 L9에 접속된다.
8은, 드레인이 서로 접속된 Ptr16과 Ntr16으로 이루어지는 인버터와, 드레인이 서로 접속된 Ptr17 및 Ntr17로 이루어지는 인버터로 구성되며, 정상 출력 데이터 신호 Q를 Ptr16과 Ntr16의 게이트에 입력하여, 반전 데이터 신호(QCout)를 Ptr16과 Ntr16의 드레인 접속점으로부터 출력하고, 반전 출력 데이터 신호 QC를 Ptr17과 Ntr17의 게이트에 입력하여, 정상 데이터 신호(Qout)을 출력하는 출력 드라이버이다.
상기 구성에 의해서, 클럭 신호 CLK1의 상승 및 하강 에지에 동기하여 동작하는 트랜지스터는 Ptr1, 3, Ntr1, 3의 4개로 된다.
도 2(a)는 클럭 신호 CLK1이 "L"인 경우의 도 1의 마스터 래치 회로의 일부인 NOR 게이트의 구성 설명도이다. 도 2(b)는 클럭 신호 CLK1이 "L"인 경우의 도 1의 마스터 래치 회로에 상당하는 RS 플립플롭의 구성 설명도이다. 도 2(c)는 클럭 신호 CLK1이 "L"인 경우의 도 1의 슬레이브 래치 회로의 일부인 인버터의 구성 설명도이다.
도 3(a)는 클럭 신호 CLK1이 "H"인 경우의 도 1의 마스터 래치 회로의 일부인 인버터의 구성 설명도이다. 도 3(b)는 클럭 신호 CLK1이 "H"인 경우의 도 1의 슬레이브 래치 회로의 일부인 NAND 게이트의 구성 설명도이다. 도 3(c)는 클럭 신호 CLK1이 "H"인 경우의 도 1의 슬레이브 래치 회로에 상당하는 RS 플립플롭의 구성 설명도이다.
다음에 도 1의 구체적인 동작에 대하여 설명한다.
마스터 래치 회로와 슬레이브 래치 회로를 구비하는 마스터 슬레이브 방식의 플립플롭은, 마스터 래치 회로가 입력 데이터를 통과하는 상태 시에는 슬레이브 래치 회로는 데이터 유지의 상태로 되며, 마스터 래치 회로가 데이터 유지 상태인 경우, 슬레이브 래치 회로는 데이터를 통과하는 상태로 되며, 이 데이터 통과와 데이터 유지의 상태가 클럭 신호에 의해서 교호적으로 전환 동작을 하는 플립플롭이다.
도 1에 도시된 바와 같이, 마스터 래치 회로(6)는 슬레이브 래치 회로(7)의 기본 부분에 대하여 회로 설정 제어 수단(3)을 마련하고, 이 수단(3)에는 클럭 신호 CLK(1)를 클럭 입력 드라이버(1)에서 반전한 클럭 신호(CLK2)가 입력된다.
상기 회로 설정 제어 수단(3)은, 마스터 래치 회로(6) 및 슬레이브 래치 회로(7)를, 한쪽을 데이터 통과 상태로 하는 경우에는 다른 쪽을 데이터 유지 상태로 하도록 회로 설정을 전환한다. 이 전환을, 클럭 입력 드라이버(1)를 거쳐서 클럭 신호 CLK1의 "L", "H"에 의해서 제 1 회로 설정 라인 L4 및 제 2 회로 설정 라인 L5의 상태를 변경하여 행한다.
구체적으로는, "H"의 클럭 신호 CLK1이 "L"로 변화된 경우, 클럭 입력 드라이버(1)로부터 출력되는 클럭 신호 CLK2는 "H"로 된다. 이로써, 회로 설정 제어 수단(3)의 Ptr3은 오프 상태, Ntr3은 온 상태로 된다. 이로써, 제 1 회로 설정 라인 L4는 전원 Vdd 라인 L3으로부터 떠 있는 회로 접속 라인으로 되고, 제 2 회로 설정 라인 L5는 접지 라인으로 된다.
제 1 회로 설정 라인 L4 및 제 2 회로 설정 라인 L5가 상기 상태인 경우, Ptr6∼Ptr9, Ptr12, 15는 전원이 인가되지 않아 하이 임피던스로되고, Ntr4, 7, 11, 13은 Ntr5, 6, 9, 15와 마찬가지로 접지된다.
이로써, 마스터 래치 회로(6)에서는 도 2(a)에 도시된 바와 같이, Ptr4, 5 및 Ntr4, 5로 1개의 NOR 게이트(NOR1)가 형성된다.
마찬가지로 해서, 도시되지는 않았지만, Ptr10, 11 및 Ntr6, 7로 다른 NOR 게이트(NOR2)가 형성된다.
상기 NOR1의 출력은 NOR2로 입력되고, NOR2의 출력은 NOR1에 입력되어, 도 2(b)에 도시된 바와 같이 RS 플립플롭이 형성된다.
상기 RS 플립플롭의 NOR 게이트(NOR1)의 입력단은 Ptr4와 Ntr4의 각 게이트 접속점이며, 여기에 데이터 입력 드라이버(2)로부터의 정상 입력 데이터 신호(D)를 입력한다(도 2(a)). 또한, NOR 게이트(NOR1)의 출력단은 Ptr5와 Ntr4 및 Ntr5의 접속점이며, 여기로부터 반전 출력 데이터 신호 PC가 출력된다(도 2(a)).
또한, 다른쪽의 NOR 게이트(NOR2)의 입력단은 Ptr10과 Ntr7의 각 게이트 접속점이며, 여기에 데이터 입력 드라이버(2)로부터의 반전 입력 데이터 신호 DC를 입력한다. 또한, 다른쪽의 출력단은 Ptr11과 Ntr6 및 Ntr7과의 접속점이며, 여기로부터 정상 출력 데이터 신호 P가 출력된다.
또한, 정상 출력 데이터 신호 P가 Ptr5와 Ntr5의 각 게이트 접속점으로 귀환한다(도 2(a)). 더욱이, 반전 출력 데이터 신호 PC가 Ptr11과 Ntr6의 각 게이트 접속점으로 피드백된다.
여기에서, 정상 입력 데이터 신호 D가 "H"로 된 경우, 그 반전 입력 데이터 신호 DC는, "L"로 되고, 도 2(a)에 도시된 NOR 게이트(NOR1)에서는, Ntr4가 온, Ptr4가 오프로 되고, "L"의 반전 출력 데이터 신호 PC가 NOR 게이트(NOR1)로부터 라인 L7로 출력된다. 또한, NOR 게이트(NOR2)에서는, "L"의 반전 입력 데이터 신호 DC 및 "L"의 반전 출력 데이터 신호 PC에 의해, Ntr6이 오프, Ntr7이 오프, Ptr10이 온, Ptr11이 온으로 되며, "H"의 정상 출력 데이터 신호 P가 NOR 게이트(NOR2)로부터 라인 L6으로 출력된다.
또한, Ptr10, 11에 더하여 "L"의 반전 출력 데이터 신호 PC에 의해 Ptr9가 온으로 되어도, "H"의 정상 입력 데이터 신호 D에 의해 Ptr8이 오프로 됨으로써, 전원 Vdd로부터 Ptr10, Ptr11, Ptr9, Ptr8을 경유하여 제 1 회로 설정 라인 L4(VO)로 전원 전위가 전달되는 것을 Ptr8이 차단하여, 슬레이브 래치 회로(7)로 전원 전위가 전달되는 것을 방지한다. 여기에서, 상기 Ptr8이 전원 전위 차단 수단으로 되어 있다.
그 결과, "H"의 정상 입력 데이터 신호 D에 따라서 "H"의 정상 출력 데이터 신호 P 및 "L"의 반전 출력 데이터 신호 PC가 슬레이브 래치 회로(7)로 출력된다.
또한, 정상 입력 데이터 신호 D가 "L"로 된 경우, 그 반전 입력 데이터 신호 DC는 "H"로 되고, NOR 게이트(NOR2)에서는, Ntr7이 온, Ptr10이 오프로 되어, "L"의 정상 출력 데이터 신호 P가 NOR 게이트(NOR2)로부터 라인 L6으로 출력된다. 또한, 도 2(a)에 도시된 NOR 게이트(NOR1)에서는, "L"의 정상 입력 데이터 신호 D 및 "L"의 정상 출력 데이터 신호 P에 의해, Ntr4가 오프, Ntr5가 오프, Ptr4가 온,Ptr5가 온으로 되어, "H"의 반전 출력 데이터 신호 PC가 NOR 게이트(NOR1)로부터 라인 L7로 출력된다. 또한, Ptr4, 5에 더하여 "L"의 정상 출력 데이터 신호 P에 의해 Ptr7이 온으로 되어도, "H"의 반전 입력 데이터 신호 DC에 의해 Ptr6을 경유하여 제 1 회로 설정 라인 L4(VO)로 전원 전위가 전달되는 것을 Ptr6이 차단하여, 슬레이브 래치 회로(7)로 전원 전위가 전달되는 것을 방지한다. 여기에서, 상기 Ptr6이 전원 전위 차단 수단으로 되어 있다.
그 결과, "L"의 정상 입력 데이터 신호 D에 따라서, "L"의 정상 출력 데이터 신호 P 및 "H"의 반전 출력 데이터 신호 PC가 슬레이브 래치 회로(7)로 출력된다.
거기에서, 클럭 신호 CLK1이 "L"로 된 경우에는, 상기와 같이 구성된 RS 플립플롭에 형성되는 마스터 래치 회로(6)에서 정상 입력 데이터 신호 D 및 반전 출력 데이터 신호 DC가 수신되고, 데이터 통과의 동작이 정상 입력 데이터 신호 D 및 반전 입력 데이터 신호 DC에 대하여 행해져, 정상 입력 데이터 신호 D와 동일한 위상인 정상 출력 데이터 신호 P가 마스터 래치 회로(6)의 라인 L6으로 설정되고, 반전 입력 데이터 신호 DC와 동일한 위상인 반전 출력 데이터 신호 PC가 마스터 래치 회로(6)의 라인 L7로 설정된다. 즉, 마스터 래치 회로(6)는 데이터 통과 상태로 설정된다.
한편, 슬레이브 래치 회로(7)에서는 도 2(c)에 도시된 바와 같이, Ptr13 및 Ntr8∼Ntr11로 하나의 인버터가 형성된다.
마찬가지로, 도시되지는 않았지만, Ptr14 및 Ntr12∼Ntr15로 다른 인버터가 형성된다.
하나의 인버터의 입력단은 도 2(c)에 도시된 바와 같이, Ntr9의 게이트이며, 여기에 마스터 래치 회로(6)로부터의 정상 출력 데이터 신호 P가 입력된다.
마찬가지로 하여, 상기 다른 인버터의 입력단은 Ntr15의 게이트이며, 여기에 마스터 래치 회로(6)로부터의 반전 출력 데이터 신호 PC가 입력된다.
또한, 상기 하나의 인버터의 출력단은 도 2(c)에 도시된 바와 같이, Ptr13과 Ntr8 및 Ntr10의 접속점이며, 여기에서 반전 출력 데이터 신호 QC가 출력된다.
마찬가지로 하여, 다른 인버터의 출력단은 Ptr14와 Ntr12 및 Ntr14의 접속점이며, 여기에서 정상 출력 데이터 신호 Q가 출력된다.
또한, 도 2(c)에 도시된 바와 같이, 상기 하나의 인버터의 Ptr13 및 Ntr8, 10의 각 게이트 접속점에 다른 인버터에서 설정되는 정상 출력 데이터 신호 Q를 입력하고, 마찬가지로, 다른 인버터의 Ptr14 및 Ntr12, Ntr14의 각 게이트 접속점에 도 2(c)에 도시된 인버터에서 설정되는 반전 출력 데이터 신호 QC를 입력한다.
도 2(c)에 도시된 하나의 인버터에 입력되는 정상 출력 데이터 신호 Q가 "H"인 경우, Ptr13은 오프로 되고, Ntr8, 10은 온으로 되며, 정상 출력 데이터 신호 P를 입력하는 Ntr9 또는 반전 출력 데이터 신호 PC를 입력하는 Ntr11은 온으로 된다. 그래서, 정상 출력 데이터 신호 P 및 반전 출력 데이터 신호 PC에 관계없이, 반전 출력 데이터 신호 QC는 반드시 "L"로 된다. 다른 쪽의 인버터에서는, "L"의 반전 출력 데이터 신호 QC에 의해서, Ptr14는 온으로 되고, Ntr12 및 Ntr14는 오프로 되며, 정상 출력 데이터 신호 Q는 "H"로 된다. 그래서, 정상 출력 데이터 신호 P 및 반전 출력 데이터 신호 PC에 관계없이, 정상 출력 데이터 신호 Q는 반드시"H"로 된다.
또한, 도 2(c)에 도시된 하나의 인버터에 입력되는 정상 출력 데이터 신호 Q가 "L"인 경우, Ptr13은 온으로 되고, Ntr8, 10은 오프로 된다. 그래서, 정상 출력 데이터 신호 P 및 반전 출력 데이터 신호 PC에 관계없이, 반전 출력 데이터 신호 QC는 반드시 "H"로 된다. 다른 쪽의 인버터에서는, "H"의 반전 출력 데이터 신호 QC에 의해서, Ptr14는 오프로 되고, Ntr12 및 Ntr14는 온으로 되며, 정상 출력 데이터 신호 P를 입력하는 Ntr13 또는 반전 출력 데이터 신호 PC를 입력하는 Ntr15는 온으로 된다. 그래서, 정상 출력 데이터 신호 P 및 반전 출력 데이터 신호 PC에 관계없이, 정상 출력 데이터 신호 Q는 반드시 "L"로 된다.
그리고, 슬레이브 래치 회로(7)에서는, 마스터 래치 회로(6)로부터의 정상 출력 데이터 신호 P 및 반전 출력 데이터 신호 PC가 변화해도 정상 출력 데이터 신호 Q 및 반전 출력 데이터 신호 QC가 변화하지 않도록 정상 출력 데이터 신호 P 및 반전 출력 데이터 신호 PC를 차단한다. 그래서, 슬레이브 래치 회로(7)는 데이터 유지의 상태로 되어, 데이터 유지 상태 직전의 데이터 통과 상태에서 설정된 정상 출력 데이터 신호 Q 및 반전 출력 데이터 신호 QC를 유지한다. 이들 유지되는 정상 출력 데이터 신호 Q 및 반전 출력 데이터 신호 QC는 출력 드라이버(8)에서 반전되어 정상 데이터 신호 Qout 및 반전 데이터 신호 QCout으로서 출력된다.
또한, "L"의 클럭 신호 CLK1이 "H"로 변화된 경우, 클럭 입력 드라이버(1)로부터 출력되는 클럭 신호 CLK2는 "L"로 된다. 이것에 의해, 회로 설정 제어 수단(3)의 Ptr3은 온 상태, Ntr3은 오프 상태로 된다. 이로써, 제 1 회로 설정 라인 L4는 전원 Vdd가 인가된 회로 접속 라인으로 되고, 제 2 회로 설정 라인 L5는 접지로부터 떠있는 회로 접속 라인으로 된다.
또한, 제 1 회로 설정 라인 L4 및 제 2 회로 설정 라인 L5가 상기 상태인 경우, Ptr6∼Ptr9, Ptr12, 15는 전원 전위가 인가되는 것으로부터 동작 상태로 되고, Ntr4, 7, Ntr10∼Ntr13은 접지 전위가 인가되지 않기 때문에 하이 임피던스로 된다.
이것에 의해, 마스터 래치 회로(6)측은 인버터 구성으로 되고, 슬레이브 래치 회로(7)측은 RS 플립플롭으로 된다.
구체적으로는, 마스터 래치 회로(6)측은 도 3(a)에 도시된 바와 같이, Ntr5 및 Ptr4∼Ptr7로 하나의 인버터가 형성된다. 마찬가지로 하여, 도시되지는 않았지만, Ntr6 및 Ptr8∼Ptr11로 다른 인버터가 형성된다.
도 3(a)에 도시된 하나의 인버터에서는, 데이터 입력 드라이버(2)로부터의 정상 입력 데이터 신호 D가 Ptr4의 게이트에 입력되고, 데이터 입력 드라이버(2)로부터의 반전 입력 데이터 신호 DC가 Ptr6의 게이트에 입력된다. 또한, 반전 출력 데이터 신호 PC가 Ptr5, Ptr7 및 Ntr5와의 접속점으로부터 출력된다.
마찬가지로 하여, 다른 인버터에서는, 데이터 입력 드라이버(2)로부터의 정상 입력 데이터 신호 D가 Ptr8의 게이트에 입력되고, 데이터 입력 드라이버(2)로부터의 반전 입력 데이터 신호 DC가 Ptr10의 게이트에 입력된다. 또한, 정상 출력 데이터 신호 P가 Ptr9, Ptr11 및 Ntr6과의 접속점으로부터 출력된다.
또한, 도 3(a)에 도시된 하나의 인버터에서는, Ptr5, Ptr7 및 Ntr5의 각 게이트에 다른 인버터에서 설정되는 정상 출력 데이터 신호 P를 입력한다. 마찬가지로, 다른 인버터에서는, Ptr9, Ptr11 및 Ptr6의 각 게이트에 도 3(a)에 도시된 인버터에서 설정되는 반전 출력 데이터 신호 PC를 입력한다.
도 3(a)에 도시된 인버터에 입력되는 정상 출력 데이터 신호 P가 "H"인 경우, Ptr5 및 Ptr7은 온으로 되고, Ntr5는 온으로 된다. 그리고, 정상 입력 데이터 신호 D 및 반전 입력 데이터 신호 DC에 관계없이, 반전 출력 데이터 신호 PC는 반드시 'L"로 된다. 다른 쪽의 인버터에서는, "L"의 반전 출력 데이터 신호 PC에 의해, Ptr9, Ptr11은 온으로 되고, Ntr6은 오프로 되고, 정상 입력 데이터 신호 D를 입력하는 Ptr8 또는 반전 입력 데이터 신호 DC를 입력하는 Ptr10은 온으로 된다. 그래서, 정상 출력 데이터 신호 P는 "H"로 된다. 그리고, 정상 입력 데이터 신호 D 및 반전 입력 데이터 신호 DC에 관계없이, 정상 출력 데이터 신호 P는 반드시 "H"로 된다.
또한, 도 3(a)에 도시된 인버터에 입력되는 정상 출력 데이터 신호 P가 "L"인 경우, Ptr5 및 Ptr7은 온으로 되고, Ntr5는 오프로 되며, 정상 입력 데이터 신호 D를 입력하는 Ptr4 또는 반전 입력 데이터 신호 DC를 입력하는 Ptr6은 온으로 된다. 그리고, 정상 입력 데이터 신호 D 및 반전 입력 데이터 신호 DC에 관계없이, 반전 출력 데이터 신호 PC는 반드시 "H"로 된다. 다른쪽의 인버터에서는 "H"의 반전 출력 데이터 신호 PC에 의해서, Ptr9, Ptr11은 오프로 되고, Ntr6은 온으로 된다. 그리고, 정상 출력 데이터 신호 P는 "L"로 된다. 그리고, 정상 입력 데이터 신호 D 및 반전 입력 데이터 신호 DC에 관계없이, 정상 출력 데이터 신호 P는반드시 "L"로 된다.
그리고, 마스터 래치 회로(6)에서는, 정상 입력 데이터 신호 D 및 반전 입력 데이터 신호 DC가 변화해도 정상 출력 데이터 신호 P 및 반전 출력 데이터 신호 DC를 차단한다. 그리고, 마스터 래치 회로(6)는 데이터 유지 상태로 되고, 데이터 유지 상태 직전의 데이터 통과 상태에서 설정된 정상 출력 데이터 신호 P 및 반전 출력 데이터 신호 PC가 유지된다.
또한, 슬레이브 래치 회로(7)측은 도 3(b)에 도시된 바와 같이, Ptr12, 13 및 Ntr8, 9로 하나의 NAND 게이트(NAND1)가 형성된다.
마찬가지로 하여, 도시되지는 않았지만, Ptr14, 15 및 Ntr14, 15로 다른 NAND 게이트(NAND2)가 형성된다.
상기 NAND1의 출력은 NAND2에 입력되고, NAND2의 출력은 NAND1에 입력되어, 도 3(c)에 도시된 바와 같이, Ptr14, 15 및 Ntr14, 15로 다른 NAND 게이트(NAND2)가 형성된다.
상기 NAND1의 출력은 NAND2에 입력되고, NAND2의 출력은 NAND1에 입력되어, 도 3(c)에 도시된 바와 같이, RS 플립플롭이 구성된다.
상기 RS 플립플롭의 NAND 게이트(NAND1)에서는, 마스터 래치 회로(6)로부터의 정상 출력 데이터 신호 P를 Ptr12 및 Ntr9에 입력하고, 반전 출력 데이터 신호 QC가 Ptr12, Ptr13 및 Ntr8과의 드레인 접속점으로부터 출력된다(도 3(b)).
또한, 상기 RS 플립플롭의 다른 쪽의 NAND 게이트(NAND2)에서는, 마스터 래치 회로(6)로부터의 반전 출력 데이터 신호 PC를 Ptr15 및 Ntr15에 입력하고, 정상출력 데이터 신호 Q가 Ptr14, Ptr15 및 Ntr14와의 드레인 접속점으로부터 출력된다.
또한, 정상 출력 데이터 신호 Q가 Ptr13과 Ntr9의 각 게이트로 귀환한다(도 3(b)). 더욱이, 반전 출력 데이터 신호 QC가 Ptr14와 Ntr14의 각 게이트로 귀환된다.
여기에서, "H"의 정상 출력 데이터 신호 P가 "L"로 변화된 경우, 그 반전 출력 데이터 신호 P는, "H"로 되고, 도 3(b)에 도시된 NAND 게이트(NAND1)에서는, Ntr9가 오프, Ptr12가 온으로 되고, "H"의 반전 출력 데이터 신호 QC가 라인 L9로 출력된다. 또한, NAND 게이트(NAND2)에서는, "H"의 반전 출력 데이터 신호 PC 및 "H"의 반전 출력 데이터 신호 QC에 의해서, Ntr14가 온, Ntr15가 온, Ptr14가 오프, Ptr15가 오프로 되어, "L"의 정상 출력 데이터 신호 Q가 라인 L8에 출력된다.
또한, Ntr14, 15에 더하여 "H"의 반전 출력 데이터 신호 QC에 의해 Ntr12가 온으로 되어도, "L"의 정상 출력 데이터 신호 P에 의해 Ntr13이 오프로 됨으로써, 접지(GND)로부터 Ntr15, Ntr14, Ntr12, Ntr13을 경유하여 제 2 회로 설정 라인 L5(GO)로 접지 전위가 전달되는 것을 Ntr13이 차단하고, 마스터 래치 회로(6)로의 접지 전위가 전달되는 것을 방지한다. 여기에서, 상기 Ntr13이 접지 전위 차단 수단으로 되어 있다.
또한, "L"의 정상 출력 데이터 신호 P가 "H"로 변화된 경우, 그 반전 출력 데이터 신호 PC는 "L"로 되고, NAND 게이트(NAND2)에서는, "L"의 반전 출력 데이터 신호 PC에 의해서, Ntr15가 오프, Ptr15가 온으로 되고, "H"의 정상 출력 데이터신호 Q가 라인 L8에 출력된다. 또한, 도 3(b)에 도시된 NAND 게이트(NAND1)에서는, "H"의 정상 출력 데이터 신호 Q 및 "H"의 정상 출력 데이터 신호 P에 의해서 Ntr8, Ntr9가 온, Ptr12, Ptr13이 오프로 되고, "L"의 반전 출력 데이터 신호 QC가 라인 L9에 출력된다. 또한, Ntr8, 9에 더하여, "H"의 정상 출력 데이터 신호 Q에 의해 Ntr10이 온으로 되어도, "L"의 반전 출력 데이터 신호 PC에 의해 Ntr11이 오프로 됨으로써, 접지(GND)로부터 Ntr9, Ntr8, Ntr10, Ntr11을 경유하여 제 2 회로 설정 라인 L5(GO)로 접지 전위가 전달되는 것을 Ntr11이 차단하여, 마스터 래치 회로(6)로 접지 전위가 전달되는 것을 방지한다. 여기에서 상기 Ntr11이 접지 전위 차단 수단으로 되어 있다.
그리고, 클럭 신호 CLK1이 "H"로 된 경우에는, 상기와 같이 구성된 RS 플립플롭에 형성되는 슬레이브 래치 회로(7)에서 마스터 래치 회로(6)에 유지되는 정상 출력 데이터 신호 P 및 반전 출력 데이터 신호 PC가 수신되고, 데이터 통과의 동작이 정상 출력 데이터 신호 P 및 반전 출력 데이터 신호 PC에 대하여 행해져, 정상 출력 데이터 신호 P와 동일한 위상인 정상 출력 데이터 신호 Q가 슬레이브 래치 회로(7)의 라인 L8로 설정되고, 반전 출력 데이터 신호 PC와 동일한 위상인 반전 출력 데이터 신호 QC가 슬레이브 래치 회로(7)의 라인 L9에 설정된다. 즉, 슬레이브 래치 회로(7)는 데이터 통과 상태로 설정된다.
이상 설명한 바와 같이, 실시예 1에서는, 회로 설정 제어 수단(3)이 클럭 신호 CLK1의 "H", "L"에 따라서 제 1 회로 설정 라인 L4 및 제 2 회로 설정 라인 L5의 상태를 변경하여, 마스터 래치 회로(6) 및 슬레이브 래치 회로(7)를 데이터 통과 상태 또는 데이터 유지 상태로 회로 설정한다.
이상과 같이, 마스터 슬레이브 플립플롭 회로는 클럭 신호 cLK1이 "L"→"H"로 변화된 경우, 정상 입력 데이터 신호 D로부터 새로운 값을 로딩하는, 포지티브 에지 트리거형의 플립플롭으로서 동작한다.
이상과 같이, 본 실시예 1에 따르면, 클럭 신호의 파형 정형을 행하는 클럭 입력 드라이버(1)와, 라인의 접속 및 절단을 클럭 신호로 행하는 회로 설정 제어 수단(3)과, 회로 설정 제어 수단(3)에 의해서 데이터 통과 상태와 데이터 유지 상태로 교호적으로 설정되는 마스터 래치 회로(6)와, 회로 설정 제어 수단(3)에 의해서 데이터 유지 상태와 데이터 통과 상태로 교호적으로 설정되는 슬레이브 래치 회로(7)를 포함한다. 회로 설정 제어 수단(3)에서는, 제 1 회로 설정 라인 L4의 전원 전위로 설정된 라인 L3으로부터의 절리 및 제 2 회로 설정 라인 L5의 접지 단자 GND의 접속을 클럭 신호의 제 1 에지(예를 들어, 하강 에지)에서 실행함으로써, 마스터 래치 회로(6)를 데이터 통과 상태로 설정하고 슬레이브 래치 회로(7)를 데이터 유지 상태로 설정하며, 제 1 회로 설정 라인 L4의 전원 전위로 설정된 라인 L3와의 접속 및 제 2 회로 설정 라인 L5의 접지 단자 GND로부터의 절리를 클럭 신호의 제 2 에지(예를 들어, 상승 에지)에서 실행함으로써, 마스터 래치 회로(6)를 데이터 유지 상태로 설정하고 슬레이브 래치 회로(7)를 데이터 통과 상태로 설정한다. 데이터 통과 상태의 마스터 래치 회로(6)에서는, 라인 L3에 접속되는 트랜지스터, 제 2 회로 설정 라인 L5에 접속되는 트랜지스터 및 접지 단자 GND에 접속되는 트랜지스터로 RS 프립플롭이 형성되고, 정상 입력 데이터 신호 D 및 반전 입력데이터 신호 DC는 정상 출력 데이터 신호 P 및 반전 출력 데이터 신호 PC로서RS 플립플롭을 통과한다. 데이터 유지 상태의 마스터 래치 회로(6)에서는, 라인 L3에 접속되는 트랜지스터, 제 1 회로 설정 라인 L4에 접속되는 트랜지스터 및 접지 단자 GND에 접속되는 트랜지스터로 제 1 인버터 및 제 2 인버터가 형성되며, 데이터 통과 상태에서 설정된 반전 출력 데이터 신호 PC가 정상 입력 데이터 신호 D 및 반전 입력 데이터 신호 DC에 관계없이 제 1 인버터에서 유지되고, 데이터 통과 상태에서 설정된 정상 출력 데이터 신호 P가 정상 입력 데이터 신호 D 및 반전 입력 데이터 신호 DC에 관계없이 제 2 인버터에서 유지된다. 데이터 통과 상태의 슬레이브 래치 회로(7)에서는, 라인 L3에 접속되는 트랜지스터, 제 1 회로 설정 라인 L4에 접속되는 트랜지스터 및 접지 단자 GND에 접속되는 트랜지스터로 RS 플립플롭이 형성되며, 마스터 래치 회로(6)에 유지되는 정상 출력 데이터 신호 P 및 반전 출력 데이터 신호 PC는 정상 출력 데이터 신호 Q 및 반전 출력 데이터 신호 QC로서 RS 플립플롭을 통과한다. 또한, 데이터 유지 상태의 슬레이브 래치 회로(7)에서는, 라인 L3에 접속되는 트랜지스터, 제 2 회로 설정 라인 L5에 접속되는 트랜지스터 및 접지 단자 GND에 접속되는 트랜지스터로 제 3 인버터 및 제 4 인버터가 형성되며, 데이터 통과 상태에서 설정된 반전 출력 데이터 신호 QC가 정상 출력 데이터 신호 P 및 반전 출력 데이터 신호 PC에 관계없이 제 3 인버터에 의해서 유지되고, 데이터 통과 상태에서 설정된 정상 출력 데이터 신호 Q가 정상 출력 데이터 신호 P 및 반전 출력 데이터 신호 PC에 관계없이 제 4 인버터에 의해서 유지된다.
따라서, 클럭 신호의 변화에 의해서 동작하는 트랜지스터가 종래의 구성(도7)의 경우의 12개로부터 4개로 대폭 감소되고, 이것에 의해서 클럭 신호의 변화에 따라서 게이트 전극의 기생 용량에 대한 충방전 전류가 대폭 삭감되며, 소비 전력을 저감하는 효과를 얻을 수 있다.
또한, 전원 Vdd로부터 Ptr10, Ptr11, Ptr9, Ptr8을 경유하여 제 1 회로 설정 라인 L4(VO)로 전원 전위가 전달되는 것을 Ptr8이 차단하고, 전원 Vdd로부터 Ptr4, Ptr5, Ptr7, Ptr6을 경유하여 제 1 회로 설정 라인 L4(VO)로 전원 전위가 전달되는 것을 Ptr6이 차단한다. 그리고, Ptr6 및 Ptr8이 마스터 래치 회로(6)의 전원 전위 차단 수단으로 되어, 슬레이브 래치 회로(7)로 전원 전위가 전달되는 것을 방지한다.
또한, 접지(GND)로부터 Ntr15, Ntr14, Ntr12, Ntr13을 경유하여 제 2 회로 설정 라인 L5(GO)로 접지 전위가 전달되는 것을 Ntr13이 차단하고, 접지(GND)로부터 Ntr9, Ntr8, Ntr10, Ntr11을 경유하여 제 2 회로 설정 라인 L5(GO)로 접지 전위가 전달되는 것을 Ntr11이 차단한다. 그리고, Ntr11 및 Ntr13이 슬레이브 래치 회로(7)의 접지 전위 차단 수단으로 되어, 마스터 래치 회로(6)로 접지 전위가 전달되는 것을 방지한다.
실시예 1에서는, 파형을 정형된 클럭 신호를 회로 설정 제어 수단(3)에 입력하기 때문에, 클럭 입력 드라이버(1)가 마스터 슬레이브 플립플롭 회로에 배치된다. 따라서, 마스터 슬레이브 플립플롭 회로에 입력되는 클럭 신호 CLK1이 충분히 파형 정형되어 있다면, 클럭 입력 드라이버(1)는 필요없다. 이 경우, 클럭 신호의 변화에 따라서 동작하는 트랜지스터의 수가 다시 2개로 줄어든다. 그래서, 더욱소비 전력을 저감하는 효과를 얻을 수 있다.
(실시예 2)
도 4는 본 발명의 실시예 2에 따른 마스터 슬레이브 플립플롭 회로의 구성도이다. 도 4에 있어서, 11은 Ptr12∼15 및 Ntr8∼15로 구성되는 마스터 래치 회로이다. 12는 Ptr4∼11 및 Ntr4∼7로 구성되는 슬레이브 래치 회로이다.
또한, 도 1과 동일한 것에 대해서는 동일한 부호를 부여하고, 그 설명을 생략한다.
도 4의 구성이 도 1과 다른 점은, 도 1의 구성이, 클럭 신호 CLK1이 "L"→"H"로 변화된 경우에 마스터 슬레이브 플립플롭 회로가 정상 입력 데이터 신호 D로부터 새로운 값을 로딩하는, 소위 포지티브 에지 트리거형 동작 형식의 플립플롭인데 대하여, 도 4의 구성은, 클럭 신호 CLK1이 "H"→"L"로 변환된 경우에 마스터 슬레이브 플립플롭 회로는 정상 입력 데이터 신호 D로부터 새로운 값을 로딩하는, 소위 소위 네가티브 에지 트리거형 동작 형식의 플립플롭으로 한 점이다.
이 네가티브 에지 트리거형의 플립플롭으로 하는 것은, 도 1의 구성에서의 마스터 래치 회로(6)와 슬레이브 래치 회로(7)를 바꿔서 구성함으로써 실현될 수 있다.
도 4는 상기와 같이 교체한 것이며, 각 Ptr 또는 Ntr의 접속 관계는 도 1과 동일하므로 동일한 부호를 부여하고, 각 데이터 신호 D, DC, P, PC, Q 및 QC 등은 도 4에 도시된 바와 같이 입력 또는 출력으로 한다.
상기 구성에 의해서, 마스터 래치 회로(11)는 도 1의 슬레이브 래치 회로(7)와 동일한 동작으로 되어, 클럭 신호 CLK1이 "H"에서 통과, "L"에서 유지로 되며, 슬레이브 래치 회로(12)는 도 1의 마스터 래치 회로(6)와 동일한 동작으로 되어, 클럭 신호 CLK1이 "H"에서 유지, "L"에서 통과로 된다. 이것은, 마스터 래치 회로(11)는, 클럭 신호 CLK1이 "H"→"L"로 변화된 경우에 정상 입력 데이터 신호 D로부터 새로운 값을 로딩하는, 소위 네가티브 에지 트리거형 동작 형식의 플립플롭으로 되는 것을 의미한다.
또한, 도 4의 경우, Ntr11 및 Ntr13이 마스터 래치 회로(11)의 접지 전위 차단 수단으로 되고, Ptr6 및 Ptr8이 슬레이브 래치 회로(12)의 전원 전위 차단 수단으로 된다.
기타 동작에 대해서는 도 1과 마찬가지이며, 그 설명은 생략한다.
이와 같이, 실시예 1(도 1)에서의 마스터 래치 회로(6)와 슬레이브 래치 회로(7)를 교체해, 각각 마스터 래치 회로(11) 및 슬레이브 래치 회로(12)로 함으로써, 실시예 1의 포지티브 에지 트리거형 동작 형식의 플립플롭에 대한 네가티브 에지 트리거형 동작 형식의 플립플롭을 용이하게 실현할 수 있다.
이상과 같이, 본 실시예 2에 따르면, 클럭 신호의 변화에 따라서 동작하는 트랜지스터가 종래의 12개에서 4개로 대폭 감소되어 있는 점에 대해서는 실시예 1과 마찬가지이며, 이것에 의해서 클럭 신호의 변화에 따라서 게이트 전극의 기생 용량에 대한 충방전 전류가 대폭 삭감되어, 소비 전력을 저감하는 효과가 얻어진다.
(실시예 3)
도 5 및 도 6은 본 발명의 실시예 3에 따른 마스터 래치 회로(6) 및 슬레이브 래치 회로(7)의 변형에를 도시한 구성도이며, 도 5가 마스터 래치 회로의 변형예, 도 6이 슬레이브 래치 회로의 변형예를 나타낸다. 도 5 및 도 6의 각 Ptr 및 각 Ntr도 도 1과 동일한 부여를 부여하고 있다.
도 5 및 도 6의 구성이 실시예 1(도 1)의 구성과 다른 점은, 도 5에서는 Ptr5 및 Ptr11을 삭제한 점, 도 6에서는 Ntr8 및 Ntr14를 삭제한 점이다.
도 1의 마스터 래치 회로(6)를 구성하고 있는 Ptr5와 Ptr7, 및 Ptr9와 Ptr11은 게이트와 드레인을 공통으로 하고 있으며, 동작도 동일하다. 따라서, 전기적 동작 상의 관점에서는 어느 하나로, 즉 도 5에 도시된 바와 같이, Ptr7 및 Ptr9로 구성할 수 있다.
또한, 도 1의 슬레이브 래치 회로(7)를 구성하고 있는 Ntr8과 Ntr10, 및 Ntr12와 Ntr14에 대해서도 게이트와 드레인을 공통으로 하고 있으며, 동작도 동일하다. 따라서, 전기적 동작 상의 관점에서는 어느 하나로, 즉, 도 6에 도시된 바와 같이, Ntr10 및 Ntr12로 구성할 수 있다.
도 5 및 도 6도 회로 전체의 동작에 대해서는 도 1과 동일하며, 그 설명은 생략한다.
또, 도 5 및 도 6은 상기와 같이 도 1에 대하여 적용한 것이지만, 실시예 2(도 4)에 대해서도 적용할 수 있는 것은 물론이다.
이상과 같이, 본 실시예 3에 따르면, 실시예 1(도 1)에서의 마스터 래치 회로(6) 및 슬레이브 래치 회로(7), 또는, 실시예 2(도 4)에서의 마스터 래치 회로(11) 및 슬레이브 래치 회로(12) 각각의 사용 트랜지스터 수를 삭감할 수 있어, 회로 구성을 합리화하는 효과가 얻어지는 동시에, 실시예 1 및 실시예 2와 마찬가지로, 소비 전력을 저감하는 효과가 얻어진다.
이상과 같이, 본 발명에 따르면, 데이터 통과 상태에서 입력 데이터를 통과하고, 데이터 유지 상태에서 해당 통과된 입력 데이터를 마스터 출력 데이터로서 유지하는 마스터 래치 회로와, 데이터 통과 상태에서, 상기 마스터 래치 회로에서 유지된 마스터 출력 데이터를 통과하고, 데이터 유지 상태에서 해당 통과된 마스터 출력 데이터를 슬레이브 출력 데이터로서 유지하여, 슬레이브 출력 데이터를 출력하는 슬레이브 래치 회로와, 클럭 신호의 제 1 레벨에서 제 1 전위의 라인으로부터 마스터 래치 회로 및 슬레이브 래치 회로에 접속되는 제 1 라인을 절단하고, 또한, 제 2 전위의 라인을 마스터 래치 회로 및 슬레이브 래치 회로로 접속되는 제 2 라인에 접속함으로써 상기 마스터 래치 회로를 데이터 통과 상태 및 상기 슬레이브 래치 회로를 데이터 유지 상태로 각각 설정하고, 또한, 제 2 전위의 라인으로부터 제 2 라인을 절단함으로써 상기 마스터 래치 회로를 데이터 유지 상태 및 상기 슬레이브 래치 회로를 데이터 통과 상태로 각각 설정하는 회로 설정 제어 수단을 구비하므로, 클럭 신호의 변화에 따라서 동작하는 트랜지스터의 수가 종래의 구성에 비하여 대폭 감소되어, 이것에 의해서 클럭 신호의 변화에 따라서 게이트 전극의기생 용량에 대한 충방전 전류가 대폭 삭감되어, 소비 전력을 저감하는 효과가 있다.

Claims (3)

  1. 데이터 통과 상태에서 입력 데이터를 통과하고, 데이터 유지 상태에서 해당 통과된 입력 데이터를 마스터 출력 데이터로서 유지하는 마스터 래치 회로와,
    데이터 통과 상태에서, 상기 마스터 래치 회로에서 유지된 마스터 출력 데이터를 통과하고, 데이터 유지 상태에서 해당 통과된 마스터 출력 데이터를 슬레이브 출력 데이터로서 유지하여, 슬레이브 출력 데이터를 출력하는 슬레이브 래치 회로와,
    클럭 신호의 제 1 레벨에서 제 1 전위의 라인으로부터 마스터 래치 회로 및 슬레이브 래치 회로에 접속되는 제 1 라인을 절단하고, 또한, 제 2 전위의 라인을 마스터 래치 회로 및 슬레이브 래치 회로에 접속되는 제 2 라인에 접속함으로써 상기 마스터 래치 회로를 데이터 통과 상태 및 상기 슬레이브 래치 회로를 데이터 유지 상태로 각각 설정하고, 클럭 신호의 제 2 레벨에서 제 1 전위의 라인을 제 1 라인에 접속하고, 또한, 제 2 전위의 라인으로부터 제 2 라인을 절단함으로써 상기 마스터 래치 회로를 데이터 유지 상태 및 상기 슬레이브 래치 회로를 데이터 통과 상태로 각각 설정하는 회로 설정 제어 수단
    을 구비한 마스터 슬레이브 플립플롭 회로.
  2. 제 1 항에 있어서,
    제 1 전위는 전원 전위이며, 제 2 전위는 전원 전위보다도 낮은 접지 전위로 하는 것을 특징으로 하는 마스터 슬레이브 플립플롭 회로.
  3. 제 2 항에 있어서,
    마스터 래치 회로는, 상기 마스터 래치 회로가 통과 상태 설정 시에, 상기 마스터 래치 회로로부터 상기 슬레이브 래치 회로로 전원 전위가 전달되는 것을 차단하는 전원 전위 차단 수단을 갖고, 상기 슬레이브 래치 회로는, 상기 슬레이브 래치 회로가 통과 상태 설정 시에, 상기 슬레이브 래치 회로로부터 상기 마스터 래치 회로로 접지 전위가 전달되는 것을 차단하는 접지 전위 차단 수단을 갖는 것을 특징으로 하는 마스터 슬레이브 플립플롭 회로.
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