CN110880931B - 电平移位器电路及其方法 - Google Patents

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Abstract

本发明提供一种包括交叉耦合锁存器及设定‑重设锁存器的电平移位器电路及其方法。所述电平移位器电路包括第一输入节点、第二输入节点以及多个开关。第一输入节点及第二输入节点被配置成分别接收第一数字输入信号及第二数字输入信号。多个开关被配置成根据至少一个控制信号进行接通或关断，以输出第一输出信号及第二输出信号。设定‑重设锁存器耦合到交叉耦合锁存器且包括设定输入节点、重设输入节点以及输出节点。设定输入节点及重设输入节点被配置成分别接收交叉耦合锁存器的所述第一输出信号及所述第二输出信号。输出节点根据所述交叉耦合锁存器的所述第一输出信号及所述第二输出信号而输出经电平移位的输出信号。

Description

电平移位器电路及其方法
技术领域
本发明涉及电平移位器电路及其方法，且更具体来说，涉及具有锁存功能的电平移位器电路以及所述电平移位器电路的操作方法。
背景技术
使用电平移位器电路作为用于桥接在不同电压电平范围中运作的各种电路或装置的接口电路。举例来说，使用电平移位器电路来使第一电路与第二电路相连接，其中所述第一电路可需要逻辑1电压电平高于所述第二电路所使用的逻辑1电压电平的数字信号。
通常，电平移位器电路不具有锁存功能，且电平移位器的经电平移位的输出信号是不对称的(例如，输出信号下降快且上升慢)。经电平移位的输出信号的不对称性可能导致级联电路的故障。此外，电平移位器电路受由电平移位器电路中的交叉耦合晶体管导致的短路问题的影响。短路问题可能导致高功耗问题及过热问题。
因此，需要具有一种具有锁存功能且具有输出对称的输出信号并节省功耗的能力的电平移位器电路。
本文中的任何内容皆不应被解释为承认本发明内容的任何部分是现有技术中的知识。
发明内容
本发明提供一种具有锁存功能的电平移位器电路。所述电平移位器电路包括交叉耦合锁存器及设定-重设锁存器(set-reset latch)。所述交叉耦合锁存器包括：第一输入节点，被配置成接收第一数字输入信号；第二输入节点，被配置成接收第二数字输入信号；以及多个开关。所述多个开关被配置成根据至少一个控制信号进行接通或关断，以输出第一输出信号及第二输出信号。耦合到所述交叉耦合锁存器的所述设定-重设锁存器包括设定输入节点、重设输入节点以及输出节点。所述设定输入节点被配置成接收所述第一输出信号；且所述重设输入节点被配置成接收所述第二输出信号。所述输出节点被配置成根据所述第一输出信号及所述第二输出信号而输出经电平移位的输出信号。
本发明还提供一种适用于具有交叉耦合锁存器及设定-重设锁存器的电平移位器电路的方法。所述方法包括以下步骤：在所述交叉耦合锁存器的第一输入节点上接收第一数字输入信号，并在所述交叉耦合锁存器的第二输入节点上接收第二数字输入信号，控制所述交叉耦合锁存器的多个开关，以输出第一输出信号及第二输出信号；在所述设定-重设锁存器的设定输入节点上接收所述第一输出信号，并在所述设定-重设锁存器的重设输入节点上接收所述第二输出信号；以及根据所述第一输出信号及所述第二输出信号输出经电平移位的输出信号。
为使上述内容更加易于理解，将伴随附图的若干实施例详细阐述如下。
附图说明
包括附图以提供对本发明的进一步理解，且附图并入本说明书并构成本说明书的一部分。附图示出本发明的实施例，并与说明一起用以阐释本发明的原理。
图1是示出包括根据本发明实施例的电平移位器电路的电子设备的示意图；
图2A是示出根据本发明实施例的电平移位器电路的示意图；
图2B是示出具有根据本发明实施例的电平移位器电路的电子设备的信号的波形图；
图3A是示出根据本发明实施例的电平移位器电路的示意图；
图3B是示出根据本发明实施例的电平移位器电路中的信号的波形图；
图4是示出一种适用于根据本发明实施例的电平移位器电路的方法的流程图。
附图标记说明
100：电子设备
120：锁存器
140：电平移位器电路
160：数字模拟转换器(DAC)
240：电平移位器电路
242：交叉耦合锁存器
244：设定-重设锁存器
340：电平移位器电路
342：交叉耦合锁存器
344：设定-重设锁存器
D、D’：数字数据
IN：数字信号/输入信号/第一数字输入信号
INB：输入信号/第二数字输入信号
L1：锁存器
LD：控制信号
LDB：反相控制信号
M1、M2、M3、M4、M5、M6、M7、M8：晶体管
N1：第一输入节点
N2：第二输入节点
N3：第一输出节点
N4：第二输出节点
N5：设定输入节点
N6：重设输入节点
N7、N8：输出节点
OUT：数字信号/输出信号
OUTB：输出信号
P1、P2：脉冲
RESETB：第二输出信号
S410、S420、S430、S440：步骤
SETB：第一输出信号
SW1、SW2、SW3、SW4：开关
t1、t2、t3、t4、t5、t6：时间点
VCC、VDDA、VSSA：电源电压
X1：第一逻辑电路
X2：第二逻辑电路
具体实施方式
应理解，在不背离本发明的范围的条件下，可利用其他实施例且可作出结构性变化。此外应理解，在本文中使用的词组及术语是用于说明目的而不应被视为具有限制意义。在本文中使用“包括”、“包含”或“具有”及其变型形式是旨在涵盖以下列出的项及其等效形式以及额外的项。除非另有限制，否则在本文中的用语“连接”、“耦合”及“安装”及其变型形式被宽泛使用并涵盖直接及间接连接、耦合及安装。
参照图1，电子设备100包括锁存器120、电平移位器电路140以及数字模拟转换器(digital-to-analog converter，DAC)160。电子设备100可为用于驱动显示面板(图中未示出)的源驱动器，但本发明并不仅限于此。锁存器120被配置成接收数字信号(或数字数据)D以及电源电压VCC，并基于电源电压VCC保持数字信号。锁存器120向电平移位器电路140提供数字信号IN。数字信号IN充当电平移位器电路140的输入信号。
电平移位器电路140接收输入信号IN、电源电压VDDA以及控制信号LD。电平移位器电路140被配置成基于控制信号LD及电源电压VDDA将输入信号IN转变为经电平移位的输出信号OUT。电源电压VDDA的电压电平可不同于电源电压VCC的电压电平，且输入信号IN的电压电平范围不同于经电平移位的输出信号OUT的电压电平范围。举例来说，数字信号IN的逻辑1电压电平是根据电源电压VCC进行确定，且数字信号OUT的逻辑1电压电平是根据电源电压VDDA进行确定。
可将经电平移位的输出信号OUT提供到数字模拟转换器160，数字模拟转换器160被配置成将经电平移位的输出信号OUT自数字形式转换成模拟形式。提供数字模拟转换器160仅用于例示目的，且由电平移位器电路140输出的经电平移位的输出信号OUT可被提供到任意其他电路或装置。
参照图2A，电平移位器电路240包括交叉耦合锁存器242以及耦合到交叉耦合锁存器242的设定-重设锁存器244。交叉耦合锁存器242包括第一输入节点N1、第二输入节点N2以及多个开关SW1到SW4。第一输入节点N1被配置成接收第一数字输入信号IN，且第二输入节点N2被配置成接收第二数字输入信号INB。第一输入信号IN可为第二输入信号INB的反相信号。
数字输入信号IN及INB可分别耦合到晶体管M1及M2的控制端子。晶体管M1的其他端子分别耦合到电源节点以接收电源电压VSSA以及耦合到开关SW1。晶体管M2的其他端子分别耦合到电源节点以接收电源电压VSSA以及耦合到开关SW2。
开关SW1耦合在晶体管M1与第一输出节点N3之间，且根据控制信号LD被控制接通或关断。晶体管M1的栅极端子耦合到第一输入节点N1以接收第一数字输入信号IN。开关SW2耦合在晶体管M2与第二输出节点N4之间，且根据控制信号LD被控制接通或关断。晶体管M2的栅极端子耦合到第二输入节点N2以接收第二数字输入信号NB。开关SW3耦合在第一输出节点N3与电源节点之间以接收电源电压VDDA，且根据控制信号LDB被控制接通或关断。开关SW4耦合在第二输出节点N4与电源节点之间以接收电源电压VDDA，且根据控制信号LDB被控制接通或关断。控制信号LDB可为控制信号LD的反相信号。
交叉耦合锁存器242还可包括交叉耦合晶体管对M5及M6。晶体管M5具有：第一端子，耦合到电源节点以接收电源电压VDDA；第二端子，耦合到第一输出节点N3；以及控制端子，耦合到第二输出节点N4。晶体管M6具有：第一端子，耦合到电源节点以接收电源电压VDDA；第二端子，耦合到第二输出节点N4；以及控制端子，耦合到第一输出节点N3。如在图2A中所示，晶体管M5及M6是p型晶体管，但本发明不限于任意类型的晶体管M5及M6。
交叉耦合锁存器242被配置成分别在第一输出节点N3及第二输出节点N4输出第一输出信号SETB及第二输出信号RESETB。第一输出信号SETB及第二输出信号RESETB的值通过接通及关断开关SW1到SW4进行控制，其中开关SW1到SW4由控制信号LD及LDB进行控制。
设定-重设锁存器244包括设定输入节点N5、重设输入节点N6以及输出节点N7及N8。设定输入节点N5电耦合到交叉耦合锁存器242的第一输出节点N3以接收第一输出信号SETB。重设输入节点N6电耦合到交叉耦合锁存器242的第二输出节点N4以接收第二输出信号RESETB。
设定-重设锁存器244还可包括第一逻辑电路X1及第二逻辑电路X2，其中第一逻辑电路X1交叉耦合到第二逻辑电路X2。具体来说，第一逻辑电路X1的输出耦合到逻辑电路X2的输入，且第二逻辑电路X2的输出耦合到逻辑电路X1的输入。第一逻辑电路X1接收第一输出信号SETB及输出信号OUTB，且被配置成对所接收到的信号SETB及OUTB执行逻辑运算以产生输出信号OUT。第二逻辑电路X2接收第二输出信号RESETB以及输出信号OUT，且被配置成对所接收到的信号RESETB及OUT执行逻辑运算以产生输出信号OUTB。输出信号OUT及OUTB是电平移位器电路240的经电平移位的输出信号。在本发明的实施例中，第一逻辑电路X1及第二逻辑电路X2是与非(NAND)逻辑门，但本发明并不仅限于此。
图2B示出根据本发明实施例的电子设备中的信号的波形图。锁存器L1(或图1中所示的锁存器120)保持数字数据D。控制信号LD可包括多个脉冲P1及P2，所述多个脉冲P1及P2用于控制电平移位器电路中的开关的操作。因应于控制信号LD的脉冲P1及P2，电平移位器电路可执行电平移位功能以将数字数据D转变成数字数据D’，其中数字数据D的逻辑状态1的电压电平不同于数字数据D’的逻辑状态1的电压电平。
参照图2A及图2B，使用控制信号LD及其反相信号LDB来控制开关SW1到SW4的开关功能。开关SW1及SW2根据相同的控制信号LD被控制接通或关断，且开关SW3及SW4根据相同的反相控制信号LDB被控制接通或关断。
参照图3A，电平移位器电路340包括交叉耦合锁存器342及设定-重设锁存器344。图3A中的电平移位器电路340与图2A中的电平移位器电路240之间的差异在于：电平移位器电路340包括分别充当开关SW1、SW2、SW3及SW4的晶体管M3、M4、M7及M8。晶体管M3具有：第一端子，耦合到晶体管M1；第二端子，耦合到交叉耦合锁存器342的第一输出节点N3；以及控制端子，接收控制信号LD。晶体管M4具有：第一端子，耦合到晶体管M2；第二端子，耦合到交叉耦合锁存器342的第二输出节点N4；以及控制端子，接收控制信号LD。
晶体管M7具有：第一端子，耦合到电源节点以接收电源电压VDDA；第二端子，耦合到第一输出节点N3；以及控制端子，接收反相控制信号LDB。晶体管M8具有：第一端子，耦合到电源节点以接收电源电压VDDA；第二端子，耦合到第二输出节点N4；以及控制端子，接收反相控制信号LDB。
在电平移位器电路340中，在输出节点N3及N4处的第一输出信号SETB及第二输出信号RESETB是根据数字输入信号IN及INB、以及控制信号LD及LDB进行确定。设定-重设锁存器344对第一输出信号SETB及第二输出信号RESETB执行锁存操作以产生输出信号OUT及OUTB。
在图3B中，示出电平移位器电路中的信号的波形图。参照图3A及图3B，在时间点t1之前，控制信号LD处于低逻辑状态(例如，逻辑状态“0”)且输入信号IN处于低逻辑状态，晶体管M3及M4被关断且晶体管M7及M8被接通。输出节点N3及N4从节点N1及N2电隔离，且输出节点N3及N4电耦合到电源节点以接收电源电压VDDA。因此，输出信号SETB及RESETB处于高逻辑状态，且输出信号OUT及OUTB的状态保持不变。
在时间点t1处，输入信号IN的逻辑状态从低变为高，且控制信号LD保持处于低逻辑状态，输出信号SETB及RESETB处于高逻辑状态且输出信号OUT及OUTB的状态保持不变。
在时间点t2处，控制信号LD从低逻辑状态变为高逻辑状态，从而接通晶体管M3及M4，并关断晶体管M7及M8。输出节点N3及N4此时从电源节点隔离且电耦合到输入节点N1及N2。在输出节点N3及N4处的输出信号SETB及RESETB的状态分别根据输入信号IN及INB的状态进行确定。设定-重设锁存器344根据输出信号SETB及RESETB的状态执行锁存操作。举例来说，当SETB处于高逻辑状态且RESETB处于低逻辑状态时，输出信号OUT处于低逻辑状态。另一方面，当SETB处于低逻辑状态且RESETB处于高逻辑状态时，输出信号OUT处于高逻辑状态。
在时间点t3处，控制信号LD变为低逻辑状态，然后输出信号SETB及RESETB两者均处于高逻辑状态。设定-重设锁存器344不执行锁存操作，且输出信号OUT及OUTB保持不变。
在时间点t4处，即使输入信号IN变为低状态，控制信号LD仍处于低状态，信号SETB及RESETB处于高逻辑状态，且输出信号OUT及OUTB保持不变。
在时间点t5处，控制信号LD变为高逻辑状态，RESETB变为低逻辑状态，且SETB保持处于高逻辑状态。设定-重设锁存器执行锁存操作以将输出信号从高逻辑状态变为低逻辑状态。
在时间点t6处，控制信号LD变为低逻辑状态，信号SETB及RESETB保持处于高逻辑状态，且输出信号OUT及OUTB保持不变。
参照图4，示出一种适用于根据本发明实施例的电平移位器电路的方法。在步骤S410中，在交叉耦合锁存器的第一输入节点上接收第一数字输入信号，并在交叉耦合锁存器的第二输入节点上接收第二数字输入信号。
在步骤S420中，对交叉耦合锁存器的多个开关进行控制以输出第一输出信号及第二输出信号。所述多个开关可根据不同的控制信号进行控制。
在步骤S340中，在设定-重设锁存器的设定输入节点上接收第一输出信号，并在设定-重设锁存器的重设输入节点上接收第二输出信号。在步骤S350中，根据第一输出信号及第二输出信号输出经电平移位的输出信号。
从上述实施例中，将锁存器(例如，设定-重设锁存器)整合到电平移位器电路中，从而为电平移位器电路提供锁存功能并减小电路板所占用的面积。由于经电平移位的输出信号是根据锁存功能获得的，因此获得了经电平移位的输出信号的对称性。此外，多个开关被配置于电平移位器电路中，从而防止短路问题并减小功耗。如此一来，改善了电平移位器电路的性能。
对所属领域中的技术人员将易于理解的是，在不背离本发明的范围或精神的条件下可对所发明的实施例的结构作出各种修改及变化。鉴于上述内容，其旨在使本发明内容覆盖所述修改及变化，且本发明内容的修改及变化落于权利要求及其等效形式的范围内。

Claims (16)

1.一种电平移位器电路，其特征在于，包括：
交叉耦合锁存器，包括：
第一输入节点，被配置成接收第一数字输入信号；
第二输入节点，被配置成接收第二数字输入信号；
多个开关，被配置成根据至少一个控制信号进行接通或关断，以输出第一输出信号及第二输出信号，
设定-重设锁存器，耦合到所述交叉耦合锁存器，包括：
设定输入节点，被配置成接收所述第一输出信号；
重设输入节点，被配置成接收所述第二输出信号；以及
输出节点，根据所述交叉耦合锁存器的所述第一输出信号及所述第二输出信号而输出经电平移位的输出信号，
其中所述交叉耦合锁存器还包括第一输出节点、第二输出节点、第一晶体管及第二晶体管，所述多个开关包括第一开关及第二开关，
其中所述第一开关耦合在所述第一晶体管与所述第一输出节点之间，所述第一晶体管由所述第一数字输入信号进行控制，所述设定-重设锁存器的所述设定输入节点耦合到所述交叉耦合锁存器的所述第一输出节点，
其中所述第二开关耦合在所述第二晶体管与所述第二输出节点之间，所述第二晶体管由所述第二数字输入信号进行控制，所述设定-重设锁存器的所述重设输入节点耦合到所述交叉耦合锁存器的所述第二输出节点，
其中所述至少一个控制信号包括第一控制信号及第二控制信号，所述第一开关及所述第二开关由所述第一控制信号进行控制。
2.根据权利要求1所述的电平移位器电路，其特征在于
所述第一数字输入信号是所述第二数字输入信号的反相信号，
所述第一数字输入信号的电压电平范围不同于所述经电平移位的输出信号的电压电平范围。
3.根据权利要求1所述的电平移位器电路，其特征在于
所述多个开关包括还第三开关及第四开关，
所述第三开关耦合在所述第一输出节点与电源节点之间；且
所述第四开关耦合在所述第二输出节点与所述电源节点之间。
4.根据权利要求3所述的电平移位器电路，其特征在于，所述第三开关及所述第四开关由所述第二控制信号进行控制，且所述第二控制信号是所述第一控制信号的反相信号。
5.根据权利要求4所述的电平移位器电路，其特征在于
当所述第二控制信号处于第一逻辑状态时，所述第一开关及所述第二开关被关断，所述第三开关被接通以将所述第一输出节点电连接到所述电源节点，且所述第四开关被接通以将所述第二输出节点电连接到所述电源节点，且
当所述第二控制信号处于第二逻辑状态时，所述第三开关及所述第四开关被关断，所述第一开关被接通以将所述第一输出节点电连接到所述第一输入节点，且所述第二开关被接通以将所述第二输出节点电连接到所述第二输入节点。
6.根据权利要求5所述的电平移位器电路，其特征在于
当所述第二控制信号处于所述第一逻辑状态时，所述第一输出信号及所述第二输出信号处于所述第一逻辑状态，且
当所述第一控制信号处于所述第二逻辑状态时，所述第一输出信号根据所述第一数字输入信号进行确定，且所述第二输出信号根据所述第二数字输入信号进行确定。
7.根据权利要求6所述的电平移位器电路，其特征在于
当所述第一输出信号及所述第二输出信号处于同一逻辑状态时，所述设定-重设锁存器不执行锁存操作，且
当所述第一输出信号及所述第二输出信号处于不同逻辑状态时，所述设定-重设锁存器执行所述锁存操作以输出所述经电平移位的输出信号。
8.根据权利要求3所述的电平移位器电路，其特征在于
所述第一晶体管具有耦合到所述第一开关的第一端子、耦合到接地节点的第二端子、以及耦合到所述第一输入节点以接收所述第一数字输入信号的控制端子，
所述第二晶体管具有耦合到所述第二开关的第一端子、耦合到所述接地节点的第二端子、以及耦合到所述第二输入节点以接收所述第二数字输入信号的控制端子，且
所述第一晶体管及所述第二晶体管是n型晶体管。
9.根据权利要求8所述的电平移位器电路，其特征在于，所述交叉耦合锁存器还包括：
第三晶体管，具有耦合到电源节点的第一端子、耦合到所述第一输出节点的第二端子、以及耦合到所述第二输出节点的控制端子；以及
第四晶体管，具有耦合到所述电源节点的第一端子、耦合到所述第二输出节点的第二端子、以及耦合到所述第一输出节点的控制端子，其中所述第三晶体管及所述第四晶体管是p型晶体管。
10.根据权利要求1所述的电平移位器电路，其特征在于
所述设定-重设锁存器包括第一逻辑电路及第二逻辑电路，
所述第一逻辑电路的输出端子电连接到所述第二逻辑电路的输入端子，且
所述第二逻辑电路的输出端子电连接到所述第一逻辑电路的输入端子。
11.根据权利要求10所述的电平移位器电路，其特征在于，所述第一逻辑电路及所述第二逻辑电路是与非门。
12.一种方法，适用于具有交叉耦合锁存器及设定-重设锁存器的电平移位器电路，其特征在于，所述方法包括：
在所述交叉耦合锁存器的第一输入节点上接收第一数字输入信号，并在所述交叉耦合锁存器的第二输入节点上接收第二数字输入信号，
控制所述交叉耦合锁存器的多个开关，所述多个开关被配置成根据至少一个控制信号进行接通或关断，以输出第一输出信号及第二输出信号；
在所述设定-重设锁存器的设定输入节点上接收所述第一输出信号，并在所述设定-重设锁存器的重设输入节点上接收所述第二输出信号；以及
根据所述交叉耦合锁存器的所述第一输出信号及所述第二输出信号输出经电平移位的输出信号，
其中所述交叉耦合锁存器还包括第一输出节点、第二输出节点、第一晶体管及第二晶体管，所述多个开关包括第一开关及第二开关，
其中所述第一开关耦合在所述第一晶体管与所述第一输出节点之间，所述第一晶体管由所述第一数字输入信号进行控制，所述设定-重设锁存器的所述设定输入节点耦合到所述交叉耦合锁存器的所述第一输出节点，
其中所述第二开关耦合在所述第二晶体管与所述第二输出节点之间，所述第二晶体管由所述第二数字输入信号进行控制，所述设定-重设锁存器的所述重设输入节点耦合到所述交叉耦合锁存器的所述第二输出节点，
其中所述至少一个控制信号包括第一控制信号及第二控制信号，所述第一开关及所述第二开关由所述第一控制信号进行控制。
13.根据权利要求12所述的方法，其特征在于，所述第一数字输入信号是所述第二数字输入信号的反相信号，且所述第一数字输入信号的电压电平范围不同于所述经电平移位的输出信号的电压电平范围。
14.根据权利要求12所述的方法，其特征在于
所述第一晶体管的控制端子耦合到所述第一输入节点以接收所述第一数字输入信号，
所述第二晶体管的控制端子耦合到所述第二输入节点以接收所述第二数字输入信号，
所述多个开关还包括第三开关及第四开关，
所述第三开关耦合在所述第一输出节点与电源节点之间且由第二控制信号进行控制，
所述第四开关耦合在所述第二输出节点与所述电源节点之间且由所述第二控制信号进行控制，且
所述第二控制信号是所述第一控制信号的反相信号。
15.根据权利要求14所述的方法，其特征在于
当所述第二控制信号处于第一逻辑状态时，所述第一开关及所述第二开关被关断，所述第三开关及所述第四开关被接通，且所述第一输出信号及所述第二输出信号处于所述第一逻辑状态；且
当所述第二控制信号处于第二逻辑状态时，所述第一开关及所述第二开关被接通，所述第三开关及所述第四开关被关断，所述第一输出信号根据所述第一数字输入信号进行确定，且所述第二输出信号根据所述第二数字输入信号进行确定。
16.根据权利要求15所述的方法，其特征在于
当所述第一输出信号及所述第二输出信号处于同一逻辑状态时，所述设定-重设锁存器不执行锁存操作，且
当所述第一输出信号及所述第二输出信号处于不同逻辑状态时，所述设定-重设锁存器执行所述锁存操作以输出所述经电平移位的输出信号。
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