CN108322210A - 一种电平转换电路 - Google Patents

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Abstract

一种电平转换电路，包括：锁存单元，接收来自第一电源域的第一数字信号，对所述第一数字信号进行锁存以得到锁存信号，所述锁存单元由第二电源域的电源电压供电；电平转换单元，接收所述锁存信号，适于对所述锁存信号进行电平转换以输出第二电源域的第二数字信号，所述电平转换单元由所述第二电源域的电源电压供电。本发明方案可以抑制漏电流，降低电路功耗，且具有较高的可靠性和实用性。

Description

一种电平转换电路
技术领域
本发明涉及电子电路设计领域，特别涉及一种电平转换电路。
背景技术
在电子电路设计中，随着低电压逻辑的引入，系统内部常常出现输入逻辑和输出逻辑不协调的问题，从而提高了系统设计的复杂性。例如，当1.8V的数字电路与工作在3.3V的模拟电路进行通信时，需要首先解决两种电平的转换问题，这时就需要电平转换电路。针对不同的电平标准(例如TTL电平和CMOS电平)的数字电路在进行通信时，电平转换电路也是必不可少的。电平转换电路同样应用于低功耗设备中，例如物联网(Internet ofThings，简称IOT)设备、可穿戴设备等。由于低功耗设备对电路功耗敏感，因此，对电平转换电路的功耗要求也很严格。
参照图1所示，现有技术中存在一种常用的电平转换电路100，所述电平转换电路100可以包括：第一反相器(图中未标示，参见PMOS管P1和NMOS管N1)、NMOS管N2、第二反相器(图中未标示，参见PMOS管P3和NMOS管N3)、NMOS管N5，以及交叉耦合的PMOS管P2和PMOS管P3。其中，所述第一反相器的输入端接收第一数字信号In，所述第一反相器和第二反相器采用第一电源域的电源电压(例如1.2V)供电，所述电平转换电路100适于对来自第一电源域的所述第一数字信号In进行电平转换以输出第二电源域(例如，供电电压为2.5V)的第二数字信号Out，所述第二数字信号Out经由所述PMOS管P2的漏极输出。
当所述第一电源域的电源电压关闭(Power off)时，所述第一反相器和第二反相器的供电电压关闭，那么二者的输出端处于浮空态(Floating)，也即其输出的逻辑电平不确定。与所述第一反相器和第二反相器级联的NMOS管N2和NMOS管N5可能同时受控导通，所述PMOS管P2和PMOS管P3因栅极的电压均为地线电压而同时导通，因此，所述第二电源域可以经由所述PMOS管P2和NMOS管N2对地产生漏电流(Current Leakage)，还可以经由所述PMOS管P3和NMOS管N5对地产生漏电流(Current Leakage)。
上述漏电流的产生使得所述电平转换电路100产生额外的功耗，尤其是对于低功耗设备而言是无法接受的。
发明内容
本发明解决的一个技术问题是如何降低电平转换电路的功耗，并保证电路可靠性。
为解决上述技术问题，本发明实施例提供一种电平转换电路，包括：锁存单元，接收来自第一电源域的第一数字信号，对所述第一数字信号进行锁存以得到锁存信号，所述锁存单元由第二电源域的电源电压供电；电平转换单元，接收所述锁存信号，适于对所述锁存信号进行电平转换以输出第二电源域的第二数字信号，所述电平转换单元由所述第二电源域的电源电压供电。
可选地，所述第二电源域的电源电压高于所述第一电源域的电源电压。
可选地，所述锁存单元包括：第一反相器，其输入端接收所述第一数字信号，其输出端输出所述锁存信号；第二反相器，其输入端耦接所述第一反相器的输出端，其输出端耦接所述第一反相器的输入端；其中，所述第一反相器和第二反相器由所述第二电源域的电源电压供电。
可选地，所述锁存单元还包括：第一压降单元，适于对所述第二电源域的电源电压进行降压以得到第一降压电源电压，所述第一降压电源电压用于对所述第一反相器和第二反相器供电。
可选地，所述第一压降单元包括：第一PMOS管，其源极接入所述第二电源域的电源电压，其栅极耦接其漏极；第二PMOS管，其栅极耦接其漏极并输出所述第一降压电源电压，所述第二PMOS管的源极耦接所述第一PMOS管的漏极。
可选地，所述电平转换单元包括：第三反相器，其输入端接收所述锁存信号；第一开关，适于在其控制端为逻辑高电平时导通，在其控制端为逻辑低电平时关断，其控制端耦接所述第三反相器的输出端，所述第一开关的第一端接地；第二开关，适于在其控制端为逻辑高电平时导通，在其控制端为逻辑低电平时关断，其控制端接收所述锁存信号，所述第二开关的第一端接地；第三开关，适于在其控制端为逻辑低电平时导通，在其控制端为逻辑高电平时关断，其控制端耦接所述第二开关的第二端，所述第三开关的第一端耦接所述第一开关的第一端，所述第三开关的第二端接收所述第二电源域的电源电压；第四开关，适于在其控制端为逻辑低电平时导通，在其控制端为逻辑高电平时关断，其控制端耦接所述第一开关的第二端，所述第四开关的第一端耦接所述第二开关的第一端，所述第四开关的第二端接收所述第二电源域的电源电压。
可选地，所述电平转换单元还包括：第二压降单元，适于对所述第二电源域的电源电压进行降压以得到第二降压电源电压，所述第二降压电源电压用于对所述第三反相器供电。
可选地，所述第二压降单元包括：第三PMOS管，其源极接入所述第二电源域的电源电压，其栅极耦接其漏极；第四PMOS管，其栅极耦接其漏极并输出所述第二降压电源电压，所述第四PMOS管的源极耦接所述第三PMOS管的漏极。
可选地，所述电平转换电路还包括：信号检测单元，其输入端接收所述第一数字信号，其控制端接收所述第一电源域的电源电压，当所述信号检测单元的控制端接收到所述第一电源域的电源电压时，所述信号检测单元的输出端传输所述第一数字信号至所述锁存单元，当所述信号检测单元的控制端未接收到所述第一电源域的电源电压时，所述信号检测单元的输出端关断对所述第一数字信号的传输。
可选地，所述信号检测单元包括：第五开关，适于在其控制端接收到所述第一电源域的电源电压时导通，在其控制端未接收到所述第一电源域的电源电压时关断，所述第五开关的控制端耦接所述信号检测单元的控制端，所述第五开关的第一端耦接所述信号检测单元的输入端，所述第五开关的第二端耦接所述信号检测单元的输出端。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明实施例的电平转换电路可以至少包括锁存单元和电平转换单元，其中，所述锁存单元接收来自第一电源域的第一数字信号，对所述第一数字信号进行锁存以得到锁存信号，所述锁存单元由第二电源域的电源电压供电；所述电平转换单元接收所述锁存信号，适于对所述锁存信号进行电平转换以输出第二电源域的第二数字信号，所述电平转换单元由所述第二电源域的电源电压供电。其中，由于锁存单元自身存在双稳态特性，可以对所述第一数字信号的逻辑状态进行锁存，并且，在具体实施中，所述锁存单元是由所述第二电源域的电源电压供电的，所述第二电源域的电源电压独立于第一电源域，即使所述第一数字信号所在的第一电源域的电源电压撤销，也不会影响所述锁存单元输出的锁存信号的逻辑状态，那么，输入至所述电平转换单元的锁存信号不会出现浮空状态，相比于现有技术方案，不存在漏电流形成的通路，也即可以避免额外的功率损耗，而且也不会由于第一电源域的电源电压撤销而影响输出信号的逻辑。
进一步而言，所述锁存单元还可以包括：第一压降单元，适于对所述第二电源域的电源电压进行降压以得到第一降压电源电压，所述第一降压电源电压用于对所述第一反相器和第二反相器供电，和/或，所述电平转换单元还可以包括：第二压降单元，适于对所述第二电源域的电源电压进行降压以得到第二降压电源电压，所述第二降压电源电压用于对所述第三反相器供电，有利于电路的电平兼容，以增强电路可靠性。
更进一步而言，本发明实施例的电平转换电路还可以包括：信号检测单元，适于检测所述第一数字信号，当所述第一电源域的电压有效时，所述信号检测单元传输所述第一数字信号至所述锁存单元，当所述第一电源域的电压关闭时，所述信号检测单元的输出端关断对所述第一数字信号的传输。所述信号检测单元可以为开关。所述信号检测单元可以为所述第一数字信号提供隔断功能，增强电路实用性。
附图说明
图1是现有技术中的一种电平转换电路的电路图。
图2是现有技术中的另一种电平转换电路的电路图。
图3是本发明第一实施例的电平转换电路的示意性结构框图。
图4是本发明第一实施例的电平转换电路的电路图。
图5是本发明第二实施例的电平转换电路的电路图。
图6是本发明第三实施例的电平转换电路的电路图。
图7是本发明第三实施例的电平转换电路的仿真效果图。
具体实施方式
如背景技术部分所述，现有技术中的一种电平转换电路在工作的过程中可能产生漏电流，将产生不必要的功耗，这尤其对于低功耗设备而言是不可忽略的。
针对以上技术问题，本申请发明人就图2所示的一种电平转换电路200进行了分析。所述电平转换电路200在图1所示的电平转换电路100的基础上增加了三个NMOS管，分别为NMOS管N7、N8和N9，并且它们的栅极接入使能信号EN。当所述第一电源域的电源电压(所述1.2V)关闭时或关闭前，所述电平转换电路200设置所述使能信号EN为逻辑高电平，NMOS管N7、N8和N9导通，使得所述NMOS管N2和N5关断，以阻碍漏电流可能产生的电流通路。然而，所述电平转换电路200对设置所述使能信号EN为逻辑高电平的时机要求十分严格。若在上述供电电压关闭后一段时间设置，则漏电流已经产生；若过早地设置，将会影响所述电平转换电路200的电平转换功能。因此，所述电平转换电路200可能由于错误的控制时序使电路失效或者依然存在漏电流，此电路并不实用。
专利文献US007675345B2也提出了一种低泄流的电平转换电路。本申请发明人对其进行了分析。与图2所示的电平转换电路200类似，所述低泄流的电平转换电路也在电路中接入了使能信号，用以切断电平转换时漏电流的传输通道。具体地，其内部的使能信号产生电路检测其输入信号所在的电源域的电源电压，当所述供电电压撤销而产生逻辑低电平时，此逻辑低电平即作为所述使能信号产生电路生成所述使能信号的触发源，可以精确地控制电路时序，以避免所述使能信号逻辑电平的错误设置引起的电路功能紊乱。然而，上述低泄流的电平转换电路对其输入信号进行电平转换后得到的输出信号的逻辑电平受其输入信号所在的电源域的电源电压的限制。具体地，当其输入信号所在的电源域的电源电压撤销时，其输出信号的逻辑电平始终为逻辑低电平，这为识别其输出信号的电平逻辑的其他电路带来了不便，使得其也并不实用。
针对以上所述的技术问题，本发明实施例提出一种包括锁存单元和电平转换单元的电平转换电路，可以很好地解决电平转换电路中存在漏电流的技术问题，且无需外部使能控制，电路可靠性高。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参照图3，图3示出了本发明第一实施例的电平转换电路300。所述电平转换电路300可以包括锁存单元301和电平转换单元302。
其中，所述锁存单元301接收来自第一电源域(图中未示出)的第一数字信号In，对所述第一数字信号In进行锁存以得到锁存信号(图中未示出)，所述锁存单元由第二电源域的电源电压Vdd2供电。在具体实施中，所述锁存单元301可以包括双稳态锁存器。
所述电平转换单元302接收所述锁存信号，适于对所述锁存信号进行电平转换以输出第二电源域的第二数字信号Out，所述电平转换单元302由所述第二电源域的电源电压Vdd2供电。
在具体实施中，当所述第一数字信号In为逻辑低电平时，所述锁存单元301对其逻辑状态进行锁存，所述电平转换单元302所输出的第二数字信号Out也为逻辑低电平。所述第一数字信号In的电平幅度可以与所述第二数字信号Out相等，作为一个非限制性的例子，二者的电平幅度可以等于地线电压。
当所述第一数字信号In为逻辑高电平时，其电平幅度可以等于其所在的第一电源域的电源电压，例如1.2V，所述锁存单元301对其逻辑状态进行锁存，再经由所述电平转换单元302的作用，输出同为逻辑高电平的所述第二数字信号Out。所述第二数字信号Out的电平幅度可以等于其所在的第二电源域的电源电压Vdd2，例如2.5V，以完成对所述第一数字信号In的逻辑高电平的电平转换，并由将其逻辑高电平的电平幅度由相对较低转换为相对较高的值。同理，在本实施例中，也可以将所述第一数字信号In的逻辑高电平的电平幅度由相对较高转换为相对较低的值，例如由3.3V转换为1.8V。通过第一电源域和第二电源域的电源电压的合理设置，本发明第一实施例的电平转换电路300可以具有广泛的适用性。
在所述电平转换电路300中，由于锁存单元301自身存在双稳态特性，可以对所述第一数字信号In的逻辑状态进行锁存，并且，所述锁存单元301是由所述第二电源域的电源电压Vdd2供电的。在具体实施中，所述第二电源域的电源电压Vdd2独立于所述第一电源域的电源电压，即使所述第一数字信号In所在的第一电源域的电源电压撤销，也不会影响所述锁存单元301输出的锁存信号的逻辑状态，那么，输入至所述电平转换单元301的输入端(或者电路中的各电路节点)不会出现浮空状态，也不会存在逻辑状态不定的情况。相比于图1所示的现有技术方案，所述电平转换电路300中不存在漏电流形成的通路，也即可以避免额外的功率损耗。
进一步地，相比于图2所示的现有技术方案，所述电平转换电路300无需引入外部的控制信号，更无需对控制信号的时序进行管理，不会出现由于错误的控制时序导致电路功能紊乱的情况，所述电平转换电路300易于实施，可靠性高。
更近一步地，在所述电平转换电路300中，由于所述电平转换单元302所输出的所述第二数字信号Out的逻辑电平取决于所述锁存单元301输出的锁存信号。即使所述第一数字信号In所在的第一电源域的电源电压撤销，也不会影响所述锁存单元301输出的锁存信号的逻辑状态。因此，相比于专利文献US007675345B2的技术方案，所述电平转换电路300的输出逻辑与输入逻辑完全相同，为识别所述第二数字信号Out的逻辑电平的其他电路带来了方便，实用性强。
参照图4，在具体实施中，所述锁存单元301可以包括第一反相器I1和第二反相器I2。
其中，所述第一反相器I1的输入端接收所述第一数字信号In，所述第二反相器I2的输出端输出所述锁存信号；所述第二反相器I2的输入端耦接所述第一反相器的输出端，所述第二反相器I2的输出端耦接所述第一反相器的输入端；其中，所述第一反相器I1和第二反相器I2由所述第二电源域的电源电压Vdd2供电。
需要说明的是，所述锁存单元301可以是由所述第一反相器I1和第二反相器I2组成的双稳态锁存器，也可以采用其他电路形式的锁存电路，只要能够实现对数字逻辑的锁存即可，本实施例不进行特殊限制。
本发明第一实施例以所述第二电源域的电源电压Vdd2高于所述第一电源域的电源电压为例进行说明。例如，所述第二电源域的电源电压为2.5V，所述第一电源域的电源电压为1.2V。
当所述第二电源域的电源电压Vdd2高于所述第一电源域的电源电压时，所述电平转换单元302可以包括图4中未单独标示的第三反相器、第一开关、第二开关、第三开关和第四开关。
其中，所述第三反相器的输入端接收所述锁存信号。具体地，所述第三反相器可以包括图中的第一PMOS管P1和第一NMOS管N1，由于反相器为较为常规的电路结构，因此为了简化，此处略去对所述第一PMOS管P1和第一NMOS管N1的具体描述。作为一个非限制性的例子，所述第三反相器中的第一NMOS管N1的漏极接地。
所述第一开关适于在其控制端为逻辑高电平时导通，在其控制端为逻辑低电平时关断，其控制端耦接所述第三反相器的输出端，所述第一开关的第一端接地。具体地，所述第一开关可以为MOS管或三极管等半导体开关器件，还可以是常规的开关元件、或封装于芯片的集成开关。本实施例以所述第一开关为图示中的第二NMOS管N2为例，但不限于此。
所述第二开关适于在其控制端为逻辑高电平时导通，在其控制端为逻辑低电平时关断，其控制端接收所述锁存信号，所述第二开关的第一端接地；具体地，所述第二开关可以为MOS管或三极管等半导体开关器件，还可以是常规的开关元件、或封装于芯片的集成开关。本实施例以所述第二开关为图示中的第三NMOS管N3为例，但不限于此。
所述第三开关适于在其控制端为逻辑低电平时导通，在其控制端为逻辑高电平时关断，其控制端耦接所述第二开关的第二端，所述第三开关的第一端耦接所述第一开关的第一端，所述第三开关的第二端接收所述第二电源域的电源电压。
所述第四开关适于在其控制端为逻辑低电平时导通，在其控制端为逻辑高电平时关断，其控制端耦接所述第一开关的第二端，所述第四开关的第一端耦接所述第二开关的第一端，所述第四开关的第二端接收所述第二电源域的电源电压。
具体地，所述第三开关和第四开关可以为MOS管或三极管等半导体开关器件，还可以是常规的开关元件、或封装于芯片的集成开关。本实施例以所述第三开关为图示中的第二PMOS管P2、所述第四开关为图示中的第三PMOS管P3为例，但不限于此。
需要说明的是，所述电平转换单元302的具体结构仅以上述包括第三反相器、第一开关、第二开关、第三开关和第四开关为例，但并不以此为限。任何可以实现对所述锁存信号(也即代表所述第一数字信号In)的电平转换功能的电路均为本发明所保护的技术范围。
参照图5，图5示出了本发明第二实施例的电平转换电路400，所述电平转换电路400的结构和工作原理与图1和图2所示的电平转换电路300基本相同，主要区别在于，所述锁存单元301还包括第一压降单元401，和/或所述电平转换单元302还包括第二压降单元402。
进一步而言，所述第一压降单元401适于对所述第二电源域的电源电压Vdd2进行降压以得到第一降压电源电压(图中未标示)，所述第一降压电源电压用于对所述第一反相器和第二反相器供电。
所述第二压降单元402适于对所述第二电源域的电源电压Vdd2进行降压以得到第二降压电源电压(图中未标示)，所述第二降压电源电压用于对所述第三反相器供电。
一般而言，所述第一电源域的电源电压与所述第二电源域的电源电压Vdd2不同，具有一定的压差。将所述第二电源域的电源电压Vdd2进行降压后再对所述锁存单元301和电平转换单元302进行供电，有利于所述锁存单元301中的第一反相器I1和第二反相器I2，以及所述电平转换单元302中的第三反相器对输入它们的输入端的信号进行电平兼容，以增强电路可靠性。
需要说明的是，所述第一降压单元401和第二降压单元402可以包括数量不限的MOS管、三极管、电阻、二极管等可以实现降压的电路器件或者电路器件的组合。进一步地，所述第一降压单元401和第二降压单元402对所述第二电源域的电源电压Vdd2提供的压降，视所述第一电源域的电源电压和所述第二电源域的电源电压Vdd2的压差而定。
优选地，所述第一降压单元401和第二降压单元402对所述第二电源域的电源电压Vdd2提供的压降相同。
若以所述第二电源域的电源电压Vdd2为2.5V、所述第一电源域的电源电压为1.2V为例。二者的压差为1.3V。
在具体实施中，优选地，所述第一压降单元401可以包括第四PMOS管P4和第五PMOS管P5。
其中，所述第四PMOS管P4的源极接入所述第二电源域的电源电压Vdd2，第四PMOS管P4的栅极耦接其漏极。
所述第五PMOS管P5的栅极耦接其漏极并输出所述第一降压电源电压，所述第五PMOS管P5的源极耦接所述第四PMOS管P4的漏极。
在具体实施中，优选地，所述第二压降单元402可以包括第六PMOS管P6和第七PMOS管P7。
其中，所述第六PMOS管P6的源极接入所述第二电源域的电源电压，所述第六PMOS管P6的栅极耦接其漏极。
第七PMOS管P7，所述第七PMOS管P7的栅极耦接其漏极并输出所述第二降压电源电压，所述第七PMOS管P7的源极耦接所述第六NMOSN6管的漏极。
所述第四PMOS管P4和第五PMOS管P5可以为所述第二电源域的电源电压Vdd2提供约为1.1V的压差；所述第六PMOS管P6和第七PMOS管P7也可以为所述第二电源域的电源电压Vdd2提供约为1.1V的压差，可以满足本实施例电平转换电路400的需求。
参照图6，图6示出了本发明实施例第三实施例的电平转换电路500，所述电平转换电路500的结构与工作原理与图5所示的电平转换电路400基本相同，主要区别在于，所述电平转换电路500还可以包括信号检测单元501。
进一步而言，所述信号检测单元501的输入端接收所述第一数字信号In，所述信号检测单元501的控制端接收所述第一电源域的电源电压Vdd1，当所述信号检测单元501的控制端接收到所述第一电源域的电源电压Vdd1时，所述信号检测单元501的输出端传输所述第一数字信号In至所述锁存单元301，当所述信号检测单元501的控制端未接收到所述第一电源域的电源电压Vdd1时，所述信号检测单元501的输出端关断对所述第一数字信号In的传输。也即所述信号检测单元501可以为所述第一数字信号In提供隔断功能，当所述第一电源域的电源电压Vdd1有效时，所述信号检测单元501传输所述第一数字信号In至所述锁存单元301，当所述第一电源域的电源电压Vdd1关闭时，所述信号检测单元501的输出端关断对所述第一数字信号In的传输，增强电路实用性。
在具体实施中，所述信号检测单元501可以包括第五开关(图中未标示)。其中，所述第五开关适于在其控制端接收到所述第一电源域的电源电压Vdd1时导通，在其控制端未接收到所述第一电源域的电源电压Vdd1时关断，所述第五开关的控制端耦接所述信号检测单元501的控制端，所述第五开关的第一端耦接所述信号检测单元501的输入端，所述第五开关的第二端耦接所述信号检测单元501的输出端。
更具体地，所述第五开关可以包括第八NMOS管N8，所述第八NMOS管N8的栅极接入所述第一电源域的电源电压Vdd1。需要说明的是，所述第五开关可以包括NMOS管，但不限于此，还可以是例如PMOS管、传输门、三极管或者半导体开关器件以外的开关器件或者开关芯片。
需要说明的是，本发明第三实施例的方案同样适用于本发明第一实施例，此处不再一一赘述。
一并参照图6和图7，其中，图7示出了本发明第三实施例的电平转换电路500中各级电路的输入和输出节点的信号仿真图。
在所述电平转换电路500中，所述第二电源域的电源电压Vdd2为2.5V，所述第一电源域的电源电压Vdd1为1.2V。
在所述第一电源域的电源电压Vdd1为1.2V有效时，所述第五开关传输第一数字信号In并经由其第二端输出，所输出的信号以In0表示。可以得出，在所述第一电源域的电源电压Vdd1撤销时，所述第五开关停止传输所述第一数字信号In，所述第五开关的第二端输出的信号In0的幅度变为0。
将所述第一降压电源电压表示为Vdd2r；将所述锁存信号用信号Inp1和信号Inb表示，其中，信号Inp1为输入至所述第一反相器I1的信号，信号Inb为所述第一反相器I1输出的信号；将输入至所述第二NMOS管N2的栅极的信号表示为Inp2；将输入至所述第三NMOS管N3的栅极的信号表示为Inn2。
由图7可知，所述第一降压电源电压Vdd2r约为1.3至1.4V；输入至所述第一反相器I1的信号Inp1的电平逻辑与所述第一数字信号In相同，其逻辑高电平的电平幅度由所述第一降压电源电压Vdd2r决定，在所述第一电源域的电源电压Vdd1撤销时，其电平逻辑不变；所述信号Inp2和信号Inn2的电平逻辑相反，具体的电平幅度由所述第二降压电源电压(具体数值请参照所述第一降压电源电压Vdd2r)决定；所述第二数字信号Out的电平逻辑与所述第一数字信号In相同，其逻辑高电平的电平幅度由所述第二电源域的电源电压Vdd2决定，也即其逻辑高电平的电平幅度为2.5V，在所述第一电源域的电源电压Vdd1撤销时，所述第二数字信号Out的电平逻辑与所述第一数字信号In相同，并保持不变。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种电平转换电路，其特征在于，包括：
锁存单元，接收来自第一电源域的第一数字信号，对所述第一数字信号进行锁存以得到锁存信号，所述锁存单元由第二电源域的电源电压供电；
电平转换单元，接收所述锁存信号，适于对所述锁存信号进行电平转换以输出第二电源域的第二数字信号，所述电平转换单元由所述第二电源域的电源电压供电。
2.根据权利要求1所述的电平转换电路，其特征在于，所述第二电源域的电源电压高于所述第一电源域的电源电压。
3.根据权利要求2所述的电平转换电路，其特征在于，所述锁存单元包括：
第一反相器，其输入端接收所述第一数字信号，其输出端输出所述锁存信号；
第二反相器，其输入端耦接所述第一反相器的输出端，其输出端耦接所述第一反相器的输入端；
其中，所述第一反相器和第二反相器由所述第二电源域的电源电压供电。
4.根据权利要求3所述的电平转换电路，其特征在于，所述锁存单元还包括：第一压降单元，适于对所述第二电源域的电源电压进行降压以得到第一降压电源电压，所述第一降压电源电压用于对所述第一反相器和第二反相器供电。
5.根据权利要求4所述的电平转换电路，其特征在于，所述第一压降单元包括：
第一PMOS管，其源极接入所述第二电源域的电源电压，其栅极耦接其漏极；
第二PMOS管，其栅极耦接其漏极并输出所述第一降压电源电压，所述第二PMOS管的源极耦接所述第一PMOS管的漏极。
6.根据权利要求2所述的电平转换电路，其特征在于，所述电平转换单元包括：
第三反相器，其输入端接收所述锁存信号；
第一开关，适于在其控制端为逻辑高电平时导通，在其控制端为逻辑低电平时关断，其控制端耦接所述第三反相器的输出端，所述第一开关的第一端接地；
第二开关，适于在其控制端为逻辑高电平时导通，在其控制端为逻辑低电平时关断，其控制端接收所述锁存信号，所述第二开关的第一端接地；
第三开关，适于在其控制端为逻辑低电平时导通，在其控制端为逻辑高电平时关断，其控制端耦接所述第二开关的第二端，所述第三开关的第一端耦接所述第一开关的第一端，所述第三开关的第二端接收所述第二电源域的电源电压；
第四开关，适于在其控制端为逻辑低电平时导通，在其控制端为逻辑高电平时关断，其控制端耦接所述第一开关的第二端，所述第四开关的第一端耦接所述第二开关的第一端，所述第四开关的第二端接收所述第二电源域的电源电压。
7.根据权利要求6所述的电平转换电路，其特征在于，所述电平转换单元还包括：第二压降单元，适于对所述第二电源域的电源电压进行降压以得到第二降压电源电压，所述第二降压电源电压用于对所述第三反相器供电。
8.根据权利要求7所述的电平转换电路，其特征在于，所述第二压降单元包括：
第三PMOS管，其源极接入所述第二电源域的电源电压，其栅极耦接其漏极；
第四PMOS管，其栅极耦接其漏极并输出所述第二降压电源电压，所述第四PMOS管的源极耦接所述第三PMOS管的漏极。
9.根据权利要求2至8任一项所述的电平转换电路，其特征在于，还包括：
信号检测单元，其输入端接收所述第一数字信号，其控制端接收所述第一电源域的电源电压，当所述信号检测单元的控制端接收到所述第一电源域的电源电压时，所述信号检测单元的输出端传输所述第一数字信号至所述锁存单元，当所述信号检测单元的控制端未接收到所述第一电源域的电源电压时，所述信号检测单元的输出端关断对所述第一数字信号的传输。
10.根据权利要求9所述的电平转换电路，其特征在于，所述信号检测单元包括：
第五开关，适于在其控制端接收到所述第一电源域的电源电压时导通，在其控制端未接收到所述第一电源域的电源电压时关断，所述第五开关的控制端耦接所述信号检测单元的控制端，所述第五开关的第一端耦接所述信号检测单元的输入端，所述第五开关的第二端耦接所述信号检测单元的输出端。
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