JP6962071B2 - レベルシフター、および電子機器 - Google Patents
レベルシフター、および電子機器 Download PDFInfo
- Publication number
- JP6962071B2 JP6962071B2 JP2017164249A JP2017164249A JP6962071B2 JP 6962071 B2 JP6962071 B2 JP 6962071B2 JP 2017164249 A JP2017164249 A JP 2017164249A JP 2017164249 A JP2017164249 A JP 2017164249A JP 6962071 B2 JP6962071 B2 JP 6962071B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- potential
- level
- circuit
- low
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
- H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
- H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
- H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
- H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
図1は、本発明の一実施形態によるレベルシフター30の構成例を示す図である。
レベルシフター30は、互いに動作電圧の異なる第1回路10と第2回路20との間の信号授受を仲介する。第1回路10は、例えばデジタル回路であり、第1高電位電源線PVDDLと第1低電位電源線PVSSLに接続されている。第1高電位電源線PVDDLの電位VDDLは第1低電位電源線PVSSLの電位VSSLよりも高く、電位VDDLと電位VSSLの電位差が第1回路10の動作電圧となる。第1回路10は、ハイレベルが電位VDDLであり、ローレベルが電位VSSLである入力信号INSを出力する。
以上がレベルシフター30の構成である。
以上本発明の一実施形態について説明したが、以下の変形を加えても勿論良い。
上記実施形態では、第1低電位電源線PVSSLと第2低電位電源線PVSSHとが夫々別個の電源線であったが、第1低電位(電位VSSL)と第2低電位(電位VSSH)が同じ電位であれば、第1低電位電源線PVSSLと第2低電位電源線PVSSHとを共通の電源線としても良い。また、第1低電位の第2低電位とが同じ電位である必要はなく、両者が異なっていても良い。第1低電位と第2低電位とが異なる場合、高電位側の回路(第2回路20)を間欠的に動作させる際に第1保護素子330a或いは第2保護素子330bを介して流れるリーク電流を低減させるために、第1低電位と第2低電位の電位差の絶対値が、第1保護素子330aの順方向電圧よりも小さく、かつ第2保護素子330bの順方向電圧よりも小さいことが好ましい。保護素子の順方向電圧とは、保護素子の第2端子および第1端子間の電圧であって、第2端子から第1端子へ流れる電流が急激に増加する電圧のことを言う。例えば、第1保護素子の順方向電圧と第2保護素子の順方向電圧が共にVthである場合には、以下の式(1)を満たすことが好ましい。
|VSSH−VSSL|<vth
次に、上記実施形態のレベルシフター30の応用例について説明する。図4は、上記レベルシフター30を適用したモバイル型のパーソナルコンピューター2000の構成例を示す図である。パーソナルコンピューター2000は、表示ユニット1000と本体部2010を備える。本体部2010には、電源スイッチ2001及びキーボード2002が設けられている。パーソナルコンピューター2000では、表示ユニット1000に表示させる画像を表す画像データを処理する画像処理回路(デジタル回路)と表示ユニット1000を駆動する駆動回路(アナログ回路)との間の信号伝送を仲介するためにレベルシフター30が用いられている。また、パーソナルコンピューター2000がWI−FIなどの無線通信機能を備えている場合には、無線通信を実現する無線通信部におけるベースバンド処理回路(デジタル回路)と無線電波の送受信を行う送受信回路(アナログ回路)間の信号伝送にもレベルシフター30が用いられている。
Claims (6)
- ハイレベルが第1高電位でありローレベルが第1低電位である入力信号を第1回路から入力し、前記入力信号をレベルシフトしてハイレベルが第2高電位でありローレベルが第2低電位である出力信号を第2回路へ出力するレベルシフターであって、
電源電位として前記第1高電位と前記第1低電位とが与えられ、第1信号と第2信号とを出力する組み合わせ回路と、
電源電位として前記第2高電位と前記第2低電位とが与えられ、前記第1信号および前記第2信号に応じて前記出力信号を生成するレベルシフト回路と、を備え、
前記第2高電位は前記第1高電位よりも高く、
前記組み合わせ回路には、前記第2高電位が前記レベルシフト回路に与えられたことによって論理レベルがアクティブとなり、前記第2高電位が前記レベルシフト回路に与えられなかったことによって論理レベルが非アクティブとなるように切り替えるイネーブル信号が与えられ、
前記組み合わせ回路は、前記イネーブル信号が非アクティブであれば前記第1信号および前記第2信号を共にローレベルとし、前記イネーブル信号がアクティブであれば前記第1信号および前記第2信号の一方をハイレベルとし、他方をローレベルとする
ことを特徴とするレベルシフター。
- 前記組み合わせ回路は、
前記イネーブル信号がアクティブの場合に、前記入力信号の論理レベルと同じ論理レベルとなる第1信号を出力し、前記イネーブル信号が非アクティブの場合に論理レベルがローレベルとなる第1信号を出力し、
前記イネーブル信号がアクティブの場合に、前記入力信号の論理レベルを反転した論理レベルとなる第2信号を出力し、前記イネーブル信号が非アクティブの場合に論理レベルがローレベルとなる第2信号を出力する、
ことを特徴とする請求項1に記載のレベルシフター。
- 前記イネーブル信号は、アクティブである場合にハイレベルとなり、
前記組み合わせ回路は、
前記イネーブル信号が入力されるインバーターと、
前記入力信号と前記インバーターの出力信号とが入力され、前記第2信号を出力する第1NORゲートと、
前記第1NORゲートの出力信号と前記インバーターの出力信号とが入力され、前記第1信号を出力する第2NORゲートと、
を有することを特徴とする請求項2に記載のレベルシフター。
- 前記組み合わせ回路における前記第1信号の出力端と前記レベルシフト回路における前記第1信号の入力端とに接続される第1保護回路と、
前記組み合わせ回路における前記第2信号の出力端と前記レベルシフト回路における前記第2信号の入力端とに接続される第2保護回路と、
を備え、
前記第1保護回路および前記第2保護回路の各々は、
前記組み合わせ回路から出力される信号の入力端と前記レベルシフト回路へ出力する信号の出力端とに接続される抵抗と、
前記第2高電位が高電源電位として供給される第1端子と前記レベルシフト回路へ出力する信号の出力端に接続される第2端子とを備え、前記第2端子の電位が前記第1端子の電位よりも高い場合に、前記第2端子から前記第1端子へ一方向に電流を流す第1保護素子と、
前記レベルシフト回路へ出力する信号の出力端に接続される第1端子と前記第2低電位が低電源電位として供給される第2端子とを備え、前記第2端子の電位が前記第1端子の電位よりも高い場合に、前記第2端子から前記第1端子へ一方向に電流を流す第2保護素子と、を含み、
前記第1低電位と前記第2低電位の電位差の絶対値が、前記第1保護素子の順方向電圧よりも小さく、かつ前記第2保護素子の順方向電圧よりも小さい
ことを特徴とする請求項1乃至3のうち何れか1項に記載のレベルシフター。
- 前記第1低電位と前記第2低電位とが同じ電位であることを特徴とする請求項1乃至4のうち何れか1項に記載のレベルシフター。
- 請求項1乃至5のうち何れか1項に記載のレベルシフターを含むことを特徴とする電子機器。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017164249A JP6962071B2 (ja) | 2017-08-29 | 2017-08-29 | レベルシフター、および電子機器 |
US16/114,575 US10804695B2 (en) | 2017-08-29 | 2018-08-28 | Level shifter and electronic apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017164249A JP6962071B2 (ja) | 2017-08-29 | 2017-08-29 | レベルシフター、および電子機器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2019041357A JP2019041357A (ja) | 2019-03-14 |
JP6962071B2 true JP6962071B2 (ja) | 2021-11-05 |
Family
ID=65435627
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017164249A Active JP6962071B2 (ja) | 2017-08-29 | 2017-08-29 | レベルシフター、および電子機器 |
Country Status (2)
Country | Link |
---|---|
US (1) | US10804695B2 (ja) |
JP (1) | JP6962071B2 (ja) |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000353946A (ja) * | 1999-06-10 | 2000-12-19 | Matsushita Electric Ind Co Ltd | レベルシフタ回路 |
KR100521370B1 (ko) * | 2003-01-13 | 2005-10-12 | 삼성전자주식회사 | 파워 검출부를 구비하여 누설 전류 경로를 차단하는 레벨쉬프터 |
JP3848263B2 (ja) * | 2003-01-15 | 2006-11-22 | 沖電気工業株式会社 | 半導体装置 |
TWI278093B (en) | 2005-07-15 | 2007-04-01 | Novatek Microelectronics Corp | Level shifter ESD protection circuit with power-on-sequence consideration |
DE102008056131A1 (de) * | 2008-11-06 | 2010-05-12 | Micronas Gmbh | Pegelschieber mit Natural-Transistoren |
US9257973B1 (en) * | 2014-11-04 | 2016-02-09 | Texas Instruments Incorporated | Supply-state-enabled level shifter interface circuit and method |
CN108322210A (zh) * | 2017-01-16 | 2018-07-24 | 中芯国际集成电路制造(上海)有限公司 | 一种电平转换电路 |
-
2017
- 2017-08-29 JP JP2017164249A patent/JP6962071B2/ja active Active
-
2018
- 2018-08-28 US US16/114,575 patent/US10804695B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20190067936A1 (en) | 2019-02-28 |
US10804695B2 (en) | 2020-10-13 |
JP2019041357A (ja) | 2019-03-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7406146B2 (en) | Shift register circuit | |
US20100201425A1 (en) | Level shift circuit | |
US7844026B2 (en) | Shift register with six transistors and liquid crystal display using the same | |
US10153771B2 (en) | Negative-level shifting circuit and a source driver and a display device using the circuit | |
KR20170098057A (ko) | 디스플레이 드라이버 ic와 이를 포함하는 디스플레이 시스템 | |
US10811899B2 (en) | Power switching circuit | |
KR101532271B1 (ko) | 저전력 고속 레벨 쉬프터 | |
US7804475B2 (en) | Systems for displaying images utilizing two clock signals | |
US8692618B2 (en) | Positive and negative voltage input operational amplifier set | |
US6369808B1 (en) | Drive circuit and display unit for driving a display device and portable equipment | |
JP6962071B2 (ja) | レベルシフター、および電子機器 | |
US9449710B2 (en) | Decoding and scan driver | |
US10862476B2 (en) | Semiconductor device and electronic device using the same | |
EP3779992A1 (en) | Shift register, gate driving circuit and display device | |
JP5719956B2 (ja) | 表示装置 | |
US20200252037A1 (en) | Load circuit of amplifier and driver circuit for supporting multiple interface standards | |
US20190066570A1 (en) | Selection and output circuit, and display device | |
JP5847969B2 (ja) | 表示装置 | |
JP2014171109A (ja) | レベルシフタ回路 | |
US20180197491A1 (en) | Liquid crystal display and demultiplexer thereof | |
JP5690870B2 (ja) | 表示装置 | |
JP6628837B2 (ja) | 電子機器 | |
JP2017173833A (ja) | 半導体装置 | |
JP6205014B2 (ja) | 表示装置 | |
JP6106227B2 (ja) | 半導体装置及び表示装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200713 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20210519 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20210525 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20210721 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20210914 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20210927 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6962071 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |