JP2014171109A - レベルシフタ回路 - Google Patents

Abstract

【課題】スイッチング素子の耐圧より高電圧の信号を出力するレベルシフタ回路を提供する。
【解決手段】第１のノードＮＢ１と出力ノードＶｏｕｔとの間に接続された第１のスイッチング素子ＳＷ１と、第１のノードＮＢ１と第１の中間電位ＶＭ１が与えられるノード及び高電位電源ＶＨとの間に接続された第２及び第３のスイッチング素子ＳＷ２，ＳＷ３と、第２のノードＮＢ２と出力ノードＶｏｕｔとの間に接続された第４のスイッチング素子ＳＷ４と、第２のノードＮＢ２と第２の中間電位ＶＭ２が与えられるノード及び低電位電源ＶＬとの間に接続された第５及び第６のスイッチング素子ＳＷ５，ＳＷ６とを備えている。
【選択図】図１

Description

本開示はレベルシフタ回路に関し、特にスイッチング素子の耐圧より高電圧の信号を出力するレベルシフタ回路に関するものである。

例えば、液晶表示装置は、液晶表示素子とその液晶表示素子を駆動するための駆動装置等とを備えている。このうち液晶表示素子は、基本的に一対の基板とこれら基板間に挟持された液晶とを含んでおり、この液晶に所定の駆動電圧を印加することによって液晶分子の配列を制御し、素子に入射される外光を変調して目的とする画像の表示等を行う。

上記の駆動電圧を制御する駆動装置としては、データドライバ回路等があり、一般的に液晶の動作範囲は数Ｖ〜１０Ｖ程度である。そのため、通常、データドライバ回路の出力駆動部は比較的高耐圧特性を有するチャネル型トランジスタで構成されている。高耐圧特性を有するチャネル型トランジスタは、構造上、製造工程の増加及びチップサイズの増加が必要であり、よって製造コストが増加するという課題があった。

上記の課題を解決するため、例えば特許文献１には、図７に示すような高電圧レベルシフタ回路の一例が開示されている。

図７のレベルシフタ回路の構成によると、入力信号が低レベルのときは、Ｎチャネル型の第１、第３のＭＯＳトランジスタ（Ｑ１，Ｑ３）及びＰチャネル型の第６，第８のＭＯＳトランジスタ（Ｑ６，Ｑ８）がオフ、Ｎチャネル型の第２、第４のＭＯＳトランジスタ（Ｑ２，Ｑ４）及びＰチャネル型の第５、第７のＭＯＳトランジスタ（Ｑ５，Ｑ７）がオンとなる。これにより、第３のＭＯＳトランジスタ（Ｑ３）、及びソース電極を基準電位点（通常接地電位点）と接続する第１のＭＯＳトランジスタ（Ｑ１）のソース・ドレイン間電圧は第２の電源電位の１／２に抑えられる。

また、オン状態の第２，第４のＭＯＳトランジスタ（Ｑ２，Ｑ４）のドレイン電極には、第６、第８のＭＯＳトランジスタ（Ｑ６，Ｑ８）がオフであるので第１、第２の電源電位（ＶＤＤ１，ＶＤＤ２）が供給されなくなり、その電位は接地近傍に低下する。すなわち第２，第４のＭＯＳトランジスタ（Ｑ２，Ｑ４）のソース・ドレイン間電圧はほぼ０Ｖとなる。入力信号が高レベルのときは、それぞれのＭＯＳトランジスタのオン／オフが上記の場合と逆になり、第２、第４のＭＯＳトランジスタ（Ｑ２，Ｑ４）のソース・ドレイン間電圧が第２の電源電位の１／２（第１の電源電位）に、第１，第３のＭＯＳトランジスタ（Ｑ１，Ｑ３）のソース・ドレイン間電圧はほぼ０Ｖとなる。

したがって、Ｎチャネル型の第１〜第４のＭＯＳトランジスタ（Ｑ１〜Ｑ４）のソース・ドレイン間電圧は、何れの場合でも第２の電源電位の１／２（第１の電源電位）を越えることがない。すなわち、図７に示すようなレベルシフタ回路を用いることにより、第１〜第４のＭＯＳトランジスタ（Ｑ１〜Ｑ４）についてオフセットゲート構造やＬＤＤ構造の高耐電圧型としなくてすむ。

また、例えば特許文献２には、図８に示すような高電圧レベルシフタ回路の一例が開示されている。

図８のレベルシフタ回路の構成によると、第３の経路（５４）を通じて、第１のスイッチング素子と第２のスイッチング素子との間に第３の電圧を供給し、第４の経路（６４）を通じて、第３のスイッチング素子と第４のスイッチング素子との間に第４の電圧を供給することができる。これによって、第１、第２、第３、及び第４のスイッチング素子の各々に印加される電圧を、第１の電圧と第２の電圧との間の電圧差よりも小さくすることができる。したがって、第１の電圧と第２の電圧との間の電圧差が、第１〜第４のスイッチング素子の各々の耐圧より大きくても、第１及び第２の電圧をノードから取り出すことが可能となる。

特開平６−２８３９７９号公報 特開２００７−１７４００１号公報

しかしながら、図７に示すようなレベルシフタ回路では、特許文献１に記載のとおり、出力ノード（Ｖｏｕｔ）がロウレベルの場合、出力ノード（Ｖｏｕｔ）には接地電位（０Ｖ）が印加される一方、第７のＭＯＳトランジスタ（Ｑ７）のドレイン電極及び第８のＭＯＳトランジスタ（Ｑ８）のゲート電極には第２の電源電位（ＶＤＤ２）が印加されるため、第７及び第８のＭＯＳトランジスタ（Ｑ７，Ｑ８）のゲート−ドレイン間電圧は、出力ノード（Ｖｏｕｔ）の振幅レベルとなる。

同様に、出力ノード（Ｖｏｕｔ）がハイレベルの場合、出力ノード（Ｖｏｕｔ）には第２の電源電位（ＶＤＤ２）が印加され、第７のＭＯＳトランジスタ（Ｑ７）のドレイン電極及び第８のＭＯＳトランジスタ（Ｑ８）のゲート電極には接地電位（０Ｖ）が印加されるため、第７及び第８のＭＯＳトランジスタ（Ｑ７，Ｑ８）のゲート−ドレイン間電圧は、出力ノード（Ｖｏｕｔ）の振幅レベルとなる。

したがって、少なくとも第７及び第８のＭＯＳトランジスタ（Ｑ７，Ｑ８）には出力ノード（Ｖｏｕｔ）の振幅電圧に対応する耐圧構造が必要であり、レベルシフタ回路を構成する全てのトランジスタにおいて、出力ノード（Ｖｏｕｔ）の振幅電圧より低い耐圧構造のトランジスタでレベルシフタ回路を構成することが実現できていない。

また、図８に示すようなレベルシフタ回路では、特許文献２に記載のとおり、出力ノード（Ｖｏｕｔ）がロウレベルの場合、出力ノード（Ｖｏｕｔ）には電源電位（Ｖ−５）が印加され、入力ノード（Ｖｉｎ１）には電源電圧（Ｖ１０）が印加されるため、Ｐチャネル型トランジスタ（５０）のゲート−ドレイン間電圧は、出力ノード（Ｖｏｕｔ）の振幅レベルとなる。

同様に、出力ノード（Ｖｏｕｔ）がハイレベルの場合、出力ノード（Ｖｏｕｔ）には電源電圧（Ｖ１０）が印加され、入力ノード（Ｖｉｎ２）には電源電位（Ｖ−５）が印加されるため、Ｎチャネル型トランジスタ（６０）のゲート−ドレイン間電圧は、出力ノード（Ｖｏｕｔ）の振幅レベルとなる。

したがって、少なくともＰチャネル型トランジスタ（５０）及びＮチャネル型トランジスタ（６０）には出力ノード（Ｖｏｕｔ）の振幅電圧に対応する耐圧構造が必要であり、レベルシフタ回路を構成する全てのトランジスタにおいて、出力ノード（Ｖｏｕｔ）の振幅電圧より低い耐圧構造のチャネル型トランジスタでレベルシフタ回路を構成することが実現できていない。

上記の課題に鑑み、本開示は、低耐圧系のトランジスタを用いて、その低耐圧系のトランジスタの耐圧よりも高い高電圧の信号を出力するレベルシフタ回路を提供することを目的とする。

本開示の第１態様では、レベルシフタ回路は、第１のノードと出力ノードとの間に接続され、導通状態と非導通状態とを切り替え可能に構成された第１のスイッチング素子と、前記第１のノードと第１の中間電位が与えられるノードとの間に接続され、導通状態と非導通状態とを切り替え可能に構成された第２のスイッチング素子と、前記第１のノードと前記第１の中間電位よりも高電位の高電位電源との間に接続され、導通状態と非導通状態とを切り替え可能に構成された第３のスイッチング素子と、第２のノードと出力ノードとの間に接続され、導通状態と非導通状態とを切り替え可能に構成された第４のスイッチング素子と、前記第２のノードと前記第１の中間電位以下の電位である第２の中間電位が与えられるノードとの間に接続され、導通状態と非導通状態とを切り替え可能に構成された第５のスイッチング素子と、前記第２のノードと前記第２の中間電位よりも低電位の低電位電源との間に接続され、導通状態と非導通状態とを切り替え可能に構成された第６のスイッチング素子とを備えている。

この第１態様によると、第１〜第６のスイッチング素子のそれぞれの両端子間に印加される電圧を、出力ノードの振幅電圧よりも小さくすることができる。具体的には、例えば第２のスイッチング素子を導通状態にした場合、第１のノードには第１の中間電位が供給される。これにより、第１のスイッチング素子が非導通状態であり、かつ出力ノードに低電位電源の電圧が供給された場合においても、第１のスイッチング素子の両端には、出力ノードの振幅電圧（例えば、高電位電源の電位−低電位電源の電位）よりも低い電圧（例えば、第１の中間電位−低電位電源の電位）しか印加されない。同様に、例えば第５のスイッチング素子を導通状態にした場合、第２のノードには第２の中間電位が供給される。これにより、第４のスイッチング素子が非導通状態であり、かつ出力ノードに高電位電源の電圧が供給された場合においても、第４のスイッチング素子の両端には、出力ノードの振幅電圧（例えば、高電位電源の電位−低電位電源の電位）よりも低い電圧（例えば、高電位電源の電位−第２の中間電位）しか印加されない。同様にして、第３のスイッチング素子及び第６のスイッチング素子の両端にも出力ノードの振幅電圧よりも低い電圧しか印加されないようにすることができる。このように、第１〜第６のスイッチング素子の両端子間に印加される電圧を、出力ノードの振幅電圧よりも小さくすることができるため、出力ノードの振幅電圧より低い耐圧構造のスイッチング素子によってレベルシフタ回路を構成することができる。すなわち、低耐圧系のスイッチング素子を用いて、そのスイッチング素子の耐圧より高電圧の信号を出力することができる。

本開示によると、レベルシフタ回路内のスイッチング素子の両端子間に印加される電圧を、出力ノードの振幅電圧よりも小さくすることができる。これにより、低耐圧系のスイッチング素子を用いて、スイッチング素子の耐圧より高電圧の信号を出力することができる。

本開示に係るレベルシフタ回路の概念図である。 本開示に係るレベルシフタ回路の他の概念図である。 実施の形態１に係るレベルシフタ回路の構成例を示す図である。 実施の形態１におけるレベルシフタ回路の動作を示すタイミングチャートである。 実施の形態２に係るレベルシフタ回路の構成例を示す図である。 実施の形態２におけるレベルシフタ回路の動作を示すタイミングチャートである。 従来のレベルシフタ回路における回路構成例を示す図である。 従来のレベルシフタ回路における回路構成の他の例を示す図である。

図１は本開示に係るレベルシフタ回路の概念図である。図１において、レベルシフタ回路は、第１のノード（ＮＢ１）と出力ノード（Ｖｏｕｔ）との間に接続され、導通状態と非導通状態とを切り替え可能に構成された第１のスイッチング素子（ＳＷ１）と、第１のノード（ＮＢ１）と第１の中間電位（ＶＭ１）が与えられるノードとの間に接続され、導通状態と非導通状態とを切り替え可能に構成された第２のスイッチング素子（ＳＷ２）と、第１のノード（ＮＢ１）と高電位電源（ＶＨ）との間に接続され、導通状態と非導通状態とを切り替え可能に構成された第３のスイッチング素子（ＳＷ３）と、第２のノード（ＮＢ２）と出力ノード（Ｖｏｕｔ）との間に接続され、導通状態と非導通状態とを切り替え可能に構成された第４のスイッチング素子（ＳＷ４）と、第２のノード（ＮＢ２）と第２の中間電位（ＶＭ２）が与えられるノードとの間に接続され、導通状態と非導通状態とを切り替え可能に構成された第５のスイッチング素子（ＳＷ５）と、第２のノード（ＮＢ２）と低電位電源（ＶＬ）との間に接続され、導通状態と非導通状態とを切り替え可能に構成された第６のスイッチング素子（ＳＷ６）とを備えている。

ここで、高電位電源（ＶＨ）の電位ＶＨ、第１及び第２の中間電位（ＶＭ１，ＶＭ２）の電位ＶＭ１，ＶＭ２、及び低電位電源（ＶＬ）の電位ＶＬは以下の式（１）を満たすように設定する。

ＶＬ ＜ ＶＭ２ ≦ ＶＭ１ ＜ ＶＨ ・・・ （１）

＜動作の説明＞
［第１のモード］
図１のレベルシフタ回路において、第１、第３及び第５のスイッチング素子（ＳＷ１，ＳＷ３，ＳＷ５）が導通状態に制御（以下、オン制御と称する）される一方、第２、第４及び第６のスイッチング素子（ＳＷ２，ＳＷ４，ＳＷ６）が非導通状態に制御（以下、オフ制御と称する）された場合、出力ノード（Ｖｏｕｔ）には高電位電源（ＶＨ）の電圧が供給される（以下、第１のモードと称する）。

このとき、第２のスイッチング素子（ＳＷ２）の両端子間に印加される電圧は、高電位電源（ＶＨ）と第１の中間電位（ＶＭ１）との差分電圧となる。同様に、第４のスイッチング素子（ＳＷ４）の両端子間に印加される電圧は、高電位電源（ＶＨ）と第２の中間電位（ＶＭ２）との差分電圧となり、第６のスイッチング素子（ＳＷ６）の両端子間に印加される電圧は、第２の中間電位（ＶＭ２）と低電位電源（ＶＬ）との差分電圧となる。

［第２のモード］
図１のレベルシフタ回路において、第２、第４及び第６のスイッチング素子（ＳＷ２，ＳＷ４，ＳＷ６）がオン制御される一方、第１、第３及び第５のスイッチング素子（ＳＷ１，ＳＷ３，ＳＷ５）がオフ制御された場合、出力ノード（Ｖｏｕｔ）には低電位電源（ＶＬ）の電圧が供給される（以下、第２のモードと称する）。

このとき、第１のスイッチング素子（ＳＷ１）の両端子間に印加される電圧は、第１の中間電位（ＶＭ１）と低電位電源（ＶＬ）との差分電圧となる。同様に、第３のスイッチング素子（ＳＷ３）の両端子間に印加される電圧は、高電位電源（ＶＨ）と第１の中間電位（ＶＭ１）との差分電圧となり、第５のスイッチング素子（ＳＷ５）の両端子間に印加される電圧は、第２の中間電位（ＶＭ２）と低電位電源（ＶＬ）との差分電圧となる。

以上のように、本態様によると、レベルシフタ回路において、第１〜第６のスイッチング素子（ＳＷ１〜ＳＷ６）の両端子間に印加される電圧を、出力ノード（Ｖｏｕｔ）の振幅電圧よりも小さくすることができる。これにより、第１〜第６のスイッチング素子（ＳＷ１〜ＳＷ６）を出力ノード（Ｖｏｕｔ）の振幅電圧よりも低い耐圧構造で実現することができる。これにより、製造コストの低減化という効果を得ることができる。

なお、第１及び第２の中間電位（ＶＭ１，ＶＭ２）を共通電位としてもよい。

図２は本開示に係るレベルシフタ回路の他の概念図である。図２のレベルシフタ回路において、図１と異なるのは、第１及び第２の中間電位（ＶＭ１，ＶＭ２）が実質的に同電位である点、すなわち、第１及び第２の中間電位（ＶＭ１，ＶＭ２）として共通の中間電位（ＶＭ）が与えられている点である。図２において、第２のスイッチング素子（ＳＷ２）は第１のノード（ＮＢ１）と中間電位（ＶＭ）との間に接続されており、第５のスイッチング素子（ＳＷ５）は第２のノード（ＮＢ２）と中間電位（ＶＭ）との間に接続されている。それ以外の構成については、図１と同様の構成であり、その説明を省略する。

ここで、高電位電源（ＶＨ）の電位ＶＨ、中間電位（ＶＭ）の電位ＶＭ、及び低電位電源（ＶＬ）の電位ＶＬは以下の式（２）を満たすように設定する。

ＶＬ ＜ ＶＭ ＜ ＶＨ ・・・ （２）

＜動作の説明＞
図２のレベルシフタ回路が第１のモードで動作した場合、第２のスイッチング素子（ＳＷ２）の両端子間に印加される電圧は、高電位電源（ＶＨ）と中間電位（ＶＭ）との差分電圧となる。同様に、第４のスイッチング素子（ＳＷ４）の両端子間に印加される電圧は、高電位電源（ＶＨ）と中間電位（ＶＭ）との差分電圧となり、第６のスイッチング素子（ＳＷ６）の両端子間に印加される電圧は、中間電位（ＶＭ）と低電位電源（ＶＬ）との差分電圧となる。

図２のレベルシフタ回路が第２のモードで動作した場合、第１のスイッチング素子（ＳＷ１）の両端子間に印加される電圧は、中間電位（ＶＭ）と低電位電源（ＶＬ）との差分電圧となる。同様に、第３のスイッチング素子（ＳＷ３）の両端子間に印加される電圧は、高電位電源（ＶＨ）と中間電位（ＶＭ）との差分電圧となり、第５のスイッチング素子（ＳＷ５）の両端子間に印加される電圧は、中間電位（ＶＭ）と低電位電源（ＶＬ）との差分電圧となる。

以上のように、本態様によると、レベルシフタ回路において、第１〜第６のスイッチング素子（ＳＷ１〜ＳＷ６）の両端子間に印加される電圧を、出力ノード（Ｖｏｕｔ）の振幅電圧よりも小さくすることができる。これにより、第１〜第６のスイッチング素子（ＳＷ１〜ＳＷ６）を出力ノード（Ｖｏｕｔ）の振幅電圧よりも低耐圧構造で実現することができる。これにより、製造コストの低減化という効果を得ることができる。

なお、例えば、高電位電源（ＶＨ）と低電位電源（ＶＬ）との和の半分程度の電位に中間電位（ＶＭ）を設定した場合、スイッチング素子の耐圧に対し、およそ２倍の高電圧の信号を出力することができる。したがって、高電圧の信号を出力する場合において、例えば、出力信号の電圧の半分の耐圧を有する低耐圧系のスイッチング素子を用いることが可能となる。一方で、中間電位（ＶＭ）は必ずしも高電位電源（ＶＨ）と低電位電源（ＶＬ）との和の半分の電位にする必要はない。

また、図１及び図２において、動作のモードは上記の２つに限られるものではなく、他のモードを有していてもよい。例えば、以下に示す第３、第４のモードを有していてもよい。以下では、図１を用いて第３、第４のモードについて詳細に説明する。

［第３のモード］
第３のモードでは、図１のレベルシフタ回路において、第２、第４及び第５のスイッチング素子（ＳＷ２，ＳＷ４，ＳＷ５）がオン制御される一方、第１、第３及び第６のスイッチング素子（ＳＷ１，ＳＷ３，ＳＷ６）がオフ制御される。第３のモードでは、出力ノード（Ｖｏｕｔ）には第２の中間電位（ＶＭ２）が供給される。

このとき、第１のスイッチング素子（ＳＷ１）の両端子間に印加される電圧は、第１の中間電位（ＶＭ１）と第２の中間電位（ＶＭ２）との差分電圧となる。同様に、第３のスイッチング素子（ＳＷ３）の両端子間に印加される電圧は、高電位電源（ＶＨ）と第１の中間電位（ＶＭ１）との差分電圧となり、第６のスイッチング素子（ＳＷ６）の両端子間に印加される電圧は、第２の中間電位（ＶＭ２）と低電位電源（ＶＬ）との差分電圧となる。

［第４のモード］
第４のモードでは、図１のレベルシフタ回路において、第１、第２及び第５のスイッチング素子（ＳＷ１，ＳＷ２，ＳＷ５）がオン制御される一方、第３、第４及び第６のスイッチング素子（ＳＷ３，ＳＷ４，ＳＷ６）がオフ制御される。第４のモードでは、出力ノード（Ｖｏｕｔ）には第１の中間電位（ＶＭ１）が供給される。

このとき、第３のスイッチング素子（ＳＷ３）の両端子間に印加される電圧は、高電位電源（ＶＨ）と第１の中間電位（ＶＭ１）との差分電圧となる。同様に、第４のスイッチング素子（ＳＷ４）の両端子間に印加される電圧は、第１の中間電位（ＶＭ１）と第２の中間電位（ＶＭ２）との差分電圧となり、第６のスイッチング素子（ＳＷ６）の両端子間に印加される電圧は、第２の中間電位（ＶＭ２）と低電位電源（ＶＬ）との差分電圧となる。

以上のように、４つの動作モードを有することによって、出力信号が動的に変化する場合において、第１〜第６のスイッチング素子（ＳＷ１〜ＳＷ６）の各端子間に動的に印加される電圧を動的に制御することができる。これにより、より安全に低耐圧系のスイッチング素子を用いて、そのスイッチング素子の耐圧よりも高電圧の信号を出力することができる。これにより、製造コストの低減化という効果を得ることができる。

なお、上述のレベルシフタ回路において、第１〜第６のスイッチング素子（ＳＷ１〜ＳＷ６）を制御する制御部を備えていてもよい（図示しない）。制御部は、例えば出力ノード（Ｖｏｕｔ）が動的に変化する場合において、上述の第１〜第４のモードに対応する第１〜第６のスイッチング素子（ＳＷ１〜ＳＷ６）を動的にオンオフ制御する。

以下、本開示に係る最良の形態について、図面を参照しながら詳細に説明する。

（実施の形態１）
図３は実施の形態１に係るレベルシフタ回路の構成例を示す図である。図３において、ＰＴ１〜ＰＴ３はＰチャネル型トランジスタであり、ＮＴ１〜ＮＴ３はＮチャネル型トランジスタである。また、ＤＰはＰチャネル型トランジスタ（ＰＴ３）の構造上、ソース電極とドレイン電極との間に生成される寄生ダイオードである。同様に、ＤＮはＮチャネル型トランジスタ（ＮＴ３）の構造上、ソース電極とドレイン電極との間に生成される寄生ダイオードである。

具体的には、レベルシフタ回路は、高電位電源（ＶＨ）と第１のノード（ＮＣ１）との間に接続され、ゲートに第１の入力ノード（Ｖｉｎ１）からの第１の入力信号を受ける第３のスイッチング素子としての第１のＰチャネル型トランジスタ（ＰＴ１）と、第１のノード（ＮＣ１）と第１の中間電位（ＶＭ１）との間に接続され、ゲートに第１の入力ノード（Ｖｉｎ１）からの第１の入力信号を受ける第２のスイッチング素子としての第１のＮチャネル型トランジスタ（ＮＴ１）と、第１のノード（ＮＣ１）と出力ノード（Ｖｏｕｔ）との間に接続され、ゲートに第１の中間電位（ＶＭ１）の電圧を受ける第１のスイッチング素子としての第３のＰチャネル型トランジスタ（ＰＴ３）とを備えている。

レベルシフタ回路は、さらに、第２の中間電位（ＶＭ２）と第２のノード（ＮＣ２）との間に接続され、ゲートに第２の入力ノード（Ｖｉｎ２）からの第２の入力信号を受ける第５のスイッチング素子としての第２のＰチャネル型トランジスタ（ＰＴ２）と、第２のノード（ＮＣ２）と低電位電源（ＶＬ）との間に接続され、ゲートに第２の入力ノード（Ｖｉｎ２）からの第２の入力信号を受ける第６のスイッチング素子としての第２のＮチャネル型トランジスタ（ＮＴ２）と、出力ノード（Ｖｏｕｔ）と第２のノード（ＮＣ２）との間に接続され、ゲートに第２の中間電位（ＶＭ２）の電圧を受ける第４のスイッチング素子としての第３のＮチャネル型トランジスタ（ＮＴ３）とを備えている。

ここで、高電位電源（ＶＨ）の電位ＶＨ、第１及び第２の中間電位（ＶＭ１，ＶＭ２）の電位ＶＭ１，ＶＭ２、及び低電位電源（ＶＬ）の電位ＶＬは上述の式（１）を満たすように設定する。

＜動作の説明＞
図３に示すレベルシフタ回路の基本動作について、図４のタイミングチャートを用いて説明する。

ここで、図４のタイミングチャートに示すように、第１の入力ノード（Ｖｉｎ１）には、ロウレベルを第１の中間電位（ＶＭ１）の電圧、ハイレベルを高電位電源（ＶＨ）の電圧とする信号が入力されるものとする。また、第２の入力ノード（Ｖｉｎ２）には、ロウレベルを低電位電源（ＶＬ）の電圧、ハイレベルを第２の中間電位（ＶＭ２）の電圧とする信号が入力されるものとする。

［時間Ｔ００の前後］
時間Ｔ００の前は、第１及び第２の入力ノード（Ｖｉｎ１，Ｖｉｎ２）にはロウレベルの信号が入力されている。したがって、第１のノード（ＮＣ１）の電圧はＶＨであり、第２のノード（ＮＣ２）の電圧はＶＭ２である。第３のＰチャネル型トランジスタ（ＰＴ３）は、ゲートに第１の中間電位（ＶＭ１）が印加されているため、ゲート−ソース間の電圧が上昇し、オンとなる。一方で、第３のＮチャネル型トランジスタ（ＮＴ３）のゲートには、第２の中間電位（ＶＭ２）が印加されているため、第３のＮチャネル型トランジスタ（ＮＴ３）はオフとなる。したがって、出力ノード（Ｖｏｕｔ）には高電位電源（ＶＨ）の電圧ＶＨが供給される。

その後、第１の入力ノード（Ｖｉｎ１）の信号がロウレベルからハイレベルに変化すると、第１のＰチャネル型トランジスタ（ＰＴ１）は、ゲート−ソース間の電圧が下降しオフ状態となる一方、第１のＮチャネル型トランジスタ（ＮＴ１）は、ゲート−ソース間の電圧が上昇しオン状態となる。したがって、第１のノード（ＮＣ１）の電圧は電圧ＶＭ１となる。ここで、出力ノード（Ｖｏｕｔ）の電圧ＶＨが第１のノード（ＮＣ１）の電圧ＶＭ１より大きいため、第３のＰチャネル型トランジスタ（ＰＴ３）のソース−ドレイン間に生成される寄生ダイオード（ＤＰ）によって、出力ノード（Ｖｏｕｔ）には第１の中間電位（ＶＭ１）の電圧ＶＭ１に寄生ダイオード（ＤＰ）の順方向電圧ＶＤＰを足した電圧（ＶＭ１＋ＶＤＰ）が供給される。

［時間Ｔ０１の前後］
第２の入力ノード（Ｖｉｎ２）の信号がロウレベルからハイレベルに変化している。この信号の変化によって、第２のＰチャネル型トランジスタ（ＰＴ２）は、ゲート−ソース間の電圧が下降しオフ状態となる一方、第２のＮチャネル型トランジスタ（ＮＴ２）は、ゲート−ソース間の電圧が上昇しオン状態となる。したがって、第２のノード（ＮＣ２）の電圧は電圧ＶＬに変化する。第３のＮチャネル型トランジスタ（ＮＴ３）は、ゲートに第２の中間電位（ＶＭ２）が印加されているため、ゲート−ソース間の電圧が上昇し、オンとなる。一方で、第１のノード（ＮＣ１）の電圧はＶＭ１を維持している。これにより、出力ノード（Ｖｏｕｔ）には、低電位電源（ＶＬ）の電圧ＶＬが供給される。

［時間Ｔ０２の前後］
第２の入力ノード（Ｖｉｎ２）の信号がハイレベルからロウレベルに変化している。この信号の変化によって、第２のＰチャネル型トランジスタ（ＰＴ２）は、ゲート−ソース間の電圧が上昇しオン状態となる一方、第２のＮチャネル型トランジスタ（ＮＴ２）は、ゲート−ソース間の電圧が下降しオフ状態となる。したがって、第２のノード（ＮＣ２）の電圧は電圧ＶＭ２に変化する。ここで、出力ノード（Ｖｏｕｔ）の電圧ＶＬが第２のノード（ＮＣ２）の電圧ＶＭ２より小さいため、第３のＮチャネル型トランジスタ（ＮＴ３）のソース−ドレイン間に生成される寄生ダイオード（ＤＮ）によって、出力ノード（Ｖｏｕｔ）には第２の中間電位（ＶＭ２）の電圧ＶＭ２から寄生ダイオード（ＤＮ）の順方向電圧ＶＤＮを引いた電圧（ＶＭ２−ＶＤＮ）が供給される。このとき、第１のノード（ＮＣ１）の電圧はＶＭ１を維持している。

［時間Ｔ０３の前後］
第１の入力ノード（Ｖｉｎ１）の信号がハイレベルからロウレベルに変化している。この信号の変化によって、第１のＰチャネル型トランジスタ（ＰＴ１）は、ゲート−ソース間の電圧が上昇しオン状態となる一方、第１のＮチャネル型トランジスタ（ＮＴ１）は、ゲート−ソース間の電圧が下降しオフ状態となる。したがって、第１のノード（ＮＣ１）の電圧は電圧ＶＨに変化する。第３のＰチャネル型トランジスタ（ＰＴ３）は、ゲートに第１の中間電位（ＶＭ１）が印加されているため、ゲート−ソース間の電圧が上昇し、オンとなる。一方で、第２のノード（ＮＣ２）の電圧はＶＭ２を維持している。これにより、出力ノード（Ｖｏｕｔ）には、高電位電源（ＶＨ）の電圧ＶＨが供給される。

以上のように、本態様によると、レベルシフタ回路において、出力ノード（Ｖｏｕｔ）が動的に変化する際、出力ノード（Ｖｏｕｔ）の電圧が（ＶＭ１＋ＶＤＰ）または（ＶＭ２−ＶＤＮ）になる期間を設けることによって、第１〜第３のＮチャネル型トランジスタ（ＮＴ１〜ＮＴ３）及び第１〜第３のＰチャネル型トランジスタ（ＰＴ１〜ＰＴ３）の各端子間に印加される電圧を、出力ノード（Ｖｏｕｔ）の振幅電圧である電圧（ＶＨ−ＶＬ）よりも小さくすることができる。これにより、第１〜第３のＮチャネル型トランジスタ（ＮＴ１〜ＮＴ３）及び第１〜第３のＰチャネル型トランジスタ（ＰＴ１〜ＰＴ３）を出力ノード（Ｖｏｕｔ）の振幅電圧よりも低い耐圧構造で実現することができる。これにより、製造コストの低減化という効果を得ることができる。

（実施の形態２）
図５は実施の形態２に係るレベルシフタ回路の構成例を示す図である。図５のレベルシフタ回路において、図３と異なるのは、第１及び第２の中間電位（ＶＭ１，ＶＭ２）が実質的に同電位である点、すなわち共通の中間電位（ＶＭ）となっている点である。図５において、第１のＮチャネル型トランジスタ（ＮＴ１）は、第１のノード（ＮＣ１）と中間電位（ＶＭ）との間に接続され、ゲートに第１の入力ノード（Ｖｉｎ１）からの第１の入力信号を受ける。また、第２のＰチャネル型トランジスタ（ＰＴ２）は、中間電位（ＶＭ）と第２のノード（ＮＣ２）との間に接続され、ゲートに第２の入力ノード（Ｖｉｎ２）からの第２の入力信号を受ける。それ以外の構成については、図３と同様の構成であり、その説明を省略する。

ここで、高電位電源（ＶＨ）の電位ＶＨ、中間電位（ＶＭ）の電位ＶＭ、及び低電位電源（ＶＬ）の電位ＶＬは上述の式（２）を満たすように設定する。

＜動作の説明＞
図５に示す回路の基本動作について、図６のタイミングチャートを用いて説明する。

ここで、図６のタイミングチャートに示すように、第１の入力ノード（Ｖｉｎ１）には、ロウレベルを中間電位（ＶＭ）の電圧、ハイレベルを高電位電源（ＶＨ）の電圧とする信号が入力されるものとする。また、第２の入力ノード（Ｖｉｎ２）には、ロウレベルを低電位電源（ＶＬ）の電圧、ハイレベルを中間電位（ＶＭ）の電圧とする信号が入力されるものとする。

［時間Ｔ００の前後］
時間Ｔ００の前は、第１及び第２の入力ノード（Ｖｉｎ１，Ｖｉｎ２）にはロウレベルの信号が入力されている。したがって、第１のノード（ＮＣ１）の電圧は電圧ＶＨであり、第２のノード（ＮＣ２）の電圧は電圧ＶＭである。第３のＰチャネル型トランジスタ（ＰＴ３）は、ゲートに中間電位（ＶＭ）が印加されているため、ゲート−ソース間の電圧が上昇し、オンとなる。一方で、第３のＮチャネル型トランジスタ（ＮＴ３）は、ゲートに中間電位（ＶＭ）が印加されているため、オフとなる。したがって、出力ノード（Ｖｏｕｔ）には高電位電源（ＶＨ）の電圧ＶＨが供給される。

その後、第１の入力ノード（Ｖｉｎ１）の信号がロウレベルからハイレベルに変化すると、第１のＰチャネル型トランジスタ（ＰＴ１）は、ゲート−ソース間の電圧が下降しオフ状態となる一方、第１のＮチャネル型トランジスタ（ＮＴ１）は、ゲート−ソース間の電圧が上昇しオン状態となる。したがって、第１のノード（ＮＣ１）の電圧は電圧ＶＭとなる。ここで、出力ノード（Ｖｏｕｔ）の電圧ＶＨが第１のノード（ＮＣ１）の電圧ＶＭより大きいため、第３のＰチャネル型トランジスタ（ＰＴ３）のソース−ドレイン間に生成される寄生ダイオード（ＤＰ）によって、出力ノード（Ｖｏｕｔ）には中間電位（ＶＭ）の電圧ＶＭに寄生ダイオード（ＤＰ）の順方向電圧ＶＤＰを足した電圧（ＶＭ＋ＶＤＰ）が供給される。

［時間Ｔ０１の前後］
第２の入力ノード（Ｖｉｎ２）の信号がロウレベルからハイレベルに変化している。この信号の変化によって、第２のＰチャネル型トランジスタ（ＰＴ２）は、ゲート−ソース間の電圧が下降しオフ状態となる一方、第２のＮチャネル型トランジスタ（ＮＴ２）は、ゲート−ソース間の電圧が上昇しオン状態となる。したがって、第２のノード（ＮＣ２）の電圧は電圧ＶＬに変化する。第３のＮチャネル型トランジスタ（ＮＴ３）は、ゲートに中間電位（ＶＭ）が印加されているため、ゲート−ソース間の電圧が上昇し、オンとなる。一方で、第１のノード（ＮＣ１）の電圧はＶＭを維持している。これにより、出力ノード（Ｖｏｕｔ）には、低電位電源の電圧ＶＬが供給される。

［時間Ｔ０２の前後］
第２の入力ノード（Ｖｉｎ２）の信号がハイレベルからロウレベルに変化している。この信号の変化によって、第２のＰチャネル型トランジスタ（ＰＴ２）は、ゲート−ソース間の電圧が上昇しオン状態となる一方、第２のＮチャネル型トランジスタ（ＮＴ２）は、ゲート−ソース間の電圧が下降しオフ状態となる。したがって、第２のノード（ＮＣ２）の電圧は電圧ＶＭに変化する。ここで、出力ノード（Ｖｏｕｔ）の電圧ＶＬが第２のノード（ＮＣ２）の電圧ＶＭより小さいため、第３のＮチャネル型トランジスタ（ＮＴ３）のソース−ドレイン間に生成される寄生ダイオード（ＤＮ）によって、出力ノード（Ｖｏｕｔ）には中間電位（ＶＭ）の電圧ＶＭから寄生ダイオード（ＤＮ）の順方向電圧ＶＤＮを引いた電圧（ＶＭ−ＶＤＮ）が供給される。このとき、第１のノード（ＮＣ１）の電圧はＶＭを維持している。

［時間Ｔ０３の前後］
第１の入力ノード（Ｖｉｎ１）の信号がハイレベルからロウレベルに変化している。この信号の変化によって、第１のＰチャネル型トランジスタ（ＰＴ１）は、ゲート−ソース間の電圧が上昇しオン状態となる一方、第１のＮチャネル型トランジスタ（ＮＴ１）は、ゲート−ソース間の電圧が下降しオフ状態となる。したがって、第１のノード（ＮＣ１）の電圧はＶＨに変化する。第３のＰチャネル型トランジスタ（ＰＴ３）は、ゲートに中間電位（ＶＭ）が印加されているため、ゲート−ソース間の電圧が上昇し、オンとなる。一方で、第２のノード（ＮＣ２）の電圧はＶＭを維持している。これにより、出力ノード（Ｖｏｕｔ）には、高電位電源（ＶＨ）の電圧ＶＨが供給される。

以上のように、本態様によると、レベルシフタ回路において、出力ノード（Ｖｏｕｔ）が動的に変化する際、出力ノード（Ｖｏｕｔ）の電圧が（ＶＭ＋ＶＤＰ）または（ＶＭ−ＶＤＮ）になる期間を設けることによって、第１〜第３のＮチャネル型トランジスタ（ＮＴ１〜ＮＴ３）及び第１〜第３のＰチャネル型トランジスタ（ＰＴ１〜ＰＴ３）の各端子間に印加される電圧を、出力ノード（Ｖｏｕｔ）の振幅電圧である電圧（ＶＨ−ＶＬ）よりも小さくすることができる。これにより、第１〜第３のＮチャネル型トランジスタ（ＮＴ１〜ＮＴ３）及び第１〜第３のＰチャネル型トランジスタ（ＰＴ１〜ＰＴ３）を出力ノード（Ｖｏｕｔ）の振幅電圧よりも低い耐圧構造で実現することができる。これにより、製造コストの低減化という効果を得ることができる。

なお、中間電位（ＶＭ）を高電位電源（ＶＨ）と低電位電源（ＶＬ）との和の半分程度の電位に設定した場合、トランジスタの耐圧に対し、およそ２倍の高電圧を出力することができる。一方で、中間電位（ＶＭ）は必ずしも高電位電源（ＶＨ）と低電位電源（ＶＬ）との和の半分の電位にする必要はない。

また、図４及び図６において、時間Ｔ００から時間Ｔ０１までの所要時間（Δｔ）、及び時間Ｔ０２から時間Ｔ０３までの所要時間（Δｔ）は、時間Ｔ０１から時間Ｔ０２までの所要時間より少し短い程度になっているが、所要時間（Δｔ）が時間Ｔ０１から時間Ｔ０２までの所要時間と比較して大幅に短い時間であってもよい。

本開示にかかるレベルシフタ回路は、高耐圧素子数の削減を図る上で有用な技術であり、例えば、多数のレベルシフタ回路を液晶パネルの幅長に収めて配置しなければならない液晶駆動装置などに有用である。

ＳＷ１ 第１のスイッチング素子
ＳＷ２ 第２のスイッチング素子
ＳＷ３ 第３のスイッチング素子
ＳＷ４ 第４のスイッチング素子
ＳＷ５ 第５のスイッチング素子
ＳＷ６ 第６のスイッチング素子
ＰＴ１ 第１のＰチャネル型トランジスタ（第３のスイッチング素子）
ＰＴ２ 第２のＰチャネル型トランジスタ（第５のスイッチング素子）
ＰＴ３ 第３のＰチャネル型トランジスタ（第１のスイッチング素子、第１のスイッチングトランジスタ）
ＮＴ１ 第１のＮチャネル型トランジスタ（第２のスイッチング素子）
ＮＴ２ 第２のＮチャネル型トランジスタ（第６のスイッチング素子）
ＮＴ３ 第３のＮチャネル型トランジスタ（第４のスイッチング素子、第２のスイッチングトランジスタ）
Ｖｏｕｔ 出力ノード
ＮＢ１，ＮＣ１ 第１のノード
ＮＢ２，ＮＣ２ 第２のノード
ＶＨ 高電位電源
ＶＬ 低電位電源
ＶＭ１ 第１の中間電位
ＶＭ２ 第２の中間電位

Claims (7)

1. 第１のノードと出力ノードとの間に接続され、導通状態と非導通状態とを切り替え可能に構成された第１のスイッチング素子と、
   前記第１のノードと第１の中間電位が与えられるノードとの間に接続され、導通状態と非導通状態とを切り替え可能に構成された第２のスイッチング素子と、
   前記第１のノードと、前記第１の中間電位よりも高電位の高電位電源との間に接続され、導通状態と非導通状態とを切り替え可能に構成された第３のスイッチング素子と、
   第２のノードと前記出力ノードとの間に接続され、導通状態と非導通状態とを切り替え可能に構成された第４のスイッチング素子と、
   前記第２のノードと、前記第１の中間電位以下の電位である第２の中間電位が与えられるノードとの間に接続され、導通状態と非導通状態とを切り替え可能に構成された第５のスイッチング素子と、
   前記第２のノードと、前記第２の中間電位よりも低電位の低電位電源との間に接続され、導通状態と非導通状態とを切り替え可能に構成された第６のスイッチング素子とを備えている
   ことを特徴とするレベルシフタ回路。
2. 請求項１記載のレベルシフタ回路において、
   前記第１及び前記第２の中間電位として、共通の電位が与えられている
   ことを特徴とするレベルシフタ回路。
3. 請求項１記載のレベルシフタ回路において、
   前記第１のスイッチング素子は、ゲートに前記第１の中間電位を受ける第１のスイッチングトランジスタであり、
   前記第４のスイッチング素子は、ゲートに前記第２の中間電位を受ける第２のスイッチングトランジスタである
   ことを特徴とするレベルシフタ回路。
4. 請求項１または２に記載のレベルシフタ回路において、
   前記第１のスイッチング素子から前記第６のスイッチング素子は、それぞれスイッチングトランジスタである
   ことを特徴とするレベルシフタ回路。
5. 請求項１または２に記載のレベルシフタ回路において、
   前記第１のスイッチング素子、前記第３のスイッチング素子及び前記第５のスイッチング素子は、それぞれＰチャネル型トランジスタである
   ことを特徴とするレベルシフタ回路。
6. 請求項１または２に記載のレベルシフタ回路において、
   前記第２のスイッチング素子、前記第４のスイッチング素子、及び前記第６のスイッチング素子は、それぞれNチャネル型トランジスタである
   ことを特徴とするレベルシフタ回路。
7. 請求項１記載のレベルシフタ回路において、
   前記第１、第３及び第５のスイッチング素子を導通状態にし、前記第２、第４及び第６のスイッチング素子を非導通状態にするモードと、
   前記第２、第４及び第６のスイッチング素子を導通状態にし、前記第１、第３及び第５のスイッチング素子を非導通状態にするモードと、
   前記第２、第４及び第５のスイッチング素子を導通状態にし、前記第１、第３及び第６のスイッチング素子を非導通状態にするモードと、
   前記第１、第２及び第５のスイッチング素子を導通状態にし、前記第３、第４及び第６のスイッチング素子を非導通状態にするモードとを備えている
   ことを特徴とするレベルシフタ回路。

Images