JP5207164B2 - 電源回路及び該電源回路を備えた電子機器 - Google Patents

Description

この発明は、電源回路及び該電源回路を備えた電子機器に係り、特に、単一の導電型（ｎ型又はｐ型）のＭＯＳトランジスタで構成され、供給された直流入力電圧を任意のレベルの直流出力電圧に変換するＤＣ／ＤＣコンバータとして用いて好適な電源回路及び該電源回路を備えた電子機器に関する。

半導体素子で構成される電源回路には、トランジスタなどで構成された電子スイッチと、コンデンサとからなるチャージポンプ回路がある。このチャージポンプ回路は、電子スイッチを半導体トランジスタや薄膜トランジスタなどで集積化することで、小型軽量化できるため、携帯電話機やノートパソコンなどの携帯用電子機器に広く用いられる。半導体装置を構成する回路としては、一般に、ｎ型ＭＯＳトランジスタ（以下、「ｎＭＯＳ」ともいう）及びｐ型ＭＯＳトランジスタ（以下、「ｐＭＯＳ」ともいう）を有するＣＭＯＳ回路が低消費電力であるため、同ＣＭＯＳ回路が用いられることが多い。しかしながら、ＣＭＯＳ回路を用いた半導体装置を製造するためには、成膜、マスク露光、エッチングなどの工程に加えて、ｐＭＯＳ及びｎＭＯＳを作るための複数回の不純物注入工程があり、製造工程が複雑になるという問題がある。

一方、ｐＭＯＳ又はｎＭＯＳの単一導電性のＭＯＳトランジスタのみで構成される半導体装置は、その製造工程において不純物注入などの工程数を減らすことが可能なため、製造工程が比較的簡単になる。ところが、単一導電性のＭＯＳトランジスタのみで構成する場合、ＣＭＯＳに比べて消費電力が大きいことや、雑音余裕度が低く、出力マージンが低下するという問題点がある。このため、これらの問題点を改善した半導体装置が提案されている。

従来、この種の技術としては、たとえば、特許文献１に記載されたものがある。
特許文献１に記載された電源回路（同文献では、「電圧昇圧回路」）は、図１８に示すように、ｎＭＯＳトランジスタＭＴ５Ａ，ＭＴ１Ａ，ＭＴ２Ａ，ＭＴ３Ａ，ＭＴ４Ａ，ＭＴ６Ａ，ＭＴ７Ａ，ＭＴ５Ｂ，ＭＴ１Ｂ，ＭＴ２Ｂ，ＭＴ３Ｂ，ＭＴ４Ｂ，ＭＴ６Ｂ，ＭＴ７Ｂ、と、キャパシタＣ０Ａ，Ｃ１Ａ，Ｃ２Ａ，Ｃ３Ａ，Ｃ４Ａ，Ｃ５Ａ，Ｃ０Ｂ，Ｃ１Ｂ，Ｃ２Ｂ，Ｃ３Ｂ，Ｃ４Ｂ，Ｃ５Ｂとから構成されている。この電源回路は、直流入力電圧［ＶＤＤ］及び互いに逆位相のクロックＣＬＫＡ，ＣＬＫＢから、同直流入力電圧［ＶＤＤ］よりも高電位の直流出力電圧［ＶＯＵＴ］を生成する回路である。

この電圧昇圧回路では、クロックＣＬＫＡ及びクロックＣＬＫＢの低電位［ＶＳＳ（＝０Ｖ）］から高電位［ＶＤＤ］への遷移、または高電位［ＶＤＤ］から低電位［ＶＳＳ］への遷移に同期して、各ｎＭＯＳトランジスタがオン状態又はオフ状態となる。すなわち、クロックＣＬＫＡが低電位［ＶＳＳ］、かつ、クロックＣＬＫＢが高電位［ＶＤＤ］のとき、理想的には、ｎＭＯＳトランジスタＭＴ５Ａ，ＭＴ１Ｂ，ＭＴ２Ａ，ＭＴ３Ｂ，ＭＴ４Ａ，ＭＴ６Ｂ，ＭＴ７Ａがオン状態、及びｎＭＯＳトランジスタＭＴ５Ｂ，ＭＴ１Ａ，ＭＴ２Ｂ，ＭＴ３Ａ，ＭＴ４Ｂ，ＭＴ６Ａ，ＭＴ７Ｂがオフ状態となる。このとき、ノードＮ０Ａの電位は、直流入力電圧［ＶＤＤ］からｎＭＯＳトランジスタＭＴ５Ａのゲート閾値電圧［Ｖｔｈ］分だけ低い電位［ＶＤＤ−Ｖｔｈ］に充電される。また、ノードＮ０Ｂの電位は、クロックＣＬＫＢが高電位［ＶＤＤ］に遷移することで、電位［２×ＶＤＤ−Ｖｔｈ］に昇圧される。ノードＮ１Ｂの電位は、ｎＭＯＳトランジスタＭＴ１Ｂがオン状態であるため、ノードＮ０Ｂと同電位となる。

次に、クロックＣＬＫＡの電位が高電位［ＶＤＤ］になったとき、既にキャパシタＣ０Ａが電圧［ＶＤＤ−Ｖｔｈ］に充電されているので、ノードＮ０Ａが電位［ＶＤＤ−Ｖｔｈ＋ＶＤＤ＝２×ＶＤＤ−Ｖｔｈ］に昇圧され、ｎＭＯＳトランジスタＭＴ１Ａがオン状態であれば、ノードＮ１Ａも電位［２×ＶＤＤ−Ｖｔｈ］に昇圧される。同様に、ノードＮ１Ｂは電位［２×ＶＤＤ−Ｖｔｈ］から電位［３×ＶＤＤ−Ｖｔｈ］に昇圧される。以降、各ノードは、順次昇圧が進み、直流出力電圧［ＶＯＵＴ］は、理想的には、電位［６×ＶＤＤ−Ｖｔｈ］に昇圧される。
特許第３０４０８８５号公報（第３頁、図６） 特開２００５−０３７８４２号公報（要約書、図１）

しかしながら、上記従来の電源回路では、次のような問題点があった。
すなわち、ｎＭＯＳトランジスタがオフ状態となるべき期間にも、オン状態が継続するため、昇圧電圧が低下するという問題点がある。上記図１８に示す電源回路では、たとえば、クロックＣＬＫＡが低電位［ＶＳＳ］、及びクロックＣＬＫＢが高電位［ＶＤＤ］のとき、ノードＮ０Ｂは電位［２×ＶＤＤ−Ｖｔｈ］、及び、ノードＮ１Ａが電位［３×ＶＤＤ−Ｖｔｈ］に、それぞれ昇圧される。このとき、ｎＭＯＳトランジスタＭＴ１Ｂがオン状態となる条件は、ゲート電極に接続されているノードＮ１Ａと、ソース電極に接続されているノードＮ０Ｂとの電位差（ゲート・ソース電極間電圧Ｖｇｓ）が［ＶＤＤ］となることである。一方、クロックＣＬＫＡが高電位［ＶＤＤ］、及びクロックＣＬＫＢが低電位［ＶＳＳ］のとき、ノードＮ０Ｂの電位は、ｎＭＯＳトランジスタＭＴ５Ｂがオン状態となる電位［ＶＤＤ−Ｖｔｈ］まで低下する。

このとき、ノードＮ１Ａの電位は電位［２×ＶＤＤ−Ｖｔｈ］に低下するが、ｎＭＯＳトランジスタＭＴ１Ｂは、ゲート・ソース電極間電圧Ｖｇｓが［ＶＤＤ＝（２×ＶＤＤ−Ｖｔｈ）−（ＶＤＤ−Ｖｔｈ）］である場合には、オン状態が継続してしまう。このため、ノードＮ１ＢからノードＮ０Ｂに電流が流れることで、同ノードＮ１Ｂの昇圧電圧に低下が生じる。そして、ノードＮ０Ｂの電位が上昇するか又はノードＮ１Ａの電位が低下し、同ノードＮ０Ｂと同ノードＮ１Ａとの間の電圧がｎＭＯＳトランジスタＭＴ１Ｂのゲート閾値電圧以下になったときに同ｎＭＯＳトランジスタＭＴ１Ｂがオフ状態となる。これにより、この電源回路（チャージポンプ回路）では、実際の直流出力電圧［ＶＯＵＴ］が［６×ＶＤＤ−Ｖｔｈ］よりも低下し、電源効率が低下するという問題点がある。

この原因は、チャージポンプを構成する各ｎＭＯＳトランジスタのゲート信号が、同各ｎＭＯＳトランジスタを完全にオフ状態とするために十分なレベルではないことによる。一般に、ＭＯＳトランジスタのオン条件は、ゲート・ソース間電圧Ｖｇｓ≧ＶＤＤ＞Ｖｔｈ、及び、オフ条件が、Ｖｇｓ≦０Ｖであり、図１８中のｎＭＯＳトランジスタＭＴ１Ｂがオン状態となるゲート信号のレベルは、電位［３×ＶＤＤ−Ｖｔｈ］、オフ状態となるゲート信号のレベルが、電位［ＶＤＤ−Ｖｔｈ］となる。このゲート信号は、振幅［ＶＤＤ］のクロックＣＬＫＡ及びクロックＣＬＫＢに対して、振幅［２×ＶＤＤ］に拡大した信号である。

クロックの振幅を拡大する回路としては、レベルシフト回路がある。特許文献２に記載された表示装置には、このようなレベルシフト回路が含まれている。このレベルシフト回路は、図１９に示すように、ｎＭＯＳトランジスタＭＴ１Ｌ，ＭＴ２Ｌ，ＭＴ３Ｌで構成されている。このレベルシフト回路では、電位［ＶＤＤ］又は電位［ＶＳＳ］のレベルを有する互いに逆位相のクロックＩＮＡ，ＩＮＢが入力され、高電位側のレベルを電位［ＶＤＤ］から電位［ＶＤＨ］に変換した拡大信号ＯＵＴＡが生成される。

また、ｐＭＯＳトランジスタを用いて上記レベルシフト回路と同様の機能を有するレベルシフト回路を構成する場合、直流電源については、電源電位［ＶＤＨ］と電源電位［ＶＳＳ］とを互いに入れ替えることにより、構成される。一方、入力信号については、高電位［ＶＤＤ］、及び低電位［ＶＳＳ］のクロックに対し、高電位側を電位［ＶＤＨ］、及び低電位側を電位［ＶＤＨ−ＶＤＤ］に変更する必要がある。これらのクロックは、振幅は図１９の場合と同様であるが、電位レベルが［ＶＤＨ−ＶＤＤ］分だけ上昇する。このため、このレベルシフト回路の入力信号を生成するための別の信号生成回路が必要となるという問題点がある。

この発明は、上述の事情に鑑みてなされたもので、チャージポンプ回路と、同チャージポンプ回路を構成するＭＯＳトランジスタのゲート信号を出力するゲート制御回路であるレベルシフト回路とを組み合わせることで、これらを単一導電型のＭＯＳトランジスタで構成した場合でも、出力電圧が低下しない電源回路及び同電源回路を備えた電子機器を提供することを目的としている。

上記課題を解決するために、この発明は、電源回路に係り、ＭＯＳトランジスタ及びキャパシタを有し、クロックが第１のレベルでかつ前記ＭＯＳトランジスタがオン状態のとき、所定の直流入力電圧を該ＭＯＳトランジスタを介して前記キャパシタに充電した電圧を充電電圧とし、前記クロックが第２のレベルでかつ前記ＭＯＳトランジスタがオフ状態のとき、前記充電電圧に前記クロックの振幅分変化させたレベルの生成電圧を生成するチャージポンプ回路と、前記ＭＯＳトランジスタのゲート電極に、前記キャパシタの電圧が前記生成電圧又は前記充電電圧への変化に同期して、該ＭＯＳトランジスタをオフ状態又はオン状態とするための制御電圧を印加するゲート制御回路とを備えてなることを特徴としている。

また、この発明の電源回路は、前記ゲート制御回路が前記生成電圧から前記充電電圧に変化する前記キャパシタの電位を入力とするレベルシフト回路であることを特徴としている。

この発明の構成によれば、ゲート制御回路により、ＭＯＳトランジスタのゲート電極に、キャパシタの電圧が生成電圧又は充電電圧への変化に同期して、同ＭＯＳトランジスタをオフ状態又はオン状態とするための制御電圧が印加されるので、同ＭＯＳトランジスタを確実にオン／オフ制御できる。

また、この発明の構成によれば、第１のゲート制御回路により、第１のＭＯＳトランジスタの第１のゲート電極に、第１の生成電圧から第１の充電電圧への変化に同期して第１のレベルと同一レベルの第１の制御電圧が印加される一方、第２の生成電圧から第２の充電電圧への変化に同期して上記第１の生成電圧と同一レベルの上記第１の制御電圧が印加されるので、第１のＭＯＳトランジスタを確実にオン／オフ制御できる。同様に、第２のゲート制御回路により、第２のＭＯＳトランジスタの第２のゲート電極に、第２の生成電圧から第２の充電電圧への変化に同期して第１のレベルと同一レベルの第２の制御電圧が印加される一方、第１の生成電圧から第１の充電電圧への変化に同期して上記第２の生成電圧と同一レベルの上記第２の制御電圧が印加されるので、第２のＭＯＳトランジスタを確実にオン／オフ制御できる。これにより、電流リークを回避でき、直流出力電圧の低下を防止できる。

また、この発明の構成によれば、第４のノードが第５のＭＯＳトランジスタを介して第６のＭＯＳトランジスタの第６のゲート電極に接続されているので、第５のノードの電位が直流出力電圧と同一レベルの場合においても、同第６のＭＯＳトランジスタをオフ状態に保つことができる。同様に、第２のノードが第８のＭＯＳトランジスタを介して第９のＭＯＳトランジスタの第９のゲート電極に接続されているので、第３のノードの電位が直流出力電圧と同一レベルの場合においても、同第９のＭＯＳトランジスタをオフ状態に保つことができる。よって、当該電源回路が単一の導電型のＭＯＳトランジスタで構成されていても、比較的簡単な回路構成で、第６又は第９のＭＯＳトランジスタに貫通電流が流れることが回避され、消費電力を低減できる。

また、この発明の構成によれば、第２のノードが第８のＭＯＳトランジスタを介して第６のＭＯＳトランジスタの第６のゲート電極に接続されているので、第５のノードの電位が直流出力電圧と同一レベルの場合においても、同第６のＭＯＳトランジスタをオフ状態に保つことができる。同様に、第４のノードが第１２のＭＯＳトランジスタを介して第１０のＭＯＳトランジスタの第１０のゲート電極に接続されているので、第３のノードの電位が直流出力電圧と同一レベルの場合においても、同第９のＭＯＳトランジスタをオフ状態に保つことができる。よって、当該電源回路が単一の導電型のＭＯＳトランジスタで構成されていても、比較的簡単な回路構成で、第６又は第１０のＭＯＳトランジスタに貫通電流が流れることが回避され、消費電力を低減できる。

また、この発明の構成によれば、直流出力電圧が第８のＭＯＳトランジスタとダイオード接続された第９のＭＯＳトランジスタを介して第６のＭＯＳトランジスタの第６のゲート電極に接続されており、第５のノードの電位が直流出力電圧と同一レベルの場合においても、第６のゲート電極の電位は直流出力電圧より第９のＭＯＳトランジスタの閾値電圧分、変化した電位であるため、同第６のＭＯＳトランジスタの貫通電流を抑えることができる。また第６のＭＯＳトランジスタをブートストラップ効果により導通状態として第５のノードの電位を第１のレベルと同一レベルにする際にも、第６のゲート電極の電位を直流出力電圧から閾値電圧分、第１のレベルに近づけているため、よりブートストラップ効果が起こりやすい。同様に、直流出力電圧が第１３のＭＯＳトランジスタとダイオード接続された第１４のＭＯＳトランジスタを介して第１１のＭＯＳトランジスタの第１１のゲート電極に接続されており、第３のノードの電位が直流出力電圧と同一レベルの場合においても、第１１のゲート電極の電位は直流出力電圧より第１４のＭＯＳトランジスタの閾値電圧分、変化した電位であるため、同第９のＭＯＳトランジスタの貫通電流を抑えることができる。また第１１のＭＯＳトランジスタをブートストラップ効果により導通状態として第３のノードの電位を第１のレベルと同一レベルにする際にも、第１１のゲート電極の電位を直流出力電圧から閾値電圧分、第１のレベルに近づけているため、よりブートストラップ効果が起こりやすい。よって、当該電源回路が単一の導電型のＭＯＳトランジスタで構成されていても、比較的簡単な回路構成で、第６又は第１１のＭＯＳトランジスタに貫通電流が流れることが抑制し、消費電力を低減できるとともに、ブートストラップ効果を起こしやすくすることで、回路動作の安定性が高まる。

また、この発明の構成によれば、第１のゲート制御回路により、各第１のＭＯＳトランジスタの第１のゲート電極に、最終段の第１の昇圧電圧の立下がりに同期して第１のレベルと同一レベルの第１の制御電圧が印加される一方、最終段の第２の昇圧電圧の立下がりに同期して直流出力電圧と同一レベルの上記第１の制御電圧が印加されるので、小規模のハード構成で上記各第１のＭＯＳトランジスタを確実にオン／オフ制御できる。同様に、第２のゲート制御回路により、各第２のＭＯＳトランジスタの第２のゲート電極に、最終段の第２の昇圧電圧の立下がりに同期して第１のレベルと同一レベルの第２の制御電圧が印加される一方、最終段の第１の昇圧電圧の立下がりに同期して直流出力電圧と同一レベルの上記第２の制御電圧が印加されるので、比較的小規模のハード構成で上記各第２のＭＯＳトランジスタを確実にオン／オフ制御できる。

また、この発明の構成によれば、最終段の第１の昇圧電圧が第３のＭＯＳトランジスタを介して第４のＭＯＳトランジスタの第４のゲート電極に印加されるので、第３の電極の電位が直流出力電圧と同一レベルの場合においても、同第４のＭＯＳトランジスタをオフ状態に保つことができる。同様に、最終段の第２の昇圧電圧が第６のＭＯＳトランジスタを介して第７のＭＯＳトランジスタの第７のゲート電極に印加されるので、第９の電極の電位が直流出力電圧と同一レベルの場合においても、同第７のＭＯＳトランジスタをオフ状態に保つことができる。よって、当該電源回路が単一の導電型のＭＯＳトランジスタで構成されていても、比較的簡単な回路構成で、第４又は第７のＭＯＳトランジスタに貫通電流が流れることが回避され、消費電力を低減できる。

また、この発明の構成によれば、第３のチャージポンプ回路により第３の生成電圧が生成され、第４のチャージポンプ回路により第４の生成電圧が生成される。そして、第１のゲート制御回路により、第１のＭＯＳトランジスタの第１のゲート電極に、第１の生成電圧から第１の充電電圧への変化に同期して上記第３の生成電圧と同一レベルの第１の制御電圧が印加される一方、第２の生成電圧から第２の充電電圧への変化に同期して第１の生成電圧と同一レベルの上記第１の制御電圧が印加され、また、第２のゲート制御回路により、第２のＭＯＳトランジスタの第２のゲート電極に、第２の生成電圧から第２の充電電圧への変化に同期して上記第４の生成電圧と同一レベルの第２の制御電圧が印加される一方、第１の生成電圧から第１の充電電圧への変化に同期して第２の生成電圧と同一レベルの上記第２の制御電圧が印加される。このため、直流入力電圧が第１又は第２のＭＯＳトランジスタのゲート閾値電圧よりも小さく設定され、かつ、第１乃至第１２のＭＯＳトランジスタがｐチャネル型ＭＯＳトランジスタで構成されている場合でも、第１及び第２のＭＯＳトランジスタを確実にオン／オフ制御できる。また、第１のクロック及び第２のクロックの振幅と直流入力電圧との差が、第１又は第２のＭＯＳトランジスタのゲート閾値電圧よりも小さく設定され、かつ、第１乃至第１２のＭＯＳトランジスタがｎチャネル型ＭＯＳトランジスタで構成されている場合でも、第１及び第２のＭＯＳトランジスタを確実にオン／オフ制御できる。

また、この発明の構成によれば、第１の電圧生成回路により第３の生成電圧が生成され、第２の電圧生成回路により第４の生成電圧が生成される。そして、第１のゲート制御回路により、第１のＭＯＳトランジスタの第１のゲート電極に、第１の充電電圧から第１の生成電圧への変化に同期して上記第３の生成電圧と同一レベルの第１の制御電圧が印加される一方、第２の充電電圧から第２の生成電圧への変化に同期して第１の充電電圧と同一レベルの第１の制御電圧が印加されるので、第１のＭＯＳトランジスタを確実にオン／オフ制御できる。同様に、第２のゲート制御回路により、第２のＭＯＳトランジスタの第２のゲート電極に、第２の充電電圧から第２の生成電圧への変化に同期して上記第４の生成電圧と同一レベルの第２の制御電圧が印加される一方、第１の充電電圧から第１の生成電圧への変化に同期して第２の充電電圧と同一レベルの上記第２の制御電圧が印加されるので、第２のＭＯＳトランジスタを確実にオン／オフ制御できる。これにより、電流リークを回避でき、直流出力電圧の低下を防止できる。

また、この発明の構成によれば、第３のノードが第７のＭＯＳトランジスタを介して第８のＭＯＳトランジスタの第８のゲート電極に接続されているので、第６のノードの電位が高レベルの場合においても、同第８のＭＯＳトランジスタをオフ状態に保つことができる。よって、当該電源回路が単一の導電型のＭＯＳトランジスタで構成されていても、比較的簡単な回路構成で、第８のＭＯＳトランジスタに貫通電流が流れることが回避され、消費電力を低減できる。同様に、第２のノードが第１１のＭＯＳトランジスタを介して第１２のＭＯＳトランジスタの第１２のゲート電極に接続されているので、第４のノードの電位が高レベルの場合においても、同第１２のＭＯＳトランジスタをオフ状態に保つことができる。よって、当該電源回路が単一の導電型のＭＯＳトランジスタで構成されていても、比較的簡単な回路構成で、第１２のＭＯＳトランジスタに貫通電流が流れることが回避され、消費電力を低減できる。さらに、第７のＭＯＳトランジスタに対して、ダイオード接続された第１０のＭＯＳトランジスタが並列接続され、また、第１１のＭＯＳトランジスタに対して、ダイオード接続された第１４のＭＯＳトランジスタが並列接続されているので、この電源回路の起動時に直流出力電圧が不定値であっても、ゲート制御回路及びチャージポンプ回路を正常に起動できる。

また、この発明の構成によれば、第１又は第３のノードが第１０のＭＯＳトランジスタを介して第８のＭＯＳトランジスタの第８のゲート電極に接続されているので、第６のノードの電位が高レベルの場合においても、同第８のＭＯＳトランジスタをオフ状態に保つことができる。よって、当該電源回路が単一の導電型のＭＯＳトランジスタで構成されていても、比較的簡単な回路構成で、第８のＭＯＳトランジスタに貫通電流が流れることが回避され、消費電力を低減できる。同様に、第１又は第２のノードが第１４のＭＯＳトランジスタを介して第１２のＭＯＳトランジスタの第１２のゲート電極に接続されているので、第５のノードの電位が高レベルの場合においても、同第１２のＭＯＳトランジスタをオフ状態に保つことができる。よって、当該電源回路が単一の導電型のＭＯＳトランジスタで構成されていても、比較的簡単な回路構成で、第１２のＭＯＳトランジスタに貫通電流が流れることが回避され、消費電力を低減できる。

また、この発明の構成によれば、第１又は第３のノードが第１０のＭＯＳトランジスタとダイオード接続された第１１のＭＯＳトランジスタを介して第８のＭＯＳトランジスタの第８のゲート電極に接続されているので、第６のノードの電位が高レベルの場合においても、第８のゲート電極の電位は高レベルより第１１のＭＯＳトランジスタの閾値電圧分だけ低い電位であるため、同第８のＭＯＳトランジスタの貫通電流を抑えることができる。また第８のＭＯＳトランジスタをブートストラップ効果により導通状態として第６のノードの電位を低レベルにする際にも、第８のゲート電極の電位を高レベルから閾値電圧分、低レベルに近づけているため、よりブートストラップ効果が起こりやすい。同様に、第１又は第２のノードが第１５のＭＯＳトランジスタとダイオード接続された第１６ＭＯＳトランジスタを介して第１３のＭＯＳトランジスタの第１３のゲート電極に接続されているので、第５のノードの電位が高レベルの場合においても、第１４のゲート電極の電位は高レベルより第１６のＭＯＳトランジスタの閾値電圧分だけ低い電位であるため、同第１３のＭＯＳトランジスタの貫通電流を抑えることができる。また第１３のＭＯＳトランジスタをブートストラップ効果により導通状態として第５のノードの電位を低レベルにする際にも、第１３のゲート電極の電位を高レベルから閾値電圧分、低レベルに近づけているため、よりブートストラップ効果が起こりやすい。よって、当該電源回路が単一の導電型のＭＯＳトランジスタで構成されていても、比較的簡単な回路構成で、第８および第１３のＭＯＳトランジスタに流れる貫通電流を抑えることができ、消費電力を低減できるとともに、ブートストラップ効果を起こしやすくすることで, 回路動作の安定性が高まる。

また、この発明の構成によれば、キャパシタの電圧が生成電圧になる際に、レベルシフト回路の出力を同生成電圧とすることで、ＭＯＳトランジスタをオフ状態とすることができる。また、キャパシタの電圧を充電電圧に充電する際には、レベルシフト回路の出力の振幅がクロックよりも拡大されているため、ＭＯＳトランジスタをオン状態とすることができる。レベルシフト回路の出力の振幅がクロックと同じであると仮定すると、同ＭＯＳトランジスタのゲート電極には上記充電電圧が印加されることになり、ＭＯＳトランジスタをオン状態とすることはできない。また、レベルシフト回路に対する入力として、上記クロックと上記充電電圧の分電位レベルが異なるキャパシタの電位を用いることで、別の信号生成回路を追加することなく、同レベルシフト回路を動作させることができる。

また、この発明の構成によれば、電子機器に、請求項１乃至１８のいずれか一に記載の電源回路が備えられているので、同電子機器の外部で高圧及び高振幅の信号を扱う必要がなくなるため、同電子機器に接続される別の半導体装置に高い耐圧特性を要求する必要がなく、比較的簡単な構成で安価に同半導体装置を構成することができる。

チャージポンプ回路を構成するＭＯＳトランジスタのゲート電極に、同ＭＯＳトランジスタが確実にオン状態／オフ状態となるレベルの制御電圧が印加される電源回路及び同電源回路を備えた電子機器を提供する。

図１は、この発明の第１の実施例である電源回路の電気的構成を示す回路図である。
この例の電源回路は、同図（ａ）に示すチャージポンプ回路１１と、同図（ｂ）に示すレベルシフト回路１２と、同図（ｃ）に示すレベルシフト回路１３とから構成されている。チャージポンプ回路１１は、昇圧機能を担うｐＭＯＳトランジスタＭＰ２，ＭＰ４及びキャパシタＣ１，Ｃ２と、直流電圧を出力する機能を担うｐＭＯＳトランジスタＭＰ１，ＭＰ３とから構成されている。レベルシフト回路１２，１３は、チャージポンプ回路１１のゲート制御回路として機能する。ｐＭＯＳトランジスタＭＰ１は、ソース電極が出力端子ＯＵＴ、ドレイン電極がノードＰＡ、及びゲート電極がノードＰＢにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰ２は、ソース電極がノードＰＡ、ドレイン電極が入力端子ＩＮ、及びゲート電極がノードＱＡにそれぞれ接続されている。

ｐＭＯＳトランジスタＭＰ３は、ソース電極が出力端子ＯＵＴ、ドレイン電極がノードＰＢ、及びゲート電極がノードＰＡにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰ４は、ソース電極がノードＰＢ、ドレイン電極が入力端子ＩＮ、及びゲート電極がノードＱＢにそれぞれ接続されている。入力端子ＩＮには、直流入力電圧［ＶＤＤ］が入力される。キャパシタＣ１は、高圧側電極がノードＰＡに接続され、低圧側電極にはクロックＣＬＫＡが入力される。キャパシタＣ２は、高圧側電極がノードＰＢに接続され、低圧側電極にはクロックＣＬＫＢが入力される。

レベルシフト回路１２は、ｐＭＯＳトランジスタＭＰＬ１，ＭＰＬ２，ＭＰＬ３から構成されている。ｐＭＯＳトランジスタＭＰＬ１は、ソース電極がノードＰＢ、ドレイン電極がノードＢＳＢ、及びゲート電極が入力端子ＩＮにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ２は、ソース電極がノードＱＢ、及びゲート電極がノードＢＳＢにそれぞれ接続され、ドレイン電極にはクロックＣＬＫＢが入力される。ｐＭＯＳトランジスタＭＰＬ３は、ソース電極が出力端子ＯＵＴ、ドレイン電極がノードＱＢ、及びゲート電極がノードＰＡにそれぞれ接続されている。このレベルシフト回路１２は、ｐＭＯＳトランジスタＭＰ４のゲート電極に、出力端子ＯＵＴの電位と同一レベルの制御電圧ｃｔ12を印加することにより同ｐＭＯＳトランジスタＭＰ４をオフ状態とする一方、クロックＣＬＫＢの低レベルの電位［ＶＳＳ］と同一レベルの制御電圧ｃｔ12を印加することにより同ｐＭＯＳトランジスタＭＰ４をオン状態とする。つまり、制御電圧ｃｔ12は、クロックＣＬＫＡ，ＣＬＫＢの振幅の２倍の振幅を有している。

レベルシフト回路１３は、ｐＭＯＳトランジスタＭＰＬ４，ＭＰＬ５，ＭＰＬ６から構成されている。ｐＭＯＳトランジスタＭＰＬ４は、ソース電極がノードＰＡ、ドレイン電極がノードＢＳＡ、及びゲート電極が入力端子ＩＮにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ５は、ソース電極がノードＱＡ、及びゲート電極がノードＢＳＡにそれぞれ接続され、ドレイン電極にはクロックＣＬＫＡが入力される。ｐＭＯＳトランジスタＭＰＬ６は、ソース電極が出力端子ＯＵＴ、ドレイン電極がノードＱＡ、及びゲート電極がノードＰＢにそれぞれ接続されている。このレベルシフト回路１３は、ｐＭＯＳトランジスタＭＰ２のゲート電極に、出力端子ＯＵＴの電位と同一レベルの制御電圧ｃｔ13を印加することにより同ｐＭＯＳトランジスタＭＰ２をオフ状態とする一方、クロックＣＬＫＡの低レベルの電位［ＶＳＳ］と同一レベルの制御電圧ｃｔ13を印加することにより同ｐＭＯＳトランジスタＭＰ２をオン状態とする。つまり、制御電圧ｃｔ13は、クロックＣＬＫＡ，ＣＬＫＢの２倍の振幅を有している。

図２は、図１の電源回路の動作を説明するタイムチャートであり、縦軸に電圧レベル、及び横軸に時間がとられている。
この図を参照して、この例の電源回路の動作について説明する。
期間Ａにおいて、クロックＣＬＫＡは高レベルの電位［ＶＤＤ］（第２のレベル、たとえば、５Ｖ）、及びクロックＣＬＫＢが低レベルの電位［ＶＳＳ］（第１のレベル、たとえば、０Ｖ；グラウンドレベル）である。ノードＰＡ，ＱＡ，ＰＢ，ＱＢの電位は、クロックＣＬＫＡ，ＣＬＫＢに同期して変化し、ノードＰＡ及びノードＱＡは高レベル、ノードＰＢ及びノードＱＢが低レベルとなる。チャージポンプ回路１１のｐＭＯＳトランジスタＭＰ４は、ノードＱＢに接続されているゲートが低レベルであるから、オン状態であり、キャパシタＣ２が電位［ＶＤＤ］に充電され、ノードＰＢが電位［ＶＤＤ］となる。この後、クロックＣＬＫＢが電位［ＶＤＤ］に上昇すると、キャパシタＣ２で結合されたノードＰＢの電位は、クロックＣＬＫＢの振幅である電圧［ＶＤＤ］分が重畳されて電位［２×ＶＤＤ（＝ＶＤＤ＋ＶＤＤ）］に昇圧される。このとき、クロックＣＬＫＡが低レベルの電位［ＶＳＳ］で、ノードＱＡも低レベルの電位［ＶＳＳ］であるから、ｐＭＯＳトランジスタＭＰ２がオン状態となり、ノードＰＡが電位［ＶＤＤ］に充電される。よって、ノードＰＢが電位［２×ＶＤＤ］、及びノードＰＡが電位［ＶＤＤ］であるから、ｐＭＯＳトランジスタＭＰ３がオン状態となり、出力端子ＯＵＴが電位［２×ＶＤＤ］となる。

レベルシフト回路１２では、期間Ａにおいて、チャージポンプ回路１１のノードＰＡが電位［２×ＶＤＤ］に上がり、ｐＭＯＳトランジスタＭＰＬ３は、ゲート・ソース間電圧Ｖｇｓが０Ｖとなるため、オフ状態となる。また、ノードＰＢが電位［ＶＤＤ］に低下すると共に、ノードＢＳＢが電位［ＶＤＤ］よりもｐＭＯＳトランジスタＭＰＬ１のゲート閾値電圧（たとえば、３Ｖ）程度高い電位まで低下する。ノードＱＢが期間Ａの前の状態の高レベルの電位［２×ＶＤＤ］を保持していると、ｐＭＯＳトランジスタＭＰＬ２は、ゲート・ソース間電圧がゲート閾値電圧を超えたときに導通が始まる。このとき、クロックＣＬＫＢは低レベルの電位［ＶＳＳ］に低下しているため、ノードＱＢが電位［ＶＳＳ］となる。

ノードＱＢを低レベルの電位［ＶＳＳ］としながらｐＭＯＳトランジスタＭＰＬ２のオン状態を保つためには、ノードＢＳＢを電位［ＶＳＳ］よりも低くする必要があるが、この場合、クロックＣＬＫＢの電位の低下及びノードＱＢの電位の低下に伴い、ｐＭＯＳトランジスタＭＰＬ２のゲートに接続されているノードＢＳＢも、ブートストラップ効果により、電位が低下する。そして、ノードＢＳＢの電位がノードＰＢの電位［ＶＤＤ］＋ゲート閾値電圧よりも低下すると、ｐＭＯＳトランジスタＭＰＬ１がオフ状態となるため、同ノードＢＳＢはフローティング状態となる。よって、ノードＢＳＢの電位は、ノードＱＢとの電位差関係を保ったまま、電位［ＶＳＳ］以下まで低下する。

次に、期間Ｂにおいて、ノードＰＡは電位［ＶＤＤ］に下がり、ノードＰＢが電位［２×ＶＤＤ］に上昇する。ｐＭＯＳトランジスタＭＰＬ３はオン状態となり、ノードＱＢがノードＯＵＴの電位［２×ＶＤＤ］に充電される。このとき、ノードＰＢが電位［２×ＶＤＤ］なので、ｐＭＯＳトランジスタＭＰＬ１もオン状態であり、ｐＭＯＳトランジスタＭＰＬ２のゲート（ノードＢＳＢ）は電位［２×ＶＤＤ］に上昇するため、ｐＭＯＳトランジスタＭＰＬ２はオフ状態である。この場合、ノードＱＢが電位［２×ＶＤＤ］に達したときでも、ｐＭＯＳトランジスタＭＰＬ２はオフ状態が保持される。また、レベルシフト回路１３では、レベルシフト回路１２と逆位相の動作が行われる。

なお、レベルシフト回路１２，１３を構成するｐＭＯＳトランジスタＭＰＬ２，ＭＰＬ５のドレインには、クロックＣＬＫＢ，ＣＬＫＡが入力されているが、電源電位［ＶＳＳ］が接続されていても、上記と同等の動作が行われる。すなわち、ノードＰＢ，ＰＡが低レベルの電位［ＶＤＤ］のとき、ｐＭＯＳトランジスタＭＰＬ２，ＭＰＬ５のドレインのレベルが電位［ＶＳＳ］であれば、ノードＱＢ，ＱＡからは、所望の低レベルである電位［ＶＳＳ］が出力される。また、ｐＭＯＳトランジスタＭＰＬ１，ＭＰＬ４のゲートは、直流入力電圧［ＶＤＤ］に固定されているが、ノードＰＢ，ＰＡが低レベルの電位［ＶＤＤ］のときに電位［ＶＤＤ］のレベルであり、かつ、ノードＰＢ，ＰＡが高レベルの電位［２×ＶＤＤ］のときにｐＭＯＳトランジスタＭＰＬ１，ＭＰＬ４が十分に導通する低いレベルであればよい。すなわち、直流入力電圧［ＶＤＤ］に代えて、クロックＣＬＫＡ，ＣＬＫＢが入力されても、上記と同等の動作が行われる。また、ｐＭＯＳトランジスタＭＰＬ３のソース電極を、出力端子ＯＵＴに代えてノードＰＢに接続し、かつ、ｐＭＯＳトランジスタＭＰＬ６のソース電極を、出力端子ＯＵＴに代えてノードＰＡに接続しても、上記と同等の動作が行われる。

以上のように、この第１の実施例では、チャージポンプ回路１１のノードＱＡ，ＱＢに、レベルシフト回路１２，１３から振幅が電圧［２×ＶＤＤ］を有する制御電圧ｃｔ12，ｃｔ13が入力されるので、ノードＰＡ，ＰＢが電位［２×ＶＤＤ］となった場合でも、ｐＭＯＳトランジスタＭＰ２，ＭＰ４がオフ状態に保たれるため、同ｐＭＯＳトランジスタＭＰ２，ＭＰ４の電流リークが回避される。これにより、直流出力電圧［２×ＶＤＤ］の低下が防止される。また、レベルシフト回路１２，１３の入力として、チャージポンプ回路１１のノードＰＡ，ＰＢの電位が用いられているので、同レベルシフト回路１２，１３のノードＱＢ，ＱＡの電位が高レベルの場合においても、ｐＭＯＳトランジスタＭＰＬ２，ＭＰＬ５をオフ状態に保つことができる。よって、ｐＭＯＳトランジスタＭＰＬ２，ＭＰＬ５に貫通電流が流れることが回避され、消費電力が低減される。

図３は、この発明の第２の実施例である電源回路に設けられるレベルシフト回路の電気的構成を示す回路図であり、同図（ａ）は、図１中のレベルシフト回路１２に代えて設けられるレベルシフト回路１２Ａを示す回路図、及び同図（ｂ）が、図１中のレベルシフト回路１３に代えて設けられるレベルシフト回路１３Ａを示す回路図である。

レベルシフト回路１２Ａは、ｐＭＯＳトランジスタＭＰＬ１，ＭＰＬ２，ＭＰＬ３及びＭＰＬ７から構成されている。ｐＭＯＳトランジスタＭＰＬ１は、ソース電極がノードＰＢ、ドレイン電極がノードＢＳＢ、及びゲート電極がノードＰＢにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ２は、ソース電極がノードＱＢ、及びゲート電極がノードＢＳＢにそれぞれ接続され、ドレイン電極にはクロックＣＬＫＢが入力される。ｐＭＯＳトランジスタＭＰＬ３は、ソース電極が出力端子ＯＵＴ、ドレイン電極がノードＱＢ、及びゲート電極がノードＰＡにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ７は、ソース電極が出力端子ＯＵＴ、ドレイン電極がノードＢＳＢ、及びゲート電極がノードＰＡにそれぞれ接続されている。

レベルシフト回路１３Ａは、ｐＭＯＳトランジスタＭＰＬ４，ＭＰＬ５，ＭＰＬ６及びＭＰＬ８から構成されている。ｐＭＯＳトランジスタＭＰＬ４は、ソース電極がノードＰＡ、ドレイン電極がノードＢＳＡ、及びゲート電極がノードＰＡにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ５は、ソース電極がノードＱＡ、及びゲート電極がノードＢＳＡにそれぞれ接続され、ドレイン電極にはクロックＣＬＫＡが入力される。ｐＭＯＳトランジスタＭＰＬ６は、ソース電極が出力端子ＯＵＴ、ドレイン電極がノードＱＡ、及びゲート電極がノードＰＢにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ８は、ソース電極が出力端子ＯＵＴ、ドレイン電極がノードＢＳＡ、及びゲート電極がノードＰＢにそれぞれ接続されている。

この電源回路では、上記第１の実施例の電源回路と同様に、図２のタイムチャートに示す動作が行われるが、レベルシフト回路１２Ａ，１３Ａの構成が異なるため、一部の動作が異なる。すなわち、レベルシフト回路１２Ａでは、図２中の期間Ｂにおいて、ノードＰＡは電位［ＶＤＤ］に下がり、ノードＰＢが電位［２×ＶＤＤ］に上昇する。ｐＭＯＳトランジスタＭＰＬ３はオン状態となり、ノードＱＢがノードＯＵＴの電位［２×ＶＤＤ］に充電される。このとき、高電位のノードＰＢとダイオード接続されたｐＭＯＳトランジスタＭＰＬ１では、期間Ａで低電位に下がったノードＢＳＢの電位を制御することができない。一方で、ｐＭＯＳトランジスタＭＰＬ７は、ｐＭＯＳトランジスタＭＰＬ３と同様にオン状態となるため、ノードＢＳＢを電位［２×ＶＤＤ］まで上昇させて、ｐＭＯＳトランジスタＭＰＬ２をオフ状態とすることができる。この場合、ノードＱＢが電位［２×ＶＤＤ］に達したときでも、ｐＭＯＳトランジスタＭＰＬ２はオフ状態が保持される。また、レベルシフト回路１３Ａでは、レベルシフト回路１２Ａと逆位相の動作が行われる。

以上のように、この第２の実施例では、チャージポンプ回路１１のノードＱＡ，ＱＢに、レベルシフト回路１２Ａ，１３Ａから振幅が電圧［２×ＶＤＤ］を有する制御電圧ｃｔ12，ｃｔ13が入力されるので、ノードＰＡ，ＰＢが電位［２×ＶＤＤ］となった場合でも、ｐＭＯＳトランジスタＭＰ２，ＭＰ４がオフ状態に保たれるため、同ｐＭＯＳトランジスタＭＰ２，ＭＰ４の電流リークが回避される。これにより、直流出力電圧［２×ＶＤＤ］の低下が防止される。また、レベルシフト回路１２Ａ，１３Ａの入力として、チャージポンプ回路１１のノードＰＡ，ＰＢの電位が用いられているので、同レベルシフト回路１２Ａ，１３ＡのノードＱＢ，ＱＡの電位が高レベルの場合においても、ｐＭＯＳトランジスタＭＰＬ２，ＭＰＬ５をオフ状態に保つことができる。よって、ｐＭＯＳトランジスタＭＰＬ２，ＭＰＬ５に貫通電流が流れることが回避され、消費電力が低減される。

図４は、この発明の第３の実施例である電源回路に設けられるレベルシフト回路の電気的構成を示す回路図であり、同図（ａ）は、図１中のレベルシフト回路１２に代えて設けられるレベルシフト回路１２Ｂを示す回路図、及び同図（ｂ）が、図１中のレベルシフト回路１３に代えて設けられるレベルシフト回路１３Ｂを示す回路図である。

レベルシフト回路１２Ｂは、ｐＭＯＳトランジスタＭＰＬ１，ＭＰＬ２，ＭＰＬ３，ＭＰＬ７及びＭＰＬ９から構成されている。ｐＭＯＳトランジスタＭＰＬ１は、ソース電極がノードＰＢ、ドレイン電極がノードＢＳＢ、及びゲート電極がノードＰＢにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ２は、ソース電極がノードＱＢ、及びゲート電極がノードＢＳＢにそれぞれ接続され、ドレイン電極にはクロックＣＬＫＢが入力される。ｐＭＯＳトランジスタＭＰＬ３は、ソース電極が出力端子ＯＵＴ、ドレイン電極がノードＱＢ、及びゲート電極がノードＰＡにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ７は、ソース電極が出力端子ＯＵＴ、ゲート電極がノードＰＡにそれぞれ接続され、ｐＭＯＳトランジスタＭＰＬ９は、ドレイン電極及びゲート電極がノードＢＳＢに接続され、ｐＭＯＳトランジスタＭＰＬ７のドレイン電極と同ｐＭＯＳトランジスタＭＰＬ９のソース電極とが互いに接続されている。

レベルシフト回路１３Ｂは、ｐＭＯＳトランジスタＭＰＬ４，ＭＰＬ５，ＭＰＬ６，ＭＰＬ８及びＭＰＬ１０から構成されている。ｐＭＯＳトランジスタＭＰＬ４は、ソース電極がノードＰＡ、ドレイン電極がノードＢＳＡ、及びゲート電極がノードＰＡにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ５は、ソース電極がノードＱＡ、及びゲート電極がノードＢＳＡにそれぞれ接続され、ドレイン電極にはクロックＣＬＫＡが入力される。ｐＭＯＳトランジスタＭＰＬ６は、ソース電極が出力端子ＯＵＴ、ドレイン電極がノードＱＡ、及びゲート電極がノードＰＢにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ８は、ソース電極が出力端子ＯＵＴ、ゲート電極がノードＰＢにそれぞれ接続され、ｐＭＯＳトランジスタＭＰＬ１０は、ドレイン電極及びゲート電極がノードＢＳＡに接続され、ｐＭＯＳトランジスタＭＰＬ８のドレイン電極と同ｐＭＯＳトランジスタＭＰＬ１０のソース電極とが互いに接続されている。

この電源回路では、上記第１の実施例の電源回路と同様に、図２のタイムチャートに示す動作が行われるが、レベルシフト回路１２Ｂ，１３Ｂの構成が異なるため、一部の動作が異なる。すなわち、レベルシフト回路１２Ｂでは、図２中の期間Ｂにおいて、ノードＰＡは電位［ＶＤＤ］に下がり、ノードＰＢが電位［２×ＶＤＤ］に上昇する。ｐＭＯＳトランジスタＭＰＬ３及びｐＭＯＳトランジスタＭＰＬ７はオン状態となり、ノードＱＢがノードＯＵＴの電位［２×ＶＤＤ］に充電される。このとき、ノードＢＳＢの電位は［２×ＶＤＤ］よりもＭＰＬ９の閾値電圧分だけ低い電位まで上昇する。これがＭＰＬ９を用いることで第２の実施例と異なる点である。ノードＱＢが電位［２×ＶＤＤ］に達した場合、ＭＰＬ２のゲート・ソース電極間にはＭＰＬ９の閾値電圧程度の電圧が印加されるため、ＭＰＬ２はオフ状態にはならず、リーク電流が流れる。一方で、次にノードＰＢの電位が［ＶＤＤ］に下がる際には、ノードＢＳＢは元々ソース電極の電位［２×ＶＤＤ］よりも低いため、より早く電位が下降し、ブートストラップ効果によるトランジスタＭＰＬ２の導通をより早く起こすことができる。また、レベルシフト回路１３Ｂでは、レベルシフト回路１２Ｂと逆位相の動作が行われる。

以上のように、この第３の実施例では、チャージポンプ回路１１のノードＱＡ，ＱＢに、レベルシフト回路１２Ｂ，１３Ｂから振幅が電圧［２×ＶＤＤ］を有する制御電圧ｃｔ12，ｃｔ13が入力されるので、ノードＰＡ，ＰＢが電位［２×ＶＤＤ］となった場合でも、ｐＭＯＳトランジスタＭＰ２，ＭＰ４がオフ状態に保たれるため、同ｐＭＯＳトランジスタＭＰ２，ＭＰ４の電流リークが回避される。これにより、直流出力電圧［２×ＶＤＤ］の低下が防止される。また、レベルシフト回路１２Ｂ，１３Ｂの出力ノードＱＢ，ＱＡの電位が高レベルの場合に、ｐＭＯＳトランジスタＭＰＬ２及びＭＰＬ５のゲート電位は高レベルから閾値電圧程度低い電位に保たれるため、出力ノードの電位を低レベルに下げる際にもより早くゲート電位を下げる高速動作が可能となる。

図５は、この発明の第４の実施例である電源回路の電気的構成を示す回路図である。
この例の電源回路は、同図（ａ）に示すチャージポンプ回路２１と、同図（ｂ）に示すレベルシフト回路２２と、同図（ｃ）に示すレベルシフト回路２３とから構成されている。
チャージポンプ回路２１は、ｐＭＯＳトランジスタＭＰ１１，ＭＰ１２，ＭＰ１３，ＭＰ１４，ＭＰ１５，ＭＰ１６と、キャパシタＣ１１，Ｃ１２，Ｃ１３，Ｃ１４とから構成されている。ｐＭＯＳトランジスタＭＰ１１は、ソース電極が入力端子ＩＮ、ドレイン電極がノードＸＡ、及びゲート電極がノードＸＢにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰ１２は、ソース電極がノードＸＡ、ドレイン電極が出力端子ＯＵＴ、及びゲート電極がノードＺＡにそれぞれ接続されている。出力端子ＯＵＴには、第１の生成電圧が出力される。ｐＭＯＳトランジスタＭＰ１３は、ソース電極が出力端子ＯＵＴ、ドレイン電極がノードＹＡ、及びゲート電極がノードＹＢにそれぞれ接続されている。これらのノードＹＡ，ＹＢには、第２の生成電圧が出力される。

ｐＭＯＳトランジスタＭＰ１４は、ソース電極が入力端子ＩＮ、ドレイン電極がノードＸＢ、及びゲート電極がノードＸＡにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰ１５は、ソース電極がノードＸＢ、ドレイン電極が出力端子ＯＵＴ、及びゲート電極がノードＺＢにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰ１６は、ソース電極が出力端子ＯＵＴ、ドレイン電極がノードＹＢ、及びゲート電極がノードＹＡにそれぞれ接続されている。キャパシタＣ１１は、低圧側電極がノードＸＡに接続され、高圧側電極にはクロックＣＬＫＡが入力される。キャパシタＣ１２は、低圧側電極がノードＹＡに接続され、高圧側電極にはクロックＣＬＫＡが入力される。キャパシタＣ１３は、低圧側電極がノードＸＢに接続され、高圧側電極にはクロックＣＬＫＢが入力される。キャパシタＣ１４は、低圧側電極がノードＹＢに接続され、高圧側電極にはクロックＣＬＫＢが入力される。上記ｐＭＯＳトランジスタＭＰ１３，１６、及びキャパシタＣ１２，Ｃ１４により、電圧生成回路が構成されている。

レベルシフト回路２２は、ｐＭＯＳトランジスタＭＰＬ１１，ＭＰＬ１２，ＭＰＬ１３，ＭＰＬ１４から構成されている。ｐＭＯＳトランジスタＭＰＬ１１は、ソース電極がノードＸＢ、ドレイン電極がノードＢＳ１Ｂ、及びゲート電極が出力端子ＯＵＴにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ１２は、ソース電極がノードＺＢ、ドレイン電極がノードＹＢ、及びゲート電極がノードＢＳ１Ｂにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ１３は、ソース電極が入力端子ＩＮ、ドレイン電極がノードＺＢ、及びゲート電極がノードＸＡにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ１４は、ドレイン電極及びゲート電極がノードＸＢ、及びソース電極がノードＢＳ１Ｂにそれぞれ接続されている。このレベルシフト回路２２は、ｐＭＯＳトランジスタＭＰ１５のゲート電極に、直流入力電圧［ＶＳＳ］と同一レベルの制御電圧ｃｔ22を印加することにより同ｐＭＯＳトランジスタＭＰ１５をオフ状態とする一方、ノードＹＢの電位［ＶＳＳ−２×ＶＤＤ］（第２の生成電圧）と同一レベルの制御電圧ｃｔ22を印加することにより同ｐＭＯＳトランジスタＭＰ１５をオン状態とする。

レベルシフト回路２３は、ｐＭＯＳトランジスタＭＰＬ１５，ＭＰＬ１６，ＭＰＬ１７，ＭＰＬ１８から構成されている。ｐＭＯＳトランジスタＭＰＬ１５は、ソース電極がノードＸＡ、ドレイン電極がノードＢＳ１Ａ、及びゲート電極が出力端子ＯＵＴにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ１６は、ソース電極がノードＺＡ、ドレイン電極がノードＹＡ、及びゲート電極がノードＢＳ１Ａにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ１７は、ソース電極が入力端子ＩＮ、ドレイン電極がノードＺＡ、及びゲート電極がノードＸＢにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ１８は、ドレイン電極及びゲート電極がノードＸＡ、及びソース電極がノードＢＳ１Ａにそれぞれ接続されている。このレベルシフト回路２３は、ｐＭＯＳトランジスタＭＰ１２のゲート電極に、直流入力電圧［ＶＳＳ］と同一レベルの制御電圧ｃｔ23を印加することにより同ｐＭＯＳトランジスタＭＰ１２をオフ状態とする一方、ノードＹＡの電位［ＶＳＳ−２×ＶＤＤ］（第２の生成電圧）と同一レベルの制御電圧ｃｔ23を印加することにより同ｐＭＯＳトランジスタＭＰ１２をオン状態とする。

図６は、図５の電源回路の動作を説明するタイムチャートである。
この図を参照して、この例の電源回路の動作について説明する。
期間Ａにおいて、クロックＣＬＫＡは高レベルの電位ＶＤＤ、クロックＣＬＫＢが低レベルの電位ＶＳＳである。ノードＸＡ，ＹＡ，ＺＡ，ＸＢ，ＹＢ，ＺＢの電位は、クロックＣＬＫＡ，ＣＬＫＢに同期して変化し、ノードＸＡ，ＹＡ及びノードＺＡは高レベル、ノードＸＢ，ＹＢ及びノードＺＢが低レベルとなる。そして、チャージポンプ回路２１では、ｐＭＯＳトランジスタＭＰ１１，ＭＰ１５，ＭＰ１３がオン状態、及びｐＭＯＳトランジスタＭＰ１４，ＭＰ１２，ＭＰ１６がオフ状態となる。ｐＭＯＳトランジスタＭＰ１１がオン状態であるから、ノードＸＡは電位［ＶＳＳ］に充電され、ｐＭＯＳトランジスタＭＰ１５，ＭＰ１３がオン状態であると、ノードＸＢ及びノードＹＡは生成電圧［ＶＤＤＭ］（電位［−ＶＤＤ］）に充電される。

次に、期間Ｂでは、ｐＭＯＳトランジスタＭＰ１１，ＭＰ１５，ＭＰ１３がオフ状態、及びｐＭＯＳトランジスタＭＰ１４，ＭＰ１２，ＭＰ１６がオン状態となる。クロックＣＬＫＡが低レベルの電位［ＶＳＳ］に低下するため、キャパシタＣ１１で結合されているノードＸＡの電位は、クロックＣＬＫＡの振幅［ＶＤＤ］分だけ低下し、負電位［−ＶＤＤ］となる。同様に、キャパシタＣ１２で結合されているノードＹＡの電位も低下し、電位［ＶＤＤＭ］よりも電圧［ＶＤＤ］分だけ低い電位［−２×ＶＤＤ］に充電される。ｐＭＯＳトランジスタＭＰ１２，ＭＰ１６がオン状態であると、出力端子ＯＵＴ及びノードＹＢは、ノードＸＡの電位［−ＶＤＤ］に充電される。

レベルシフト回路２２では、期間Ａにおいて、チャージポンプ回路２１のノードＸＡは電位［ＶＳＳ］になり、ｐＭＯＳトランジスタＭＰＬ１３は、ゲート・ソース間電圧Ｖｇｓが０Ｖであるから、オフ状態となる。また、ノードＸＢが電位［−ＶＤＤ］へ低下すると共に、ノードＢＳ１Ｂは電位［ＶＤＤＭ］（＝［−ＶＤＤ］）よりもゲート閾値電圧程度高い電位まで低下する。ノードＺＢが期間Ａの前の状態の高レベル（電位［ＶＳＳ］）を保持していると、ｐＭＯＳトランジスタＭＰＬ１２は、ゲート・ソース間電圧がゲート閾値電圧を超えたときに導通が始まる。このとき、ノードＹＢは低レベルの電位［ＶＤＤＭ−ＶＤＤ＝−２×ＶＤＤ］に低下しているため、ノードＺＢは電位［−２×ＶＤＤ］に充電される。ｐＭＯＳトランジスタＭＰＬ１２のオン状態を保つためには、ノードＢＳ１Ｂを電位［−２×ＶＤＤ］よりも低くする必要がある。ノードＹＢの電位の低下及びノードＺＢの電位の低下に伴い、ノードＢＳ１Ｂには、ブートストラップ効果により電位を低下させる力が働く。ノードＢＳ１Ｂの電位がノードＸＢの電位［−ＶＤＤ］＋ゲート閾値電圧よりも低下すると、ｐＭＯＳトランジスタＭＰＬ１１はオフ状態となるため、ノードＢＳ１Ｂは、フローティング状態となり、ノードＺＢとの電位差関係を保ったまま電位［−２×ＶＤＤ］以下にまで低下する。

次に、期間Ｂにおいて、チャージポンプ回路２１のノードＸＡは電位［−ＶＤＤ］に下がるため、ｐＭＯＳトランジスタＭＰＬ１３はオン状態となり、ノードＺＢは電位［ＶＳＳ］に上昇する。このとき、ノードＸＢは電位［ＶＳＳ］まで上昇するから、ｐＭＯＳトランジスタＭＰＬ１１もオン状態となり、ｐＭＯＳトランジスタＭＰＬ１２のゲートに接続されているノードＢＳ１Ｂは電位［ＶＳＳ］となる。よって、ノードＺＢが電位［ＶＳＳ］に達したときでも、ｐＭＯＳトランジスタＭＰＬ１２はオフ状態が保持される。また、レベルシフト回路２３では、レベルシフト回路２２と逆位相の動作が行われる。

レベルシフト回路２２を構成するｐＭＯＳトランジスタＭＰＬ１４は、ｐＭＯＳトランジスタＭＰＬ１１と同様に、ノードＸＢの電位をノードＢＳ１Ｂに伝える機能を有している。しかしながら、その主な機能は、この回路の起動時、すなわち、出力端子ＯＵＴが、まだ電位［−ＶＤＤ］に充電されていないときに発揮される。まず、ｐＭＯＳトランジスタＭＰＬ１４がない場合について考察する。一般に、充電されていないノードは、起動時に０Ｖからスタートする。期間Ｂで０ＶからスタートしたノードＸＢは、期間Ａにおいて、キャパシタＣ１３との結合により電位［−ＶＤＤ］に低下する。しかしながら、出力端子ＯＵＴの電位が０Ｖであると、ｐＭＯＳトランジスタＭＰＬ１１がオフ状態であるため、ノードＢＳ１Ｂの電位を低下させることができない。よって、ｐＭＯＳトランジスタＭＰＬ１２は導通しないため、レベルシフト回路２２のノードＺＢが低レベルにならないので、チャージポンプ回路２１の動作が正しく進まない。

一方、ｐＭＯＳトランジスタＭＰＬ１４がある場合、出力端子ＯＵＴの電位が０Ｖからスタートした場合でも、ノードＸＢの電位［−ＶＤＤ］への低下に伴い、ノードＢＳ１Ｂの電位は、電位［−ＶＤＤ］＋ゲート閾値電圧程度までは引き下げられる。よって、ノードＺＢが前の状態である高レベルの電位［ＶＳＳ］を保持していれば、ｐＭＯＳトランジスタＭＰＬ１２がオン状態となり、ノードＺＢが低レベルの電位［−２×ＶＤＤ］となる。

また、ｐＭＯＳトランジスタＭＰＬ１４があり、ｐＭＯＳトランジスタＭＰＬ１１がない場合の問題点を考察する。ｐＭＯＳトランジスタＭＰＬ１４の問題点は、ノードＢＳ１Ｂの電位がノードＸＢの取り得る低レベルの電位［−ＶＤＤ］よりも低くなった場合、ノードＢＳ１Ｂの電位を制御できなくなる点である。すなわち、ｐＭＯＳトランジスタＭＰＬ１２のブートストラップ効果により、ノードＢＳ１Ｂの電位がノードＺＢの低レベルの電位［−２×ＶＤＤ］よりも低くなった後は、ノードＸＢを電位［ＶＳＳ］に上げることによってノードＢＳ１Ｂの電位を上昇させることができず、ｐＭＯＳトランジスタＭＰＬ１２をオフ状態とすることができない。このとき、ｐＭＯＳトランジスタＭＰＬ１１がｐＭＯＳトランジスタＭＰＬ１４に並列接続されていれば、ノードＸＢの電位［ＶＳＳ］への上昇に伴い、ｐＭＯＳトランジスタＭＰＬ１１がオン状態となるため、ノードＢＳ１Ｂが電位［ＶＳＳ］に上昇し、ｐＭＯＳトランジスタＭＰＬ１２がオフ状態となる。レベルシフト回路２３を構成するｐＭＯＳトランジスタＭＰＬ１８についても、ｐＭＯＳトランジスタＭＰＬ１４と同様である。

なお、レベルシフト回路２２を構成するｐＭＯＳトランジスタＭＰＬ１１のゲートには、直流出力電圧（電位［−ＶＤＤ］）が入力されているが、ノードＸＢが低レベルの電位［−ＶＤＤ］のときに電位［−ＶＤＤ］のレベルが入力され、ノードＸＢが高レベルの電位［ＶＳＳ］のときにｐＭＯＳトランジスタＭＰＬ１１が十分導通する低いレベルが入力されていればよい。すなわち、直流出力電圧［ＶＤＤＭ］に代えて、ノードＹＡの電位［−２×ＶＤＤ］を入力しても、上記と同等の動作が行われる。レベルシフト回路２３を構成するｐＭＯＳトランジスタＭＰＬ１５についても、ｐＭＯＳトランジスタＭＰＬ１１と同様である。また、ｐＭＯＳトランジスタＭＰＬ１３のソース電極を、入力端子ＩＮに代えてノードＸＢに接続し、かつ、ｐＭＯＳトランジスタＭＰＬ１７のソース電極を、入力端子ＩＮに代えてノードＸＡに接続しても、上記と同等の動作が行われる。

以上のように、この第４の実施例では、チャージポンプ回路２１のｐＭＯＳトランジスタＭＰ１２，ＭＰ１５のゲートに、レベルシフト回路２２，２３から振幅が電圧［２×ＶＤＤ］に拡大された制御信号が入力されるので、ノードＸＡ，ＸＢが電位［ＶＳＳ］となった場合でも、ｐＭＯＳトランジスタＭＰ１２，ＭＰ１５をオフ状態に保つことができる。よって、ｐＭＯＳトランジスタＭＰ１２，ＭＰ１５の電流リークが回避される。これにより、直流出力電圧［ＶＤＤＭ］（電位［−ＶＤＤ］）の低下（高レベルへのずれ）が防止される。また、レベルシフト回路２２，２３の入力として、チャージポンプ回路２１のノードＸＢ，ＸＡが用いられているので、同レベルシフト回路２２，２３のノードＺＢ，ＺＡの電位が高レベルの場合においても、ｐＭＯＳトランジスタＭＰＬ１２，ＭＰＬ１６をオフ状態に保つことができる。よって、ｐＭＯＳトランジスタＭＰＬ１２，ＭＰＬ１６に貫通電流が流れることが回避され、消費電力が低減される。さらに、レベルシフト回路２２，２３のｐＭＯＳトランジスタＭＰＬ１１，ＭＰＬ１５に対して、ダイオード接続されたｐＭＯＳトランジスタＭＰＬ１４，ＭＰＬ１８が並列接続されているので、この電源回路の起動時に直流出力電圧［ＶＤＤＭ］が不定値であっても、レベルシフト回路２２，２３及びチャージポンプ回路２１が正常に起動する。

図７は、この発明の第５の実施例である電源回路に設けられるレベルシフト回路の電気的構成を示す回路図であり、同図（ａ）は、図５中のレベルシフト回路２２に代えて設けられるレベルシフト回路２２Ａを示す回路図、及び同図（ｂ）が、図５中のレベルシフト回路２３に代えて設けられるレベルシフト回路２３Ａを示す回路図である。

レベルシフト回路２２Ａは、ｐＭＯＳトランジスタＭＰＬ１４，ＭＰＬ１２，ＭＰＬ１３及びＭＰＬ１１から構成されている。ｐＭＯＳトランジスタＭＰＬ１４は、ソース電極がノードＰＢ、ドレイン電極がノードＢＳ１Ｂ、及びゲート電極がノードＰＢにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ１２は、ソース電極がノードＺＢ、ゲート電極がノードＢＳ１Ｂ、及びドレイン電極がノードＹＢにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ１３は、ソース電極が入力端子ＩＮ、ドレイン電極がノードＺＢ、及びゲート電極がノードＸＡにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ１１は、ソース電極が入力端子ＩＮ、ドレイン電極がノードＢＳ１Ｂ、及びゲート電極がノードＸＡにそれぞれ接続されている。レベルシフト回路２３Ａは、ｐＭＯＳトランジスタＭＰＬ１８，ＭＰＬ１６，ＭＰＬ１７及びＭＰＬ１５から構成されている。ｐＭＯＳトランジスタＭＰＬ１８は、ソース電極がノードＸＡ、ドレイン電極がノードＢＳ１Ａ、及びゲート電極がノードＸＡにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ１６は、ソース電極がノードＺＡ、及びゲート電極がノードＢＳ１Ａ、ドレイン電極がノードＹＡＢにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ１７は、ソース電極が入力端子ＩＮ、ドレイン電極がノードＺＡ、及びゲート電極がノードＸＢにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ１５は、ソース電極が入力端子ＩＮ、ドレイン電極がノードＢＳ１Ａ、及びゲート電極がノードＸＢにそれぞれ接続されている。

この電源回路では、上記第４の実施例の電源回路と同様に、図６のタイムチャートに示す動作が行われるが、レベルシフト回路２２Ａ，２３Ａの構成が異なるため、一部の動作が異なる。すなわち、レベルシフト回路２２Ａでは、図６中の期間Ｂにおいて、チャージポンプ回路２１のノードＸＡが電位［−ＶＤＤ］に下がるため、ｐＭＯＳトランジスタＭＰＬ１３はオン状態となり、ノードＺＢは電位［ＶＳＳ］に上昇する。このとき、ノードＸＢは電位［ＶＳＳ］まで上昇するが、ノードＢＳ１Ｂの電位が低いままであると、ダイオード接続されたｐＭＯＳトランジスタＭＰＬ１４ではノードＢＳ１Ｂの電位を上昇させることはできない。一方で、ｐＭＯＳトランジスタＭＰＬ１１はＭＰＬ１３と同様にオン状態となるため、ノードＢＳ１Ｂを電位［ＶＳＳ］まで上昇させてｐＭＯＳトランジスタＭＰＬ１２をオフ状態とすることができる。よって、ノードＺＢが電位［ＶＳＳ］に達したときでも、ｐＭＯＳトランジスタＭＰＬ１２はオフ状態が保持される。また、レベルシフト回路２３Ａでは、レベルシフト回路２２Ａと逆位相の動作が行われる。

以上のように、この第５の実施例では、チャージポンプ回路２１のｐＭＯＳトランジスタＭＰ１２，ＭＰ１５のゲートに、レベルシフト回路２２Ａ，２３Ａから振幅が電圧［２×ＶＤＤ］に拡大された制御信号が入力されるので、ノードＸＡ，ＸＢが電位［ＶＳＳ］となった場合でも、ｐＭＯＳトランジスタＭＰ１２，ＭＰ１５をオフ状態に保つことができる。よって、ｐＭＯＳトランジスタＭＰ１２，ＭＰ１５の電流リークが回避される。これにより、直流出力電圧［ＶＤＤＭ］（電位［−ＶＤＤ］）の低下（高レベルへのずれ）が防止される。また、レベルシフト回路２２Ａ，２３Ａの入力として、チャージポンプ回路２１のノードＸＢ，ＸＡが用いられているので、同レベルシフト回路２２Ａ，２３ＡのノードＺＢ，ＺＡの電位が高レベルの場合においても、ｐＭＯＳトランジスタＭＰＬ１２，ＭＰＬ１６をオフ状態に保つことができる。よって、ｐＭＯＳトランジスタＭＰＬ１２，ＭＰＬ１６に貫通電流が流れることが回避され、消費電力が低減される。

図８は、この発明の第６の実施例である電源回路に設けられるレベルシフト回路の電気的構成を示す回路図であり、同図（ａ）は、図５中のレベルシフト回路２２に代えて設けられるレベルシフト回路２２Ｂを示す回路図、及び同図（ｂ）が、図５中のレベルシフト回路２３に代えて設けられるレベルシフト回路２３Ｂを示す回路図である。

レベルシフト回路２２Ｂは、ｐＭＯＳトランジスタＭＰＬ１４，ＭＰＬ１２，ＭＰＬ１３，ＭＰＬ１１及びＭＰＬ１９から構成されている。ｐＭＯＳトランジスタＭＰＬ１４は、ソース電極がノードＸＢ、ドレイン電極がノードＢＳ１Ｂ、及びゲート電極がノードＸＢにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ１２は、ソース電極がノードＺＢ、ゲート電極がノードＢＳ１Ｂ、及びドレイン電極がノードＹＢにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ１３は、ソース電極が入力端子ＩＮ、ドレイン電極がノードＺＢ、及びゲート電極がノードＸＡにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ１１は、ソース電極が入力端子ＩＮ、ゲート電極がノードＸＡにそれぞれ接続され、ｐＭＯＳトランジスタＭＰＬ１９は、ドレイン電極及びゲート電極がノードＢＳ１Ｂに接続され、ｐＭＯＳトランジスタＭＰＬ１１のドレイン電極と同ｐＭＯＳトランジスタＭＰＬ１９のソース電極とが互いに接続されている。レベルシフト回路２３Ｂは、ｐＭＯＳトランジスタＭＰＬ１８，ＭＰＬ１６，ＭＰＬ１７，ＭＰＬ１５及びＭＰＬ２０から構成されている。ｐＭＯＳトランジスタＭＰＬ１８は、ソース電極がノードＸＡ、ドレイン電極がノードＢＳ１Ａ、及びゲート電極がノードＸＡにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ１６は、ソース電極がノードＺＡ、ゲート電極がノードＢＳ１Ａ、及びドレイン電極がノードＹＡにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ１７は、ソース電極が入力端子ＩＮ、ドレイン電極がノードＺＡ、及びゲート電極がノードＸＢにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ１５は、ソース電極が入力端子ＩＮ、ゲート電極がノードＸＢにそれぞれ接続され、ｐＭＯＳトランジスタＭＰＬ２０は、ドレイン電極及びゲート電極がノードＢＳ１Ａに接続され、ｐＭＯＳトランジスタＭＰＬ１５のドレイン電極と同ｐＭＯＳトランジスタＭＰＬ２０のソース電極とが互いに接続されている。

この電源回路では、上記第４の実施例の電源回路と同様に、図６のタイムチャートに示す動作が行われるが、レベルシフト回路２２Ｂ，２３Ｂの構成が異なるため、一部の動作が異なる。

すなわち、レベルシフト回路２２Ｂでは、図６中の期間Ｂにおいて、チャージポンプ回路２１のノードＸＡは電位［−ＶＤＤ］に下がるため、ｐＭＯＳトランジスタＭＰＬ１３はオン状態となり、ノードＺＢは電位［ＶＳＳ］に上昇する。このとき、ノードＢＳ１Ｂの電位は［ＶＳＳ］よりもＭＰＬ１９の閾値電圧分だけ低い電位まで上昇する。これがＭＰＬ１９を用いることで第５の実施例と異なる点である。ノードＺＢが電位［ＶＳＳ］に達した場合、ＭＰＬ１２のゲート・ソース電極間にはＭＰＬ１９の閾値電圧程度の電圧が印加されるため、ＭＰＬ１２はオフにはならず、リーク電流が流れる。一方で、次にノードＸＢの電位が［−ＶＤＤ］に下がる際には、ノードＢＳ１Ｂは元々ソース電極の電位［ＶＳＳ］よりも低いため、より早く電位が下降し、ブートストラップ効果によるトランジスタＭＰＬ１２の導通をより早く起こすことができる。また、レベルシフト回路２３Ｂでは、レベルシフト回路２２Ｂと逆位相の動作が行われる。

以上のように、この第６の実施例では、チャージポンプ回路２１のｐＭＯＳトランジスタＭＰ１２，ＭＰ１５のゲートに、レベルシフト回路２２Ｂ，２３Ｂから振幅が電圧［２×ＶＤＤ］に拡大された制御信号が入力されるので、ノードＸＡ，ＸＢが電位［ＶＳＳ］となった場合でも、ｐＭＯＳトランジスタＭＰ１２，ＭＰ１５をオフ状態に保つことができる。よって、ｐＭＯＳトランジスタＭＰ１２，ＭＰ１５の電流リークが回避される。これにより、直流出力電圧［ＶＤＤＭ］（電位［−ＶＤＤ］）の低下（高レベルへのずれ）が防止される。また、レベルシフト回路２２Ｂ，２３Ｂの出力ノードＺＢ，ＺＡの電位が高レベルの場合に、ｐＭＯＳトランジスタＭＰＬ１２及びＭＰＬ１６のゲート電位は高レベルから閾値電圧程度低い電位に保たれるため、出力ノードの電位を低レベルに下げる際にも、より早くゲート電位を下げる高速動作が可能となる。

図９は、この発明の第７の実施例である電源回路の電気的構成を示す回路図である。
この例の電源回路は、同図（ａ）に示すチャージポンプ回路３１と、同図（ｂ）に示すレベルシフト回路３２と、同図（ｃ）に示すレベルシフト回路３３と、同図（ｄ）に示すレベルシフト回路３４と、同図（ｅ）に示すレベルシフト回路３５とから構成されている。チャージポンプ回路３１は、チャージポンプ回路が複数設けられ、前段のチャージポンプ回路で生成された昇圧電圧が後段のチャージポンプ回路の直流入力電圧として入力されるように縦続接続されると共に、後段のチャージポンプ回路のキャパシタに入力されるクロックが、前段のチャージポンプ回路のキャパシタに入力されるクロックに対して逆位相で入力される構成となっている。すなわち、チャージポンプ回路３１は、ｐＭＯＳトランジスタＭＰ２１，ＭＰ２２，ＭＰ２３，ＭＰ２４，ＭＰ２５，ＭＰ２６と、キャパシタＣ２１，Ｃ２２，Ｃ２３，Ｃ２４とから構成されている。ｐＭＯＳトランジスタＭＰ２１は、ソース電極が出力端子ＯＵＴ、ドレイン電極がノードＳＢ、及びゲート電極がノードＳＡにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰ２２は、ソース電極がノードＳＢ、ドレイン電極がノードＰＡ、及びゲート電極がノードＲＢにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰ２３は、ソース電極がノードＰＡ、ドレイン電極が入力端子ＩＮ、及びゲート電極がノードＱＡにそれぞれ接続されている。

ｐＭＯＳトランジスタＭＰ２４は、ソース電極が出力端子ＯＵＴ、ドレイン電極がノードＳＡ、及びゲート電極がノードＳＢにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰ２５は、ソース電極がノードＳＡ、ドレイン電極がノードＰＢ、及びゲート電極がノードＲＡにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰ２６は、ソース電極がノードＰＢ、ドレイン電極が入力端子ＩＮ、及びゲート電極がノードＱＢにそれぞれ接続されている。キャパシタＣ２１は、高圧側電極がノードＳＢに接続され、低圧側電極にはクロックＣＬＫＢが入力される。キャパシタＣ２２は、高圧側電極がノードＰＡに接続され、低圧側電極にはクロックＣＬＫＡが入力される。キャパシタＣ２３は、高圧側電極がノードＳＡに接続され、低圧側電極にはクロックＣＬＫＡが入力される。キャパシタＣ２４は、高圧側電極がノードＰＢに接続され、低圧側電極にはクロックＣＬＫＢが入力される。

レベルシフト回路３２は、ｐＭＯＳトランジスタＭＰＬ２７，ＭＰＬ２８，ＭＰＬ２９から構成されている。ｐＭＯＳトランジスタＭＰＬ２７は、ソース電極がノードＳＢ、ドレイン電極がノードＢＳ２Ｂ、及びゲート電極がノードＰＡにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ２８は、ソース電極がノードＲＢ、ドレイン電極がノードＰＢ、及びゲート電極がノードＢＳ２Ｂにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ２９は、ソース電極が出力端子ＯＵＴ、ドレイン電極がノードＲＢ、及びゲート電極がノードＳＡにそれぞれ接続されている。このレベルシフト回路３２は、ｐＭＯＳトランジスタＭＰ２２のゲート電極に、出力端子ＯＵＴの電位［３×ＶＤＤ］と同一レベルの制御電圧ｃｔ32を印加することにより同ｐＭＯＳトランジスタＭＰ２２をオフ状態とする一方、出力端子ＯＵＴの電位からクロックＣＬＫＢの高レベルの電圧の２倍の電圧［２×ＶＤＤ］を減じた電位［ＶＤＤ］の制御電圧ｃｔ32を印加することにより同ｐＭＯＳトランジスタＭＰ２２をオン状態とする。

レベルシフト回路３３は、ｐＭＯＳトランジスタＭＰＬ３０，ＭＰＬ３１，ＭＰＬ３２から構成されている。ｐＭＯＳトランジスタＭＰＬ３０は、ソース電極がノードＳＡ、ドレイン電極がノードＢＳ２Ａ、及びゲート電極がノードＰＢにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ３１は、ソース電極がノードＲＡ、ドレイン電極がノードＰＡ、及びゲート電極がノードＢＳ２Ａにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ３２は、ソース電極が出力端子ＯＵＴ、ドレイン電極がノードＲＡ、及びゲート電極がノードＳＢにそれぞれ接続されている。このレベルシフト回路３３は、ｐＭＯＳトランジスタＭＰ２５のゲート電極に、出力端子ＯＵＴの電位［３×ＶＤＤ］と同一レベルの制御電圧ｃｔ33を印加することにより同ｐＭＯＳトランジスタＭＰ２５をオフ状態とする一方、出力端子ＯＵＴの電位からクロックＣＬＫＢの高レベルの電圧の２倍の電圧［２×ＶＤＤ］を減じた電位［ＶＤＤ］の制御電圧ｃｔ33を印加することにより同ｐＭＯＳトランジスタＭＰ２５をオン状態とする。

レベルシフト回路３４は、ｐＭＯＳトランジスタＭＰＬ２１，ＭＰＬ２２，ＭＰＬ２３から構成されている。ｐＭＯＳトランジスタＭＰＬ２１は、ソース電極がノードＰＢ、ドレイン電極がノードＢＳＢ、及びゲート電極が入力端子ＩＮにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ２２は、ソース電極がノードＱＢ、及びゲート電極がノードＢＳＢにそれぞれ接続され、ドレイン電極にはクロックＣＬＫＢが入力される。ｐＭＯＳトランジスタＭＰＬ２３は、ソース電極がノードＰＢ、ドレイン電極がノードＱＢ、及びゲート電極がノードＰＡにそれぞれ接続されている。このレベルシフト回路３４は、ｐＭＯＳトランジスタＭＰ２６のゲート電極に、ノードＰＢの高レベルの電位［２×ＶＤＤ］と同一レベルの制御電圧ｃｔ34を印加することにより同ｐＭＯＳトランジスタＭＰ２６をオフ状態とする一方、同ノードＰＢの高レベルの電位［２×ＶＤＤ］からクロックＣＬＫＢの高レベルの電圧の２倍の電圧［２×ＶＤＤ］を減じた電位［ＶＳＳ］の制御電圧ｃｔ34を印加することにより同ｐＭＯＳトランジスタＭＰ２６をオン状態とする。

レベルシフト回路３５は、ｐＭＯＳトランジスタＭＰＬ２４，ＭＰＬ２５，ＭＰＬ２６から構成されている。ｐＭＯＳトランジスタＭＰＬ２４は、ソース電極がノードＰＡ、ドレイン電極がノードＢＳＡ、及びゲート電極が入力端子ＩＮにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ２５は、ソース電極がノードＱＡ、及びゲート電極がノードＢＳＡにそれぞれ接続され、ドレイン電極にはクロックＣＬＫＡが入力される。ｐＭＯＳトランジスタＭＰＬ２６は、ソース電極が出力端子ＯＵＴ、ドレイン電極がノードＱＡ、及びゲート電極がノードＰＢにそれぞれ接続されている。このレベルシフト回路３５は、ｐＭＯＳトランジスタＭＰ２３のゲート電極に、ノードＰＡの高レベルの電位［２×ＶＤＤ］と同一レベルの制御電圧ｃｔ35を印加することにより同ｐＭＯＳトランジスタＭＰ２３をオフ状態とする一方、同ノードＰＡの高レベルの電位［２×ＶＤＤ］からクロックＣＬＫＡの高レベルの電圧の２倍の電圧［２×ＶＤＤ］を減じた電位［ＶＳＳ］の制御電圧ｃｔ35を印加することにより同ｐＭＯＳトランジスタＭＰ２３をオン状態とする。

図１０は、図９の電源回路の動作を説明するタイムチャートである。
この図を参照して、この電源回路の動作について説明する。
期間Ａにおいて、クロックＣＬＫＡは高レベルの電位［ＶＤＤ］、及びクロックＣＬＫＢが低レベルの電位［ＶＳＳ］である。ノードＰＡ，ＱＡ，ＲＡ，ＳＡ，ＰＢ，ＱＢ，ＲＢ，ＳＢの電位はクロックＣＬＫＡ，ＣＬＫＢに同期して変化し、ノードＰＡ，ＱＡ，ＲＡ，ＳＡは高レベル、ノードＰＢ，ＱＢ，ＲＢ，ＳＢが低レベルとなる。チャージポンプ回路３１のｐＭＯＳトランジスタＭＰ２４，ＭＰ２２，ＭＰ２６はオン状態、及びｐＭＯＳトランジスタＭＰ２１，ＭＰ２５，ＭＰ２３がオフ状態となる。ｐＭＯＳトランジスタＭＰ２６がオン状態であるから、ノードＰＢは電位［ＶＤＤ］に充電される。

次に、期間Ｂにおいて、ｐＭＯＳトランジスタＭＰ２４，ＭＰ２２，ＭＰ２６がオフ状態、及びｐＭＯＳトランジスタＭＰ２１，ＭＰ２５，ＭＰ２３がオン状態となる。クロックＣＬＫＢが高レベルの電位［ＶＤＤ］に上昇するため、キャパシタＣ２４で結合されたノードＰＢは、電位［ＶＤＤ−ＶＳＳ］分だけ上昇し、電位［２×ＶＤＤ］に昇圧される。ｐＭＯＳトランジスタＭＰ２５がオン状態であるから、ノードＳＡも電位［２×ＶＤＤ］に充電される。

さらに、次の期間Ａにおいて、クロックＣＬＫＡが再び高レベルの電位［ＶＤＤ］に上昇すると、キャパシタＣ２３で結合されたノードＳＡが電位［２×ＶＤＤ］から電位［３×ＶＤＤ］まで昇圧される。そして、ｐＭＯＳトランジスタＭＰ２４が導通することで、出力端子ＯＵＴは電位［３×ＶＤＤ］に充電され、直流出力電圧［３×ＶＤＤ］が生成される。

レベルシフト回路３４では、期間Ａにおいて、チャージポンプ回路３１のノードＰＡは電位［２×ＶＤＤ］に上がり、ノードＰＢが電位［ＶＤＤ］に下がるため、ｐＭＯＳトランジスタＭＰＬ２３は、ゲート・ソース間電圧Ｖｇｓが０Ｖとなるため、オフ状態となる。ノードＰＢの電位の低下と共にノードＢＳＢは電位［ＶＤＤ］よりもゲート閾値電圧程度高い電位まで低下する。ノードＱＢが期間Ａの前の状態の高レベル（電位［２×ＶＤＤ］）を保持していると、ｐＭＯＳトランジスタＭＰＬ２２のゲート・ソース間電圧がゲート閾値電圧を超えたときに導通が始まる。このとき、クロックＣＬＫＢは低レベルの電位［ＶＳＳ］に低下しているため、ノードＱＢが電位［ＶＳＳ］となる。ｐＭＯＳトランジスタＭＰＬ２２のブートストラップ効果については、上記第１の実施の形態のｐＭＯＳトランジスタＭＰＬ２と同様である。

次に、期間Ｂにおいて、チャージポンプ回路３１のノードＰＡは電位［ＶＤＤ］に下がり、ノードＰＢが電位［２×ＶＤＤ］に上昇するため、ｐＭＯＳトランジスタＭＰＬ２３がオン状態となり、ノードＱＢが電位［２×ＶＤＤ］に充電される。このとき、ｐＭＯＳトランジスタＭＰＬ２１もオン状態であり、ｐＭＯＳトランジスタＭＰＬ２２のゲートに接続されているノードＢＳＢが電位［２×ＶＤＤ］となるため、ｐＭＯＳトランジスタＭＰＬ２２はオフ状態である。この場合、ノードＱＢが電位［２×ＶＤＤ］に達したときでも、ｐＭＯＳトランジスタＭＰＬ２２はオフ状態が保持される。また、レベルシフト回路３５では、レベルシフト回路３４と逆位相の動作が行われる。

レベルシフト回路３２では、期間Ａにおいて、チャージポンプ回路３１のノードＳＡは電位［３×ＶＤＤ］に上がり、ノードＳＢが電位［２×ＶＤＤ］に下がる。ｐＭＯＳトランジスタＭＰＬ２９は、ゲート・ソース間電圧Ｖｇｓが０Ｖとなるため、オフ状態となる。ｐＭＯＳトランジスタＭＰＬ２７に着目すると、ノードＰＡが電位［２×ＶＤＤ］に上昇、ノードＳＢの電位［２×ＶＤＤ］への低下と共に、ノードＢＳ２Ｂは電位［２×ＶＤＤ］よりもゲート閾値電圧程度高い電位まで低下する。ノードＲＢが期間Ａの前の状態の高レベル（電位［３×ＶＤＤ］）を保持していると、ｐＭＯＳトランジスタＭＰＬ２８のゲート・ソース間電圧がゲート閾値電圧を超えたときに導通が始まる。このとき、ノードＰＢは低レベルの電位［ＶＤＤ］に低下しているため、ノードＲＢは電位［ＶＤＤ］に充電される。ｐＭＯＳトランジスタＭＰＬ２８のオン状態を保つためには、ノードＢＳ２Ｂを電位［ＶＤＤ］よりも低くする必要がある。

この場合、ノードＰＢの電位の低下とノードＲＢの電位の低下に伴い、ノードＢＳ２Ｂもブートストラップ効果により電位が低下する。ノードＢＳ２Ｂの電位がノードＳＢの電位［２×ＶＤＤ］＋ゲート閾値電圧よりも低下すると、ｐＭＯＳトランジスタＭＰＬ２７はオフ状態となるため、ノードＢＳ２Ｂは、フローティング状態となり、ノードＲＢとの電位差関係を保ったまま電位［ＶＤＤ］以下にまで低下する。

次に、期間Ｂにおいて、チャージポンプ回路３１のノードＳＡは電位［２×ＶＤＤ］に下がり、ノードＳＢが電位［３×ＶＤＤ］に上昇する。このとき、ｐＭＯＳトランジスタＭＰＬ２９はオン状態となり、ノードＲＢが電位［３×ＶＤＤ］に充電される。このとき、ｐＭＯＳトランジスタＭＰＬ２７に着目すると、ノードＰＡが電位［ＶＤＤ］、及びノードＳＢが電位［３×ＶＤＤ］であるため、オン状態であり、ｐＭＯＳトランジスタＭＰＬ２８のゲートに接続されているノードＢＳ２Ｂは電位［３×ＶＤＤ］となるため、ｐＭＯＳトランジスタＭＰＬ２８はオフ状態である。この場合、ノードＲＢが電位［３×ＶＤＤ］に達したときでも、ｐＭＯＳトランジスタＭＰＬ２８はオフ状態が保持される。レベルシフト回路３３では、レベルシフト回路３２と逆位相の動作が行われる。また、ｐＭＯＳトランジスタＭＰＬ２９のソース電極を、出力端子ＯＵＴに代えてノードＳＢに接続し、かつ、ｐＭＯＳトランジスタＭＰＬ３２のソース電極を、出力端子ＯＵＴに代えてノードＳＡに接続しても、上記と同等の動作が行われる。

以上のように、この第７の実施例では、チャージポンプ回路３１のｐＭＯＳトランジスタＭＰ２２，ＭＰ２５，ＭＰ２３及びＭＰ２６の各ゲート電極に、レベルシフト回路３２，３３，３４，３５から振幅が電圧［２×ＶＤＤ］に拡大された制御電圧ｃｔ32，ｃｔ33，ｃｔ34，ｃｔ35がそれぞれ入力されるので、ノードＰＡ又はノードＰＢが電位［２×ＶＤＤ］となった場合、及び、ノードＳＡ又はノードＳＢが電位［３×ＶＤＤ］となった場合においても、ｐＭＯＳトランジスタＭＰ２３，ＭＰ２６，ＭＰ２５，ＭＰ２２をオフ状態に保つことができる。よって、これらのｐＭＯＳトランジスタＭＰ２３，ＭＰ２６，ＭＰ２５，ＭＰ２２の電流リークが回避される。これにより、直流出力電圧ＯＵＴ（［３×ＶＤＤ］）の低下が防止される。また、レベルシフト回路３５，３４，３３，３２の入力として、チャージポンプ回路３１のノードＰＢ，ＰＡ，ＳＢ，ＳＡが用いられているので、同レベルシフト回路３５，３４，３３，３２のノードＱＡ，ＱＢ，ＲＡ，ＲＢの電位が高レベルの場合においても、ｐＭＯＳトランジスタＭＰＬ２５，ＭＰＬ２２，ＭＰＬ３１，ＭＰＬ２８をオフ状態に保つことができる。よって、これらのｐＭＯＳトランジスタＭＰＬ２５，ＭＰＬ２２，ＭＰＬ３１，ＭＰＬ２８に貫通電流が流れることが回避され、消費電力が低減される。

なお、この実施例では、図９中のレベルシフト回路３２，３３，３４，３５を用いた電源回路を示したが、図３又は図４に示した各レベルシフト回路と同等のハード構成のレベルシフト回路を用いても良い。

図１１は、この発明の第８の実施例である電源回路の電気的構成を示す回路図である。
この例の電源回路は、同図（ａ）に示すチャージポンプ回路４１と、同図（ｂ）に示すレベルシフト回路４２とから構成されている。
チャージポンプ回路４１は、チャージポンプ昇圧機能を担うｐＭＯＳトランジスタＭＰ１Ａ，ＭＰ２Ａ，ＭＰ３Ａ，ＭＰ４Ａ，ＭＰ５Ａ，ＭＰ１Ｂ，ＭＰ２Ｂ，ＭＰ３Ｂ，ＭＰ４Ｂ，ＭＰ５Ｂ及びキャパシタＣ１Ａ，Ｃ２Ａ，Ｃ３Ａ，Ｃ４Ａ，Ｃ５Ａ，Ｃ１Ｂ，Ｃ２Ｂ，Ｃ３Ｂ，Ｃ４Ｂ，Ｃ５Ｂと、直流電圧を出力するｐＭＯＳトランジスタＭＰ６Ａ，ＭＰ６Ｂとから構成されている。

ｐＭＯＳトランジスタＭＰ１Ａは、ソース電極がノード１Ａ、ドレイン電極が入力端子ＩＮ、及びゲート電極がノード１１Ａにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰ１Ｂは、ソース電極がノード１Ｂ、ドレイン電極が入力端子ＩＮ、及びゲート電極がノード１１Ｂにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰ２Ｂは、ソース電極がノード２Ｂ、ドレイン電極がノード１Ａ、及びゲート電極がノード１２Ｂにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰ２Ａは、ソース電極がノード２Ａ、ドレイン電極がノード１Ｂ、及びゲート電極がノード１２Ａにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰ３Ａは、ソース電極がノード３Ａ、ドレイン電極がノード２Ｂ、及びゲート電極がノード１３Ａにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰ３Ｂは、ソース電極がノード３Ｂ、ドレイン電極がノード２Ａ、及びゲート電極がノード１３Ｂにそれぞれ接続されている。

ｐＭＯＳトランジスタＭＰ４Ｂは、ソース電極がノード４Ｂ、ドレイン電極がノード３Ａ、及びゲート電極がノード１４Ｂにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰ４Ａは、ソース電極がノード４Ａ、ドレイン電極がノード３Ｂ、及びゲート電極がノード１４Ａにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰ５Ａは、ソース電極がノード５Ａ、ドレイン電極がノード４Ｂ、及びゲート電極がノード１５Ａにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰ５Ｂは、ソース電極がノード５Ｂ、ドレイン電極がノード４Ａ、及びゲート電極がノード１５Ｂにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰ６Ｂは、ソース電極が出力端子ＯＵＴ、ドレイン電極がノード５Ａ、及びゲート電極がノード５Ｂにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰ６Ａは、ソース電極が出力端子ＯＵＴ、ドレイン電極がノード５Ｂ、及びゲート電極がノード５Ａにそれぞれ接続されている。

キャパシタＣ１Ａは、高圧側電極がノード１Ａに接続され、低圧側電極にはクロックＣＬＫＡが入力される。キャパシタＣ１Ｂは、高圧側電極がノード１Ｂに接続され、低圧側電極にはクロックＣＬＫＢが入力される。キャパシタＣ２Ｂは、高圧側電極がノード２Ｂに接続され、低圧側電極にはクロックＣＬＫＢが入力される。キャパシタＣ２Ａは、高圧側電極がノード２Ａに接続され、低圧側電極にはクロックＣＬＫＡが入力される。キャパシタＣ３Ａは、高圧側電極がノード３Ａに接続され、低圧側電極にはクロックＣＬＫＡが入力される。キャパシタＣ３Ｂは、高圧側電極がノード３Ｂに接続され、低圧側電極にはクロックＣＬＫＢが入力される。キャパシタＣ４Ｂは、高圧側電極がノード４Ｂに接続され、低圧側電極にはクロックＣＬＫＢが入力される。キャパシタＣ４Ａは、高圧側電極がノード４Ａに接続され、低圧側電極にはクロックＣＬＫＡが入力される。キャパシタＣ５Ａは、高圧側電極がノード５Ａに接続され、低圧側電極にはクロックＣＬＫＡが入力される。キャパシタＣ５Ｂは、高圧側電極がノード５Ｂに接続され、低圧側電極にはクロックＣＬＫＢが入力される。

レベルシフト回路４２は、ｐＭＯＳトランジスタＭＰＬ１１Ａ，ＭＰＬ１２Ａ，ＭＰＬ１３Ａと、ｐＭＯＳトランジスタＭＰＬ１１Ｂ，ＭＰＬ１２Ｂ，ＭＰＬ１３Ｂと、ｐＭＯＳトランジスタＭＰＬ２１Ａ，ＭＰＬ２２Ａ，ＭＰＬ２３Ａと、ｐＭＯＳトランジスタＭＰＬ２１Ｂ，ＭＰＬ２２Ｂ，ＭＰＬ２３Ｂと、ｐＭＯＳトランジスタＭＰＬ３１Ａ，ＭＰＬ３２Ａ，ＭＰＬ３３Ａと、ｐＭＯＳトランジスタＭＰＬ３１Ｂ，ＭＰＬ３２Ｂ，ＭＰＬ３３Ｂと、ｐＭＯＳトランジスタＭＰＬ４１Ａ，ＭＰＬ４２Ａ，ＭＰＬ４３Ａと、ｐＭＯＳトランジスタＭＰＬ４１Ｂ，ＭＰＬ４２Ｂ，ＭＰＬ４３Ｂと、ｐＭＯＳトランジスタＭＰＬ５１Ａ，ＭＰＬ５２Ａ，ＭＰＬ５３Ａと、ｐＭＯＳトランジスタＭＰＬ５１Ｂ，ＭＰＬ５２Ｂ，ＭＰＬ５３Ｂとから構成されている。

ｐＭＯＳトランジスタＭＰＬ１２Ａは、ソース電極がノード１１Ａ、及びゲート電極がノードＢＳ１Ａにそれぞれ接続され、ドレイン電極にはクロックＣＬＫＡが入力される。ｐＭＯＳトランジスタＭＰＬ１３Ａは、ソース電極がノード１Ａ、ドレイン電極がノードＢＳ１Ａ、及びゲート電極が入力端子ＩＮにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ１２Ｂは、ソース電極がノード１１Ｂ、及びゲート電極がノードＢＳ１Ｂにそれぞれ接続され、ドレイン電極にはクロックＣＬＫＢが入力される。ｐＭＯＳトランジスタＭＰＬ１３Ｂは、ソース電極がノード１Ｂ、ドレイン電極がノードＢＳ１Ｂ、及びゲート電極が入力端子ＩＮにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ１１Ａは、ソース電極がノード１Ａ、ドレイン電極がノード１１Ａ、及びゲート電極がノード１Ｂにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ１１Ｂは、ソース電極がノード１Ｂ、ドレイン電極がノード１１Ｂ、及びゲート電極がノード１Ａにそれぞれ接続されている。

ｐＭＯＳトランジスタＭＰＬ２２Ａは、ソース電極がノード１２Ａ、ドレイン電極がノード１Ａ、及びゲート電極がノードＢＳ２Ａにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ２３Ａは、ソース電極がノード２Ａ、ドレイン電極がノードＢＳ２Ａ、及びゲート電極がノード１Ｂにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ２２Ｂは、ソース電極がノード１２Ｂ、ドレイン電極がノード１Ｂ、及びゲート電極がノードＢＳ２Ｂにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ２３Ｂは、ソース電極がノード２Ｂ、ドレイン電極がノードＢＳ２Ｂ、及びゲート電極がノード１Ａにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ２１Ａは、ソース電極がノード２Ａ、ドレイン電極がノード１２Ａ、及びゲート電極がノード２Ｂにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ２１Ｂは、ソース電極がノード２Ｂ、ドレイン電極がノード１２Ｂ、及びゲート電極がノード２Ａにそれぞれ接続されている。

ｐＭＯＳトランジスタＭＰＬ３２Ａは、ソース電極がノード１３Ａ、ドレイン電極がノード２Ａ、及びゲート電極がノードＢＳ３Ａにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ３３Ａは、ソース電極がノード３Ａ、ドレイン電極がノードＢＳ３Ａ、及びゲート電極がノード２Ｂにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ３２Ｂは、ソース電極がノード１３Ｂ、ドレイン電極がノード２Ｂ、及びゲート電極がノードＢＳ３Ｂにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ３３Ｂは、ソース電極がノード３Ｂ、ドレイン電極がノードＢＳ３Ｂ、及びゲート電極がノード２Ａにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ３１Ａは、ソース電極がノード３Ａ、ドレイン電極がノード１３Ａ、及びゲート電極がノード３Ｂにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ３１Ｂは、ソース電極がノード３Ｂ、ドレイン電極がノード１３Ｂ、及びゲート電極がノード３Ａにそれぞれ接続されている。

ｐＭＯＳトランジスタＭＰＬ４２Ａは、ソース電極がノード１４Ａ、ドレイン電極がノード３Ａ、及びゲート電極がノードＢＳ４Ａにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ４３Ａは、ソース電極がノード４Ａ、ドレイン電極がノードＢＳ４Ａ、及びゲート電極がノード３Ｂにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ４２Ｂは、ソース電極がノード１４Ｂ、ドレイン電極がノード３Ｂ、及びゲート電極がノードＢＳ４Ｂにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ４３Ｂは、ソース電極がノード４Ｂ、ドレイン電極がノードＢＳ４Ｂ、及びゲート電極がノード３Ａにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ４１Ａは、ソース電極がノード４Ａ、ドレイン電極がノード１４Ａ、及びゲート電極がノード４Ｂにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ４１Ｂは、ソース電極がノード４Ｂ、ドレイン電極がノード１４Ｂ、及びゲート電極がノード４Ａにそれぞれ接続されている。

ｐＭＯＳトランジスタＭＰＬ５２Ａは、ソース電極がノード１５Ａ、ドレイン電極がノード４Ａ、及びゲート電極がノードＢＳ５Ａにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ５３Ａは、ソース電極がノード５Ａ、ドレイン電極がノードＢＳ５Ａ、及びゲート電極がノード４Ｂにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ５２Ｂは、ソース電極がノード１５Ｂ、ドレイン電極がノード４Ｂ、及びゲート電極がノードＢＳ５Ｂにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ５３Ｂは、ソース電極がノード５Ｂ、ドレイン電極がノードＢＳ５Ｂ、及びゲート電極がノード４Ａにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ５１Ａは、ソース電極が出力端子ＯＵＴ、ドレイン電極がノード１５Ａ、及びゲート電極がノード５Ｂにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ５１Ｂは、ソース電極が出力端子ＯＵＴ、ドレイン電極がノード１５Ｂ、及びゲート電極がノード５Ａにそれぞれ接続されている。

図１２は、図１１の電源回路の動作を説明するタイムチャートである。
この図を参照して、この電源回路の動作について説明する。
期間Ａのとき、クロックＣＬＫＡは高レベルの電位［ＶＤＤ］に上昇することで、ノード２Ａは電位［３×ＶＤＤ］に上昇し、また、クロックＣＬＫＢが低レベルの電位［ＶＳＳ］に低下することで、ノード２Ｂが電位［２×ＶＤＤ］に低下する。これにより、レベルシフト回路４２のノード１２Ａは、ノード２Ａと同じ高レベルの電位［３×ＶＤＤ］に上昇し、チャージポンプ回路４１のｐＭＯＳトランジスタＭＰ２Ａがオフ状態となり、ノード２Ａとノード１Ｂとの間がオフ状態となる。また、ノード１Ａがノード２Ｂと同じ電位［２×ＶＤＤ］となるため、レベルシフト回路４２のｐＭＯＳトランジスタＭＰＬ２２Ｂにブートストラップ効果が働き、ノード１２Ｂの電位はノード１Ｂと同じ低レベルの電位［ＶＤＤ］となる。よって、チャージポンプ回路４１のｐＭＯＳトランジスタＭＰ２Ｂがオン状態となってノード２Ｂとノード１Ａとの間が導通し、共に電位［２×ＶＤＤ］で安定する。期間Ｂでは、上記期間Ａと逆位相の動作が行われる。

以下、同様にして、出力端子ＯＵＴには、直流出力電圧［６×ＶＤＤ］が生成される。また、レベルシフト回路４２のノード１１Ａ，１１Ｂ，…，１５Ａ，１５Ｂの各電位は、それぞれ振幅が［２×ＶＤＤ］に拡大された信号となり、チャージポンプ回路４１の各ｐＭＯＳトランジスタをオン状態／オフ状態とするために十分な電位である。これにより、直流出力電圧［６×ＶＤＤ］の低下、及び消費電力の増大が回避される。また、ｐＭＯＳトランジスタＭＰＬ５１Ｂのソース電極を、出力端子ＯＵＴに代えてノード５Ｂに接続し、かつ、ｐＭＯＳトランジスタＭＰＬ５１Ａのソース電極を、出力端子ＯＵＴに代えてノード５Ａに接続しても、上記と同等の動作が行われる。

なお、この実施例では、図１１中のレベルシフト回路４２を用いた電源回路を示したが、図３又は図４に示した各レベルシフト回路と同等のハード構成のレベルシフト回路を用いても良い。

図１３は、この発明の第９の実施例である電源回路の電気的構成を示す回路図であり、第７の実施例を示す図９中の要素と共通の要素には共通の符号が付されている。
この例の電源回路は、同図（ａ）に示すチャージポンプ回路５１と、同図（ｂ）に示すレベルシフト回路５２と、同図（ｃ）に示すレベルシフト回路５３とから構成されている。チャージポンプ回路５１では、ｐＭＯＳトランジスタＭＰ２２のゲート電極が、図９（ａ）中のノードＲＢに代えて、ノードＲＢ２に接続されている。また、ｐＭＯＳトランジスタＭＰ２３のゲート電極は、図９（ａ）中のノードＱＡに代えて、ノードＲＡ２に接続されている。ｐＭＯＳトランジスタＭＰ２５のゲート電極は、図９（ａ）中のノードＲＡに代えて、ノードＲＡ２に接続されている。ｐＭＯＳトランジスタＭＰ２６のゲート電極は、図９（ａ）中のノードＱＢに代えて、ノードＲＢ２に接続されている。他は、図９（ａ）のチャージポンプ回路３１と同様の構成である。

レベルシフト回路５２では、ｐＭＯＳトランジスタＭＰＬ２９のソース電極が、図９（ｂ）中のノードＲＢに代えて、ノードＲＢ２に接続されている。また、ｐＭＯＳトランジスタＭＰＬ２８のドレイン電極には、クロックＣＬＫＢが入力される。他は、図９（ｂ）のレベルシフト回路３２と同様の構成である。このレベルシフト回路５２は、ｐＭＯＳトランジスタＭＰ２２，ＭＰ２６の各ゲート電極に、出力端子ＯＵＴの電位［３×ＶＤＤ］と同一レベルの制御電圧ｃｔ52を印加することにより同ｐＭＯＳトランジスタＭＰ２２，ＭＰ２６をオフ状態とする一方、クロックＣＬＫＢの低レベルの電位［ＶＳＳ］と同一レベルの制御電圧ｃｔ52を印加することにより同ｐＭＯＳトランジスタＭＰ２２，ＭＰ２６をオン状態とする。

レベルシフト回路５３では、ｐＭＯＳトランジスタＭＰＬ３２のソース電極が、図９（ｃ）中のノードＲＡに代えて、ノードＲＡ２に接続されている。また、ｐＭＯＳトランジスタＭＰＬ３１のドレイン電極には、クロックＣＬＫＡが入力される。他は、図９（ｃ）のレベルシフト回路３３と同様の構成である。このレベルシフト回路５３は、ｐＭＯＳトランジスタＭＰ２５，ＭＰ２３の各ゲート電極に、出力端子ＯＵＴの電位［３×ＶＤＤ］と同一レベルの制御電圧ｃｔ53を印加することにより同ｐＭＯＳトランジスタＭＰ２５，ＭＰ２３をオフ状態とする一方、クロックＣＬＫＡの低レベルの電位［ＶＳＳ］と同一レベルの制御電圧ｃｔ53を印加することにより同ｐＭＯＳトランジスタＭＰ２５，ＭＰ２３をオン状態とする。

図１４は、図１３の電源回路の動作を説明するタイムチャートである。
この図を参照して、この例の電源回路の動作について説明する。
レベルシフト回路５２の動作では、図９（ｂ）のレベルシフト回路３２の動作と次の点が異なっている。すなわち、期間Ａにおいて、クロックＣＬＫＢは低レベルの電位［ＶＳＳ］であるため、ノードＲＢ２も低レベルの電位［ＶＳＳ］となる。よって、このレベルシフト回路５２から、振幅［３×ＶＤＤ］を有する制御電圧ｃｔ52がノードＲＢ２を経てｐＭＯＳトランジスタＭＰ２２，ＭＰ２６のゲート電極へ入力される。

また、レベルシフト回路５３の動作では、図９（ｃ）のレベルシフト回路３３の動作と次の点が異なっている。すなわち、期間Ｂにおいて、クロックＣＬＫＡは低レベルの電位［ＶＳＳ］であるため、ノードＲＡ２も低レベルの電位［ＶＳＳ］となる。よって、このレベルシフト回路５３から、振幅［３×ＶＤＤ］を有する制御電圧ｃｔ53がノードＲＡ２を経てｐＭＯＳトランジスタＭＰ２３，ＭＰ２５のゲート電極へ入力される。なお、レベルシフト回路５２，５３を構成するｐＭＯＳトランジスタＭＰＬ２８，ＭＰＬ３１のドレインには、クロックＣＬＫＢ，ＣＬＫＡが入力されているが、電位［ＶＳＳ］が入力されていても、上記と同等の動作が行われる。また、ｐＭＯＳトランジスタＭＰＬ２９のソース電極を、出力端子ＯＵＴに代えてノードＳＢに接続し、かつ、ｐＭＯＳトランジスタＭＰＬ３２のソース電極を、出力端子ＯＵＴに代えてノードＳＡに接続しても、上記と同等の動作が行われる。

以上のように、この第９の実施例では、レベルシフト回路５２から、振幅［３×ＶＤＤ］を有する制御電圧ｃｔ52がノードＲＢ２に出力され、かつ、レベルシフト回路５３から、振幅［３×ＶＤＤ］を有する制御電圧ｃｔ53がノードＲＡ２に出力されるので、第３の実施例と同様の機能を有する電源回路が、比較的小規模な回路構成で実現される。なお、この実施例と同様の構成を、上記第４の実施例に適用しても良い。すなわち、チャージポンプ回路４１を構成する各ｐＭＯＳトランジスタのゲート電極に振幅［６×ＶＤＤ］を有する制御電圧を印加することにより、この実施例と同様の利点が得られる。

なお、この実施例では、図１３中のレベルシフト回路５２，５３を用いた電源回路を示したが、図３又は図４に示した各レベルシフト回路と同等のハード構成のレベルシフト回路を用いても良い。

図１５は、この発明の第１０の実施例である電源回路の電気的構成を示す回路図である。
この例の電源回路は、同図（ａ）に示すチャージポンプ回路６１と、同図（ｂ）に示すレベルシフト回路６２と、同図（ｃ）に示すレベルシフト回路６３とから構成されている。チャージポンプ回路６１は、ｐＭＯＳトランジスタＭＰ４１，ＭＰ４２，ＭＰ４３，ＭＰ４４，ＭＰ４５，ＭＰ４６と、キャパシタＣ４１，Ｃ４２，Ｃ４３，Ｃ４４とから構成されている。ｐＭＯＳトランジスタＭＰ４１は、ソース電極が出力端子ＯＵＴ、ドレイン電極がノードＪＡ、及びゲート電極がノードＪＢにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰ４２は、ソース電極がノードＪＡ、ドレイン電極が入力端子ＩＮ、及びゲート電極がノードＬＡにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰ４３は、ソース電極が入力端子ＩＮ、ドレイン電極がノードＫＡ、及びゲート電極がノードＫＢにそれぞれ接続されている。入力端子ＩＮには、直流入力電圧［ＶＯＦＳ］が入力される。

ｐＭＯＳトランジスタＭＰ４４は、ソース電極が出力端子ＯＵＴ、ドレイン電極がノードＪＢ、及びゲート電極がノードＪＡにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰ４５は、ソース電極がノードＪＢ、ドレイン電極が入力端子ＩＮ、及びゲート電極がノードＬＢにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰ４６は、ソース電極が入力端子ＩＮ、ドレイン電極がノードＫＢ、及びゲート電極がノードＫＡにそれぞれ接続されている。

キャパシタＣ４１は、高圧側電極がノードＪＡに接続され、低圧側電極にはクロックＣＬＫＡが入力される。キャパシタＣ４２は、低圧側電極がノードＫＡに接続され、高圧側電極にはクロックＣＬＫＡが入力される。キャパシタＣ４３は、高圧側電極がノードＪＢに接続され、低圧側電極にはクロックＣＬＫＢが入力される。キャパシタＣ４４は、低圧側電極がノードＫＢに接続され、高圧側電極にはクロックＣＬＫＢが入力される。上記ｐＭＯＳトランジスタＭＰ４３，４６、及びキャパシタＣ４２，Ｃ４４により、チャージポンプ回路が構成されている。

レベルシフト回路６２は、ｐＭＯＳトランジスタＭＰＬ４１，ＭＰＬ４２，ＭＰＬ４３から構成されている。ｐＭＯＳトランジスタＭＰＬ４１は、ソース電極がノードＪＢ、ドレイン電極がノードＢＳＢ、及びゲート電極が入力端子ＩＮにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ４２は、ソース電極がノードＬＢ、ドレイン電極がノードＫＢ、及びゲート電極がノードＢＳＢにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ４３は、ソース電極が出力端子ＯＵＴ、ドレイン電極がノードＬＢ、及びゲート電極がノードＪＡにそれぞれ接続されている。このレベルシフト回路６２は、ｐＭＯＳトランジスタＭＰ４５のゲート電極に、出力端子ＯＵＴの電位と同一レベルの制御電圧ｃｔ62を印加することにより同ｐＭＯＳトランジスタＭＰ４５をオフ状態とする一方、出力端子ＯＵＴの電位からクロックＣＬＫＢの高レベルの電圧の２倍の電圧［２×ＶＤＤ］を減じたレベルの制御電圧ｃｔ62を印加することにより同ｐＭＯＳトランジスタＭＰ４５をオン状態とする。

レベルシフト回路６３は、ｐＭＯＳトランジスタＭＰＬ４４，ＭＰＬ４５，ＭＰＬ４６から構成されている。ｐＭＯＳトランジスタＭＰＬ４４は、ソース電極がノードＪＡ、ドレイン電極がノードＢＳＡ、及びゲート電極が入力端子ＩＮにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ４５は、ソース電極がノードＬＡ、ドレイン電極がノードＫＡ、及びゲート電極がノードＢＳＡにそれぞれ接続されている。ｐＭＯＳトランジスタＭＰＬ４６は、ソース電極が出力端子ＯＵＴ、ドレイン電極がノードＬＡ、及びゲート電極がノードＪＢにそれぞれ接続されている。このレベルシフト回路６３は、ｐＭＯＳトランジスタＭＰ４２のゲート電極に、出力端子ＯＵＴの電位と同一レベルの制御電圧ｃｔ63を印加することにより同ｐＭＯＳトランジスタＭＰ４２をオフ状態とする一方、出力端子ＯＵＴの電位からクロックＣＬＫＡの高レベルの電圧の２倍の電圧［２×ＶＤＤ］を減じたレベルの制御電圧ｃｔ63を印加することにより同ｐＭＯＳトランジスタＭＰ４２をオン状態とする。なお、たとえば、電圧［ＶＤＤ］は５Ｖ、直流入力電圧［ＶＯＦＳ］は２Ｖ、各ｐＭＯＳトランジスタのゲート閾値電圧［Ｖｔｈ］が３Ｖに設定され、同直流入力電圧［ＶＯＦＳ］は、同ゲート閾値電圧［Ｖｔｈ］よりも小さい。

図１６は、図１５の電源回路の動作を説明するタイムチャートである。
この図を参照して、この例の電源回路の動作について説明する。
チャージポンプ回路６１では、期間Ａにおいて、ノードＫＢが低レベルの電位［ＶＯＦＳ−ＶＤＤ］であるから、ｐＭＯＳトランジスタＭＰ４３がオン状態となり、ノードＫＡが高レベルの電位［ＶＯＦＳ］となる。また、ノードＫＢは、低レベルの電位［ＶＯＦＳ−ＶＤＤ］となる。次に、期間Ｂにおいて、クロックＣＬＫＡが低レベルの電位［ＶＳＳ］に低下すると、キャパシタＣ４２の結合により、ノードＫＡは低レベルの電位［ＶＯＦＳ−ＶＤＤ］に低下する。また、ノードＫＢは、高レベルの電位［ＶＯＦＳ］となる。

レベルシフト回路６２では、期間Ａでは、ｐＭＯＳトランジスタＭＰＬ４３がオフ状態、ｐＭＯＳトランジスタＭＰＬ４２がブートストラップ効果によりオン状態となる。このとき、ノードＫＢは低レベルの電位［ＶＯＦＳ−ＶＤＤ］であり、ノードＬＢも低レベルの電位［ＶＯＦＳ−ＶＤＤ］となる。このとき、ｐＭＯＳトランジスタＭＰ４５がオン状態となり、ノードＪＢが低レベルの電位［ＶＯＦＳ］に充電される。期間Ｂでは、ｐＭＯＳトランジスタＭＰＬ４３がオン状態となり、ノードＬＢは出力端子ＯＵＴの電位［ＶＤＤ＋ＶＯＦＳ］となる。レベルシフト回路６３では、期間Ａでは、ノードＬＡは、高レベルの電位［ＶＤＤ＋ＶＯＦＳ］であり、チャージポンプ回路６１のノードＪＡと同電位であり、ｐＭＯＳトランジスタＭＰ４２がオフ状態となる。また、ｐＭＯＳトランジスタＭＰＬ４３のソース電極を、出力端子ＯＵＴに代えてノードＪＢに接続し、かつ、ｐＭＯＳトランジスタＭＰＬ４６のソース電極を、出力端子ＯＵＴに代えてノードＪＡに接続しても、上記と同等の動作が行われる。

以上のように、この第１０の実施例では、チャージポンプ回路６１のｐＭＯＳトランジスタＭＰ４２及びｐＭＯＳトランジスタＭＰ４５のゲートに、レベルシフト回路６３，６２のノードＬＡ，ＬＢが接続され、同レベルシフト回路６３，６２によって振幅が拡大され、かつ低レベルが電位［ＶＯＦＳ−ＶＤＤ］まで低い信号が入力されるので、ｐＭＯＳトランジスタＭＰ４２，ＭＰ４５が導通し、ノードＪＡ，ＪＢが低レベルの電位［ＶＯＦＳ］に充電される場合においても、ゲート・ソース間電圧が［−ＶＤＤ］となり、十分にオン状態が保たれる。

一方、上記第１の実施例の図１に示す回路で、この実施例と同様の機能を実現しようとする場合、入力直流電圧を［ＶＤＤ］に代えて［ＶＯＦＳ］に置き換えただけでは、直流入力電圧［ＶＯＦＳ］が電圧［ＶＤＤ］よりも低いため、問題が生じる。すなわち、図１中のｐＭＯＳトランジスタＭＰ２，ＭＰ４が導通してノードＰＡ，ＰＢが電位［ＶＯＦＳ］のレベルに充電される場合、ゲート・ソース間電圧は［ＶＳＳ−ＶＯＦＳ＝−ＶＯＦＳ］しか得られない。このため、ｐＭＯＳトランジスタＭＰ２，ＭＰ４は、十分にオン状態にならず、動作領域が能動領域になる。従って、ノードＰＡ，ＰＢの充電レベルが低下し、出力端子ＯＵＴの電位は、電位［ＶＤＤ＋ＶＯＦＳ］よりも低下する。

また、この第１０の実施例では、電源回路のトランジスタが全てｐＭＯＳトランジスタで構成されているが、全てｎＭＯＳトランジスタで構成しても、同様の作用、利点が得られる。この場合、クロックの振幅［ＶＤＤ］と入力電圧［ＶＯＦＳ］との差がｎＭＯＳトランジスタのゲート閾値電圧［Ｖｔｈ］よりも小さい場合でも、チャージポンプ回路を構成するｎＭＯＳトランジスタに十分なゲート・ソース間電圧が印加される。

なお、この実施例では、図１５中のレベルシフト回路６２，６３を用いた電源回路を示したが、図３又は図４に示した各レベルシフト回路と同等のハード構成のレベルシフト回路を用いても良い。

図１７は、この発明の第１１の実施例である電子機器の要部の電気的構成を示すブロック図である。
この例の電子機器は、同図１７に示すように、液晶表示装置であり、液晶パネル７１と、信号線駆動回路７２と、走査線駆動回路７３と、電源回路７４とから構成されている。
液晶パネル７１は、信号線Ｘ_i （ｉ＝１，２，…，ｍ、たとえば、ｍ＝６４０×３）と、走査線Ｙ_j （ｊ＝１，２，…，ｎ、たとえば、ｎ＝４８０）と、画素トランジスタ８１_i,j と、画素容量８２_i,j と、画素素子８３_i,j と、共通端子ＣＯＭとを備えている。信号線Ｘ_i は、ｘ方向に所定間隔で設けられ、該当する表示信号Ｄ_i が印加される。走査線Ｙ_j は、ｘ方向と直交するｙ方向に所定間隔で設けられ、表示信号Ｄ_i を書き込むための走査信号ＯＵＴ_j が線順次に印加される。画素トランジスタ８１_i,j は、ＴＦＴ（Thin Film Transistor、薄膜トランジスタ）で構成され、走査信号ＯＵＴ_j に基づいてオン／オフ制御され、オン状態になったときに画素素子_i,j に表示信号Ｄ_i を印加する。

信号線駆動回路７２は、与えられた信号線駆動信号群ｄｄに基づいて、信号線Ｘ_i に表示信号Ｄ_i を印加する。走査線駆動回路７３は、与えられた走査線駆動信号群ｓｄに基づいて、走査線Ｙ_j に走査信号ＯＵＴ_j を線順次に印加する。また、走査線駆動回路７３は、レベルシフト回路７３ａを有している。電源回路７４は、上記各実施例に示した電源回路で構成され、たとえば、第１の実施例の図１に示す、入力電圧を２倍に昇圧する電源回路と、第４の実施例の図５に示す、入力電圧を−１倍にする電源回路とを組み合わせて構成されている。

この液晶表示装置では、画素素子８３_i,j の両端に印加される電圧の範囲が、たとえば［ＶＤＤ］から［ＶＳＳ］である場合、信号線Ｘ_i に掛かる電圧も［ＶＤＤ］から［ＶＳＳ］である。このため、信号線駆動回路７２の動作には、少なくとも電源電圧［ＶＤＤ］が必要である。一方、走査線Ｙ_j に印加される電圧は、高レベルの電位（高圧出力電圧）ＶＨとして、少なくとも電位［２×ＶＤＤ］、及び低レベルの電位（低圧出力電圧）ＶＬとして、電位［−ＶＤＤ］の２つである。なぜならば、信号線Ｘ_i の電位（０Ｖ）を画素素子８３_i,j に書き込む場合、少なくとも走査線Ｙ_j の電位を電位［−ＶＤＤ］として画素トランジスタ８１_i,j をオン状態とする必要があるからである。また、画素素子８３_i,j が液晶である場合、通常、画素の共通端子ＣＯＭの電位を定期的に電位［ＶＤＤ］程度又は電位［ＶＳＳ］程度に変化させて、液晶に印加させる電圧の極性を反転させるコモン反転駆動が行われる。このため、画素素子８３_i,j に電位［ＶＤＤ］が書き込まれた状態で画素トランジスタ８１_i,j をオフ状態としておいたとき、共通端子ＣＯＭを低レベルの電位［ＶＳＳ］から高レベルの電位［ＶＤＤ］に反転させた場合、オフ状態を維持するためには、少なくとも走査線Ｙ_j の電位を電位［２×ＶＤＤ］とする必要がある。

走査線駆動回路７３に含まれるレベルシフト回路７３ａは、同走査線駆動回路７３に入力される走査線駆動信号群ｓｄの各信号の振幅が低振幅（たとえば［ＶＤＤ］程度）である場合、電源回路７４から供給される高圧電源ＶＨ及び低圧電源ＶＬを用いて、走査線Ｙ_j に印加できる振幅［ＶＨ−ＶＬ］の信号に変換する。また、電源回路７４は、入力電圧を［ＶＤＤ］とすると、高圧出力電圧ＶＨとして［２×ＶＤＤ］、及び低圧出力電圧ＶＬとして［−ＶＤＤ］を生成する。

以上のように、この第１１の実施例では、電源回路７４から、走査線Ｙ_j の駆動に必要な高圧出力電圧ＶＨ及び低圧出力電圧ＶＬが供給されるので、液晶表示装置の外部で高圧及び高振幅の信号を扱う必要がなくなるため、同液晶表示装置に接続される別の半導体装置に高い耐圧特性を要求する必要がなく、比較的簡単な構成で安価に同半導体装置を構成することができる。

以上、この発明の実施例を図面により詳述してきたが、具体的な構成は同実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更などがあっても、この発明に含まれる。
たとえば、上記各実施例では、各電源回路がｐＭＯＳトランジスタで構成されているが、同様の回路をｎＭＯＳトランジスタで構成しても、上記各実施例と同様の作用、効果が得られる。ただし、この場合、各部の信号や電圧の極性は、ｎＭＯＳトランジスタに対応したものとなる。

この発明は、液晶表示装置の他、たとえば、光学系２次元センサを組み込んだ指紋読み取り装置や、携帯電話機、携帯端末など、１つの電源電圧から異なる電源電圧を生成する電源回路を必要とする電子機器全般に適用できる。

この発明の第１の実施例である電源回路の電気的構成を示す回路図である。 図１の電源回路の動作を説明するタイムチャートである。 この発明の第２の実施例である電源回路のうち、レベルシフト回路の電気的構成を示す回路図である。 この発明の第３の実施例である電源回路のうち、レベルシフト回路の電気的構成を示す回路図である。 この発明の第４の実施例である電源回路の電気的構成を示す回路図である。 図５の電源回路の動作を説明するタイムチャートである。 この発明の第５の実施例である電源回路のうち、レベルシフト回路の電気的構成を示す回路図である。 この発明の第６の実施例である電源回路のうち、レベルシフト回路の電気的構成を示す回路図である。 この発明の第７の実施例である電源回路の電気的構成を示す回路図である。 図９の電源回路の動作を説明するタイムチャートである。 この発明の第８の実施例である電源回路の電気的構成を示す回路図である。 図１１の電源回路の動作を説明するタイムチャートである。 この発明の第９の実施例である電源回路の電気的構成を示す回路図である。 図１３の電源回路の動作を説明するタイムチャートである。 この発明の第１０の実施例である電源回路の電気的構成を示す回路図である。 図１５の電源回路の動作を説明するタイムチャートである。 この発明の第１１の実施例である電子機器の要部の電気的構成を示すブロック図である。 特許文献１に記載された電源回路の回路図である。 特許文献２に記載されたレベルシフト回路の回路図である。

符号の説明

１１ チャージポンプ回路
１２，１２Ａ，１２Ｂ，１３，１３Ａ，１３Ｂ レベルシフト回路（ゲート制御回路）
２１ チャージポンプ回路
２２，２２Ａ，２２Ｂ，２３，２３Ａ，２３Ｂ レベルシフト回路（ゲート制御回路）
３１ チャージポンプ回路
３２，３３ レベルシフト回路（ゲート制御回路）
４１ チャージポンプ回路
４２ レベルシフト回路（ゲート制御回路）
５１ チャージポンプ回路
５２，５３ レベルシフト回路（ゲート制御回路）
６１ チャージポンプ回路
６２，６３ レベルシフト回路（ゲート制御回路）
７１ 液晶パネル（電子機器の一部）
７２ 信号線駆動回路（電子機器の一部）
７３ 走査線駆動回路（電子機器の一部）
７４ 電源回路（電子機器の一部）
ＭＰ１２，ＭＰ１５ ｐＭＯＳトランジスタ（ＭＯＳトランジスタ）
ＭＰ１３，ＭＰ１６ ｐＭＯＳトランジスタ（電圧生成回路の一部）
Ｃ１２，Ｃ１４ キャパシタ（電圧生成回路の一部）
ＭＰ４３，ＭＰ４６ ｐＭＯＳトランジスタ（チャージポンプ回路の一部）
Ｃ４２，Ｃ４４ キャパシタ（チャージポンプ回路の一部）

Claims (19)

1. ＭＯＳトランジスタ及びキャパシタを有し、クロックが第１のレベルでかつ前記ＭＯＳトランジスタがオン状態のとき、所定の直流入力電圧を該ＭＯＳトランジスタを介して前記キャパシタに充電した電圧を充電電圧とし、前記クロックが第２のレベルでかつ前記ＭＯＳトランジスタがオフ状態のとき、前記充電電圧に前記クロックの振幅分変化させたレベルの生成電圧を生成するチャージポンプ回路と、
   前記ＭＯＳトランジスタのゲート電極に、前記キャパシタの電圧が前記生成電圧又は前記充電電圧への変化に同期して、該ＭＯＳトランジスタをオフ状態又はオン状態とするための制御電圧を印加するゲート制御回路とを備えてなることを特徴とする電源回路。
2. 第１のＭＯＳトランジスタ及び第１のキャパシタを有し、第１のクロックが第１のレベルでかつ前記第１のＭＯＳトランジスタがオン状態のとき、所定の直流入力電圧を該第１のＭＯＳトランジスタを介して前記第１のキャパシタに充電した電圧を第１の充電電圧とし、前記第１のクロックが第２のレベルでかつ前記第１のＭＯＳトランジスタがオフ状態のとき、前記第１の充電電圧に前記第１のクロックの振幅分変化させたレベルの第１の生成電圧を生成して出力する第１のチャージポンプ回路と、
   第２のＭＯＳトランジスタ及び第２のキャパシタを有し、前記第１のクロックと逆位相の第２のクロックが前記第１のレベルでかつ前記第２のＭＯＳトランジスタがオン状態のとき、前記直流入力電圧を該第２のＭＯＳトランジスタを介して前記第２のキャパシタに充電した電圧を第２の充電電圧とし、前記第２のクロックが前記第２のレベルでかつ前記第２のＭＯＳトランジスタがオフ状態のとき、前記第２の充電電圧を前記第２のクロックの振幅分変化させたレベルの第２の生成電圧を生成して出力する第２のチャージポンプ回路と、
   前記第２のクロックが前記第１のレベルのとき、前記第１の生成電圧を直流出力電圧として出力する一方、前記第１のクロックが前記第１のレベルのとき、前記第２の生成電圧を前記直流出力電圧として出力する出力回路とを有する電源回路であって、
   前記第１のＭＯＳトランジスタの第１のゲート電極に、前記第１の生成電圧から前記第１の充電電圧への変化に同期して前記第１のレベルと同一レベルの第１の制御電圧を印加することにより該第１のＭＯＳトランジスタをオン状態とする一方、前記第２の生成電圧から前記第２の充電電圧への変化に同期して前記第１の生成電圧と同一レベルの前記第１の制御電圧を印加することにより該第１のＭＯＳトランジスタをオフ状態とする第１のゲート制御回路と、
   前記第２のＭＯＳトランジスタの第２のゲート電極に、前記第２の生成電圧から前記第２の充電電圧への変化に同期して前記第１のレベルと同一レベルの第２の制御電圧を印加することにより該第２のＭＯＳトランジスタをオン状態とする一方、前記第１の生成電圧から前記第１の充電電圧への変化に同期して前記第２の生成電圧と同一レベルの前記第２の制御電圧を印加することにより該第２のＭＯＳトランジスタをオフ状態とする第２のゲート制御回路とが設けられていることを特徴とする電源回路。
3. 前記第１のＭＯＳトランジスタは、
   前記直流入力電圧が印加される第１のノードに接続された第１の電極、第２のノードに接続された第２の電極、及び第３のノードに接続された第１のゲート電極を備え、
   前記第１のキャパシタは、
   第１のクロックが入力される第３の電極及び前記第２のノードに接続された第４の電極を備え、
   前記第２のＭＯＳトランジスタは、
   前記第１のノードに接続された第５の電極、第４のノードに接続された第６の電極、及び第５のノードに接続された第２のゲート電極を備え、
   前記第２のキャパシタは、
   前記第１のクロックと逆位相の第２のクロックが入力される第７の電極及び前記第４のノードに接続された第８の電極を備え、
   前記出力回路は、
   前記第２のノードに接続された第９の電極、前記直流出力電圧を出力するための第６のノードに接続された第１０の電極、及び前記第４のノードに接続された第３のゲート電極を備える第３のＭＯＳトランジスタと、
   前記第４のノードに接続された第１１の電極、前記第６のノードに接続された第１２の電極、及び前記第２のノードに接続された第４のゲート電極を備える第４のＭＯＳトランジスタとから構成され、
   前記第２のゲート制御回路は、
   前記第４のノードに接続された第１３の電極、第７のノードに接続された第１４の電極、及び前記直流入力電圧又は前記第１のクロックが入力される第５のゲート電極を備える第５のＭＯＳトランジスタと、
   前記第５のノードに接続された第１５の電極、前記第１のレベル又は前記第２のクロックが入力される第１６の電極、及び前記第７のノードに接続された第６のゲート電極を備える第６のＭＯＳトランジスタと、
   前記第４又は第６のノードに接続された第１７の電極、前記第５のノードに接続された第１８の電極、及び前記第２のノードに接続された第７のゲート電極を備える第７のＭＯＳトランジスタとから構成され、
   前記第１のゲート制御回路は、
   前記第２のノードに接続された第１９の電極、第８のノードに接続された第２０の電極、及び前記直流入力電圧又は前記第２のクロックが入力される第８のゲート電極を備える第８のＭＯＳトランジスタと、
   前記第３のノードに接続された第２１の電極、前記第１のレベル又は前記第１のクロックが入力される第２２の電極、及び前記第８のノードに接続された第９のゲート電極を備える第９のＭＯＳトランジスタと、
   前記第２又は第６のノードに接続された第２３の電極、前記第３のノードに接続された第２４の電極、及び前記第４のノードに接続された第１０のゲート電極を備える第１０のＭＯＳトランジスタとから構成されていることを特徴とする請求項２記載の電源回路。
4. 前記第１のＭＯＳトランジスタは、
   前記直流入力電圧が印加される第１のノードに接続された第１の電極、第２のノードに接続された第２の電極、及び第３のノードに接続された第１のゲート電極を備え、
   前記第１のキャパシタは、
   第１のクロックが入力される第３の電極及び前記第２のノードに接続された第４の電極を備え、
   前記第２のＭＯＳトランジスタは、
   前記第１のノードに接続された第５の電極、第４のノードに接続された第６の電極、及び第５のノードに接続された第２のゲート電極を備え、
   前記第２のキャパシタは、
   前記第１のクロックと逆位相の第２のクロックが入力される第７の電極及び前記第４のノードに接続された第８の電極を備え、
   前記出力回路は、
   前記第２のノードに接続された第９の電極、前記直流出力電圧を出力するための第６のノードに接続された第１０の電極、及び前記第４のノードに接続された第３のゲート電極を備える第３のＭＯＳトランジスタと、
   前記第４のノードに接続された第１１の電極、前記第６のノードに接続された第１２の電極、及び前記第２のノードに接続された第４のゲート電極を備える第４のＭＯＳトランジスタとから構成され、
   前記第２のゲート制御回路は、
   前記第４のノードに接続された第１３の電極、第７のノードに接続された第１４の電極、及び前記第４のノードに接続された第５のゲート電極を備える第５のＭＯＳトランジスタと、
   前記第５のノードに接続された第１５の電極、前記第１のレベル又は前記第２のクロックが入力される第１６の電極、及び前記第７のノードに接続された第６のゲート電極を備える第６のＭＯＳトランジスタと、
   前記第４又は第６のノードに接続された第１７の電極、前記第５のノードに接続された第１８の電極、及び前記第２のノードに接続された第７のゲート電極を備える第７のＭＯＳトランジスタと、
   前記第４又は第６のノードに接続された第２５の電極、前記第７のノードに接続された第２６の電極、及び前記第２のノードに接続された第１１のゲート電極を備える第１１のＭＯＳトランジスタとから構成され、
   前記第１のゲート制御回路は、
   前記第２のノードに接続された第１９の電極、第８のノードに接続された第２０の電極、及び前記第２のノードに接続された第８のゲート電極を備える第８のＭＯＳトランジスタと、
   前記第３のノードに接続された第２１の電極、前記第１のレベル又は前記第１のクロックが入力される第２２の電極、及び前記第８のノードに接続された第９のゲート電極を備える第９のＭＯＳトランジスタと、
   前記第２又は第６のノードに接続された第２３の電極、前記第３のノードに接続された第２４の電極、及び前記第４のノードに接続された第１０のゲート電極を備える第１０のＭＯＳトランジスタと、
   前記第２又は第６のノードに接続された第２７の電極、前記第８のノードに接続された第２８の電極、及び前記第４のノードに接続された第１２のゲート電極を備える第１２のＭＯＳトランジスタとから構成されていることを特徴とする請求項２記載の電源回路。
5. 前記第１のＭＯＳトランジスタは、
   前記直流入力電圧が印加される第１のノードに接続された第１の電極、第２のノードに接続された第２の電極、及び第３のノードに接続された第１のゲート電極を備え、
   前記第１のキャパシタは、
   第１のクロックが入力される第３の電極及び前記第２のノードに接続された第４の電極を備え、
   前記第２のＭＯＳトランジスタは、
   前記第１のノードに接続された第５の電極、第４のノードに接続された第６の電極、及び第５のノードに接続された第２のゲート電極を備え、
   前記第２のキャパシタは、
   前記第１のクロックと逆位相の第２のクロックが入力される第７の電極及び前記第４のノードに接続された第８の電極を備え、
   前記出力回路は、
   前記第２のノードに接続された第９の電極、前記直流出力電圧を出力するための第６のノードに接続された第１０の電極、及び前記第４のノードに接続された第３のゲート電極を備える第３のＭＯＳトランジスタと、
   前記第４のノードに接続された第１１の電極、前記第６のノードに接続された第１２の電極、及び前記第２のノードに接続された第４のゲート電極を備える第４のＭＯＳトランジスタとから構成され、
   前記第２のゲート制御回路は、
   前記第４のノードに接続された第１３の電極、第７のノードに接続された第１４の電極、及び前記第４のノードに接続された第５のゲート電極を備える第５のＭＯＳトランジスタと、
   前記第５のノードに接続された第１５の電極、前記第１のレベル又は前記第２のクロックが入力される第１６の電極、及び前記第７のノードに接続された第６のゲート電極を備える第６のＭＯＳトランジスタと、
   前記第４又は第６のノードに接続された第１７の電極、前記第５のノードに接続された第１８の電極、及び前記第２のノードに接続された第７のゲート電極を備える第７のＭＯＳトランジスタと、
   前記第４又は第６のノードに接続された第２５の電極、第９のノードに接続された第２６の電極、及び前記第２のノードに接続された第１１のゲート電極を備える第１１のＭＯＳトランジスタと、
   前記第９のノードに接続された第２９の電極、前記第７のノードに接続された第３０の電極、及び前記第７のノードに接続された第１３のゲート電極を備える第１３のＭＯＳトランジスタとから構成され、
   前記第１のゲート制御回路は、
   前記第２のノードに接続された第１９の電極、第８のノードに接続された第２０の電極、及び前記第２のノードに接続された第８のゲート電極を備える第８のＭＯＳトランジスタと、
   前記第３のノードに接続された第２１の電極、前記第１のレベル又は前記第１のクロックが入力される第２２の電極、及び前記第８のノードに接続された第９のゲート電極を備える第９のＭＯＳトランジスタと、
   前記第２又は第６のノードに接続された第２３の電極、前記第３のノードに接続された第２４の電極、及び前記第４のノードに接続された第１０のゲート電極を備える第１０のＭＯＳトランジスタと、
   前記第２又は第６のノードに接続された第２７の電極、第１０のノードに接続された第２８の電極、及び前記第４のノードに接続された第１２のゲート電極を備える第１２のＭＯＳトランジスタと
   前記第１０のノードに接続された第３１の電極、前記第８のノードに接続された第３２の電極、及び前記第８のノードに接続された第１４のゲート電極を備える第１４のＭＯＳトランジスタとから構成されていることを特徴とする請求項２記載の電源回路。
6. 第１のＭＯＳトランジスタ及び第１のキャパシタを有し、第１のクロックが第１のレベルでかつ前記第１のＭＯＳトランジスタがオン状態のとき、第１の直流入力電圧を該第１のＭＯＳトランジスタを介して前記第１のキャパシタに印加し、前記第１のクロックが第２のレベルでかつ前記第１のＭＯＳトランジスタがオフ状態のとき、前記第１のキャパシタの充電電圧に前記第１のクロックの振幅が重畳されたレベルの第１の昇圧電圧を生成して出力する複数の第１のチャージポンプ回路と、
   第２のＭＯＳトランジスタ及び第２のキャパシタを有し、前記第１のクロックと逆位相の第２のクロックが第１のレベルでかつ前記第２のＭＯＳトランジスタがオン状態のとき、第２の直流入力電圧を該第２のＭＯＳトランジスタを介して前記第２のキャパシタに印加し、前記第２のクロックが第２のレベルでかつ前記第２のＭＯＳトランジスタがオフ状態のとき、前記第２のキャパシタの充電電圧に前記第２のクロックの振幅が重畳されたレベルの第２の昇圧電圧を生成して出力する複数の第２のチャージポンプ回路とを備え、
   前記第１のチャージポンプ回路を初段として所定数の前記各第１のチャージポンプ回路と前記各第２のチャージポンプ回路とが交互に縦続接続されると共に、前記第２のチャージポンプ回路を初段として前記所定数の前記各第２のチャージポンプ回路と前記各第１のチャージポンプ回路とが交互に縦続接続されている電源回路であって、
   最終段の前記第１の昇圧電圧又は最終段の前記第２の昇圧電圧を直流出力電圧として出力する出力回路と、
   前記各第１のＭＯＳトランジスタの第１のゲート電極に、最終段の前記第１の昇圧電圧の立下がりに同期して前記第１のレベルと同一レベルの第１の制御電圧を印加することにより前記各第１のＭＯＳトランジスタをオン状態とする一方、最終段の前記第２の昇圧電圧の立下がりに同期して前記直流出力電圧と同一レベルの前記第１の制御電圧を印加することにより前記各第１のＭＯＳトランジスタをオフ状態とする第１のゲート制御回路と、
   前記各第２のＭＯＳトランジスタの第２のゲート電極に、最終段の前記第２の昇圧電圧の立下がりに同期して前記第１のレベルと同一レベルの第２の制御電圧を印加することにより前記各第２のＭＯＳトランジスタをオン状態とする一方、最終段の前記第１の昇圧電圧の立下がりに同期して前記直流出力電圧と同一レベルの前記第２の制御電圧を印加することにより前記各第２のＭＯＳトランジスタをオフ状態とする第２のゲート制御回路とが設けられていることを特徴とする電源回路。
7. 前記第１のゲート制御回路は、
   最終段の前記第１の昇圧電圧が入力される第１の電極、第１のノードに接続された第２の電極、及び初段の前記第２の昇圧電圧が入力される第３のゲート電極を備える第３のＭＯＳトランジスタと、
   前記各第１のＭＯＳトランジスタの第１のゲート電極に接続された第３の電極、前記第１のレベル又は前記第１のクロックが入力される第４の電極、及び前記第１のノードに接続された第４のゲート電極を備える第４のＭＯＳトランジスタと、
   前記直流出力電圧又は最終段の前記第１の昇圧電圧が入力される第５の電極、前記各第１のＭＯＳトランジスタの第１のゲート電極に接続された第６の電極、及び最終段の前記第２の昇圧電圧が入力される第５のゲート電極を備える第５のＭＯＳトランジスタとから構成され、
   前記第２のゲート制御回路は、
   最終段の前記第２の昇圧電圧が入力される第７の電極、第２のノードに接続された第８の電極、及び初段の前記第１の昇圧電圧が入力される第６のゲート電極を備える第６のＭＯＳトランジスタと、
   前記各第２のＭＯＳトランジスタの第２のゲート電極に接続された第９の電極、前記第１のレベル又は前記第２のクロックが入力される第１０の電極、及び前記第２のノードに接続された第７のゲート電極を備える第７のＭＯＳトランジスタと、
   前記直流出力電圧又は最終段の前記第２の昇圧電圧が入力される第１１の電極、前記各第２のＭＯＳトランジスタの第２のゲート電極に接続された第１２の電極、及び最終段の前記第１の昇圧電圧が入力される第８のゲート電極を備える第８のＭＯＳトランジスタとから構成されていることを特徴とする請求項６記載の電源回路。
8. 第１のＭＯＳトランジスタ及び第１のキャパシタを有し、第１のクロックが第１のレベルでかつ前記第１のＭＯＳトランジスタがオン状態のとき、所定の直流入力電圧を該第１のＭＯＳトランジスタを介して前記第１のキャパシタに充電した電圧を第１の充電電圧とし、前記第１のクロックが第２のレベルでかつ前記第１のＭＯＳトランジスタがオフ状態のとき、前記第１の充電電圧に前記第１のクロックの振幅分変化させたレベルの第１の生成電圧を生成して出力する第１のチャージポンプ回路と、
   第２のＭＯＳトランジスタ及び第２のキャパシタを有し、前記第１のクロックと逆位相の第２のクロックが前記第１のレベルでかつ前記第２のＭＯＳトランジスタがオン状態のとき、前記直流入力電圧を該第２のＭＯＳトランジスタを介して前記第２のキャパシタに充電した電圧を第２の充電電圧とし、前記第２のクロックが前記第２のレベルでかつ前記第２のＭＯＳトランジスタがオフ状態のとき、前記第２の充電電圧を前記第２のクロックの振幅分変化させたレベルの第２の生成電圧を生成して出力する第２のチャージポンプ回路と、
   前記第２のクロックが前記第１のレベルのとき、前記第１の生成電圧を直流出力電圧として出力する一方、前記第１のクロックが前記第１のレベルのとき、前記第２の生成電圧を前記直流出力電圧として出力する出力回路とを有する電源回路であって、
   前記直流入力電圧を前記第１のクロックの振幅分だけ前記第１のチャージポンプ回路と逆方向に変化させたレベルの第３の生成電圧を生成する第３のチャージポンプ回路と、
   前記直流入力電圧を前記第２のクロックの振幅分だけ前記第２のチャージポンプ回路と逆方向に変化させたレベルの第４の生成電圧を生成する第４のチャージポンプ回路と、
   前記第１のＭＯＳトランジスタの第１のゲート電極に、前記第１の生成電圧から前記第１の充電電圧への変化に同期して前記第３の生成電圧と同一レベルの第１の制御電圧を印加することにより該第１のＭＯＳトランジスタをオン状態とする一方、前記第２の生成電圧から前記第２の充電電圧への変化に同期して前記第１の生成電圧と同一レベルの前記第１の制御電圧を印加することにより該第１のＭＯＳトランジスタをオフ状態とする第１のゲート制御回路と、
   前記第２のＭＯＳトランジスタの第２のゲート電極に、前記第２の生成電圧から前記第２の充電電圧への変化に同期して前記第４の生成電圧と同一レベルの第２の制御電圧を印加することにより該第２のＭＯＳトランジスタをオン状態とする一方、前記第１の生成電圧から前記第１の充電電圧への変化に同期して前記第２の生成電圧と同一レベルの前記第２の制御電圧を印加することにより該第２のＭＯＳトランジスタをオフ状態とする第２のゲート制御回路とが設けられていることを特徴とする電源回路。
9. 前記第１のチャージポンプ回路は、
   前記第１のＭＯＳトランジスタが、前記直流入力電圧が印加される第１のノードに接続された第１の電極、第２のノードに接続された第２の電極、及び第３のノードに接続された第１のゲート電極を備え、かつ、前記第１のキャパシタが、第１のクロックが入力される第３の電極及び前記第２のノードに接続された第４の電極を備え、
   前記第２のチャージポンプ回路は、
   前記第２のＭＯＳトランジスタが、前記第１のノードに接続された第５の電極、第４のノードに接続された第６の電極、及び第５のノードに接続された第２のゲート電極を備え、かつ、前記第２のキャパシタが、前記第１のクロックと逆位相の第２のクロックが入力される第７の電極及び前記第４のノードに接続された第８の電極を備え、
   前記第３のチャージポンプ回路は、
   前記第１のノードに接続された第１３の電極、第７のノードに接続された第１４の電極、及び第８のノードに接続された第５のゲート電極を備える第５のＭＯＳトランジスタと、
   前記第１のクロックが入力される第１５の電極及び前記第７のノードに接続されている第１６の電極を備える第３のキャパシタとから構成され、
   前記第４のチャージポンプ回路は、
   前記第１のノードに接続された第１７の電極、前記第８のノードに接続された第１８の電極、及び前記第７のノードに接続された第６のゲート電極を備える第６のＭＯＳトランジスタと、
   前記第２のクロックが入力される第１９の電極及び前記第８のノードに接続されている第２０の電極を備える第４のキャパシタとから構成され、
   前記第１のゲート制御回路は、
   前記第４のノードに接続された第２１の電極、第９のノードに接続された第２２の電極、及び前記直流入力電圧が入力される第７のゲート電極を備える第７のＭＯＳトランジスタと、
   前記第５のノードに接続された第２３の電極、前記第８のノードに接続された第２４の電極、及び前記第９のノードに接続された第８のゲート電極を備える第８のＭＯＳトランジスタと、
   前記第４又は第６のノードに接続された第２５の電極、前記第５のノードに接続された第２６の電極、及び前記第２のノードに接続された第９のゲート電極を備える第９のＭＯＳトランジスタとから構成され、
   前記第２のゲート制御回路は、
   前記第２のノードに接続された第２７の電極、第１０のノードに接続された第２８の電極、及び前記直流入力電圧が入力される第１０のゲート電極を備える第１０のＭＯＳトランジスタと、
   前記第３のノードに接続された第２９の電極、前記第７のノードに接続された第３０の電極、及び前記第１０のノードに接続された第１１のゲート電極を備える第１１のＭＯＳトランジスタと、
   前記第２又は第６のノードに接続された第３１の電極、前記第３のノードに接続された第３２の電極、及び前記第４のノードに接続された第１２のゲート電極を備える第１２のＭＯＳトランジスタとから構成されていることを特徴とする請求項８記載の電源回路。
10. 前記第１のチャージポンプ回路は、
    前記第１のＭＯＳトランジスタが、前記直流入力電圧が印加される第１のノードに接続された第１の電極、第２のノードに接続された第２の電極、及び第３のノードに接続された第１のゲート電極を備え、かつ、前記第１のキャパシタが、第１のクロックが入力される第３の電極及び前記第２のノードに接続された第４の電極を備え、
    前記第２のチャージポンプ回路は、
    前記第２のＭＯＳトランジスタが、前記第１のノードに接続された第５の電極、第４のノードに接続された第６の電極、及び第５のノードに接続された第２のゲート電極を備え、かつ、前記第２のキャパシタが、前記第１のクロックと逆位相の第２のクロックが入力される第７の電極及び前記第４のノードに接続された第８の電極を備え、
    前記第３のチャージポンプ回路は、
    前記第１のノードに接続された第１３の電極、第７のノードに接続された第１４の電極、及び第８のノードに接続された第５のゲート電極を備える第５のＭＯＳトランジスタと、
    前記第１のクロックが入力される第１５の電極及び前記第７のノードに接続されている第１６の電極を備える第３のキャパシタとから構成され、
    前記第４のチャージポンプ回路は、
    前記第１のノードに接続された第１７の電極、前記第８のノードに接続された第１８の電極、及び前記第７のノードに接続された第６のゲート電極を備える第６のＭＯＳトランジスタと、
    前記第２のクロックが入力される第１９の電極及び前記第８のノードに接続されている第２０の電極を備える第４のキャパシタとから構成され、
    前記第１のゲート制御回路は、
    前記第４のノードに接続された第２１の電極、第９のノードに接続された第２２の電極、及び前記第４のノードに接続された第７のゲート電極を備える第７のＭＯＳトランジスタと、
    前記第５のノードに接続された第２３の電極、前記第８のノードに接続された第２４の電極、及び前記第９のノードに接続された第８のゲート電極を備える第８のＭＯＳトランジスタと、
    前記第４又は第６のノードに接続された第２５の電極、前記第５のノードに接続された第２６の電極、及び前記第２のノードに接続された第９のゲート電極を備える第９のＭＯＳトランジスタと、
    前記第４又は第６のノードに接続された第３３の電極、前記第９のノードに接続された第３４の電極、及び前記第２のノードに接続された第１３のゲート電極を備える第１３のＭＯＳトランジスタとから構成され、
    前記第２のゲート制御回路は、
    前記第２のノードに接続された第２７の電極、第１０のノードに接続された第２８の電極、及び前記第２のノードに接続された第１０のゲート電極を備える第１０のＭＯＳトランジスタと、
    前記第３のノードに接続された第２９の電極、前記第７のノードに接続された第３０の電極、及び前記第１０のノードに接続された第１１のゲート電極を備える第１１のＭＯＳトランジスタと、
    前記第２又は第６のノードに接続された第３１の電極、前記第３のノードに接続された第３２の電極、及び前記第４のノードに接続された第１２のゲート電極を備える第１２のＭＯＳトランジスタと、
    前記第２又は第６のノードに接続された第３５の電極、前記第１０のノードに接続された第３６の電極、及び前記第４のノードに接続された第１４のゲート電極を備える第１４のＭＯＳトランジスタとから構成されていることを特徴とする請求項８記載の電源回路。
11. 前記第１のチャージポンプ回路は、
    前記第１のＭＯＳトランジスタが、前記直流入力電圧が印加される第１のノードに接続された第１の電極、第２のノードに接続された第２の電極、及び第３のノードに接続された第１のゲート電極を備え、かつ、前記第１のキャパシタが、第１のクロックが入力される第３の電極及び前記第２のノードに接続された第４の電極を備え、
    前記第２のチャージポンプ回路は、
    前記第２のＭＯＳトランジスタが、前記第１のノードに接続された第５の電極、第４のノードに接続された第６の電極、及び第５のノードに接続された第２のゲート電極を備え、かつ、前記第２のキャパシタが、前記第１のクロックと逆位相の第２のクロックが入力される第７の電極及び前記第４のノードに接続された第８の電極を備え、
    前記第３のチャージポンプ回路は、
    前記第１のノードに接続された第１３の電極、第７のノードに接続された第１４の電極、及び第８のノードに接続された第５のゲート電極を備える第５のＭＯＳトランジスタと、
    前記第１のクロックが入力される第１５の電極及び前記第７のノードに接続されている第１６の電極を備える第３のキャパシタとから構成され、
    前記第４のチャージポンプ回路は、
    前記第１のノードに接続された第１７の電極、前記第８のノードに接続された第１８の電極、及び前記第７のノードに接続された第６のゲート電極を備える第６のＭＯＳトランジスタと、
    前記第２のクロックが入力される第１９の電極及び前記第８のノードに接続されている第２０の電極を備える第４のキャパシタとから構成され、
    前記第１のゲート制御回路は、
    前記第４のノードに接続された第２１の電極、第９のノードに接続された第２２の電極、及び前記第４のノードに接続された第７のゲート電極を備える第７のＭＯＳトランジスタと、
    前記第５のノードに接続された第２３の電極、前記第８のノードに接続された第２４の電極、及び前記第９のノードに接続された第８のゲート電極を備える第８のＭＯＳトランジスタと、
    前記第４又は第６のノードに接続された第２５の電極、前記第５のノードに接続された第２６の電極、及び前記第２のノードに接続された第９のゲート電極を備える第９のＭＯＳトランジスタと、
    前記第４又は第６のノードに接続された第３３の電極、第１１のノードに接続された第３４の電極、及び前記第２のノードに接続された第１３のゲート電極を備える第１３のＭＯＳトランジスタと、
    前記第１１のノードに接続された第３７の電極、前記第９のノードに接続された第３８の電極、及び前記第９のノードに接続された第１５のゲート電極を備える第１５のＭＯＳトランジスタとから構成され、
    前記第２のゲート制御回路は、
    前記第２のノードに接続された第２７の電極、第１０のノードに接続された第２８の電極、及び前記第２のノードに接続された第１０のゲート電極を備える第１０のＭＯＳトランジスタと、
    前記第３のノードに接続された第２９の電極、前記第７のノードに接続された第３０の電極、及び前記第１０のノードに接続された第１１のゲート電極を備える第１１のＭＯＳトランジスタと、
    前記第２又は第６のノードに接続された第３１の電極、前記第３のノードに接続された第３２の電極、及び前記第４のノードに接続された第１２のゲート電極を備える第１２のＭＯＳトランジスタと、
    前記第２又は第６のノードに接続された第３５の電極、第１２のノードに接続された第３６の電極、及び前記第４のノードに接続された第１４のゲート電極を備える第１４のＭＯＳトランジスタと、
    前記第１２のノードに接続された第３９の電極、前記第１０のノードに接続された第４０の電極、及び前記第１０のノードに接続された第１６のゲート電極を備える第１６のＭＯＳトランジスタとから構成されていることを特徴とする請求項８記載の電源回路。
12. 前記直流入力電圧は、
    前記第１又は第２のＭＯＳトランジスタのゲート閾値電圧よりも小さく設定され、かつ、前記第１乃至第１２のＭＯＳトランジスタは、ｐチャネル型ＭＯＳトランジスタで構成されていることを特徴とする請求項８乃至１１記載の電源回路。
13. 前記第１のクロック及び第２のクロックの振幅と前記直流入力電圧との差が、前記第１又は第２のＭＯＳトランジスタのゲート閾値電圧よりも小さく設定され、かつ、前記第１乃至第１２のＭＯＳトランジスタは、ｎチャネル型ＭＯＳトランジスタで構成されていることを特徴とする請求項８乃至１１記載の電源回路。
14. 第１のＭＯＳトランジスタ及び第１のキャパシタを有し、第１のクロックが第１のレベルでかつ前記第１のＭＯＳトランジスタがオン状態のとき、所定の直流入力電圧を該第１のＭＯＳトランジスタを介して前記第１のキャパシタに充電した電圧を第１の充電電圧とし、前記第１のクロックが第２のレベルでかつ前記第１のＭＯＳトランジスタがオフ状態のとき、前記第１の充電電圧に前記第１のクロックの振幅分変化させたレベルの第１の生成電圧を生成して出力する第１のチャージポンプ回路と、
    第２のＭＯＳトランジスタ及び第２のキャパシタを有し、前記第１のクロックと逆位相の第２のクロックが前記第１のレベルでかつ前記第２のＭＯＳトランジスタがオン状態のとき、前記直流入力電圧を該第２のＭＯＳトランジスタを介して前記第２のキャパシタに充電した電圧を第２の充電電圧とし、前記第２のクロックが前記第２のレベルでかつ前記第２のＭＯＳトランジスタがオフ状態のとき、前記第２の充電電圧を前記第２のクロックの振幅分変化させたレベルの第２の生成電圧を生成して出力する第２のチャージポンプ回路と、
    オン状態のとき、前記第１の生成電圧を直流出力電圧として出力する第１のＭＯＳトランジスタと、
    オン状態のとき、前記第２の生成電圧を前記直流出力電圧として出力する第２のＭＯＳトランジスタとを有する電源回路であって、
    前記直流出力電圧を前記第１のクロックの振幅分だけ変化させたレベルの第３の生成電圧を生成する第１の電圧生成回路と、
    前記直流出力電圧を前記第２のクロックの振幅分だけ変化させたレベルの第４の生成電圧を生成する第２の電圧生成回路と、
    前記第１のＭＯＳトランジスタの第１のゲート電極に、前記第１の充電電圧から前記第１の生成電圧への変化に同期して前記第３の生成電圧と同一レベルの第１の制御電圧を印加することにより該第１のＭＯＳトランジスタをオン状態とする一方、前記第２の充電電圧から前記第２の生成電圧への変化に同期して前記第１の充電電圧と同一レベルの前記第１の制御電圧を印加することにより該第１のＭＯＳトランジスタをオフ状態とする第１のゲート制御回路と、
    前記第２のＭＯＳトランジスタの第２のゲート電極に、前記第２の充電電圧から前記第２の生成電圧への変化に同期して前記第４の生成電圧と同一レベルの第２の制御電圧を印加することにより該第２のＭＯＳトランジスタをオン状態とする一方、前記第１の充電電圧から前記第１の生成電圧への変化に同期して前記第２の充電電圧と同一レベルの前記第２の制御電圧を印加することにより該第２のＭＯＳトランジスタをオフ状態とする第２のゲート制御回路とが設けられていることを特徴とする電源回路。
15. 前記第１のチャージポンプ回路は、
    前記直流入力電圧が印加される第１のノードに接続された第１の電極、第２のノードに接続された第２の電極、及び第３のノードに接続された第３のゲート電極を備える第３のＭＯＳトランジスタと、
    前記第１のクロックが入力される第３の電極及び前記第２のノードに接続されている第４の電極を備える第１のキャパシタとから構成され、
    前記第２のチャージポンプ回路は、
    前記第１のノードに接続された第５の電極、前記第３のノードに接続された第６の電極、及び前記第２のノードに接続された第４のゲート電極を備える第４のＭＯＳトランジスタと、
    前記第２のクロックが入力される第７の電極及び前記第３のノードに接続された第８の電極を備える第２のキャパシタとから構成され、
    前記第１のＭＯＳトランジスタは、
    前記第２のノードに接続された第９の電極、第４のノードに接続された第１０の電極、及び第５のノードに接続された前記第１のゲート電極を備え、
    前記第２のＭＯＳトランジスタは、
    前記第３のノードに接続された第１１の電極、前記第４のノードに接続された第１２の電極、及び第６のノードに接続された前記第２のゲート電極を備え、
    前記第１の電圧生成回路は、
    前記第４のノードに接続された第１３の電極、第７のノードに接続された第１４の電極、及び第８のノードに接続された第５のゲート電極を備える第５のＭＯＳトランジスタと、
    前記第１のクロックが入力される第１５の電極及び前記第７のノードに接続されている第１６の電極を備える第３のキャパシタとから構成され、
    前記第２の電圧生成回路は、
    前記第４のノードに接続された第１７の電極、前記第８のノードに接続された第１８の電極、及び前記第７のノードに接続された第６のゲート電極を備える第６のＭＯＳトランジスタと、
    前記第２のクロックが入力される第１９の電極及び前記第８のノードに接続されている第２０の電極を備える第４のキャパシタとから構成され、
    前記第１のゲート制御回路は、
    前記第３のノードに接続された第２１の電極、第９のノードに接続された第２２の電極、及び前記第４のノードに接続された第７のゲート電極を備える第７のＭＯＳトランジスタと、
    前記第６のノードに接続された第２３の電極、前記第８のノードに接続された第２４の電極、及び前記第９のノードに接続された第８のゲート電極を備える第８のＭＯＳトランジスタと、
    前記第１又は第３のノードに接続された第２５の電極、前記第６のノードに接続された第２６の電極、及び前記第２のノードに接続された第９のゲート電極を備える第９のＭＯＳトランジスタと、
    前記第３のノードに接続された第２７の電極、前記第９のノードに接続された第２８の電極、及び前記第３のノードに接続された第１０のゲート電極を備える第１０のＭＯＳトランジスタとから構成され、
    前記第２のゲート制御回路は、
    前記第２のノードに接続された第２９の電極、第１０のノードに接続された第３０の電極、及び前記第４のノードに接続された第１１のゲート電極を備える第１１のＭＯＳトランジスタと、
    前記第５のノードに接続された第３１の電極、前記第７のノードに接続された第３２の電極、及び前記第１０のノードに接続された第１２のゲート電極を備える第１２のＭＯＳトランジスタと、
    前記第１又は第２のノードに接続された第３３の電極、前記第５のノードに接続された第３４の電極、及び前記第３のノードに接続された第１３のゲート電極を備える第１３のＭＯＳトランジスタと、
    前記第２のノードに接続された第３５の電極、前記第１０のノードに接続された第３６の電極、及び前記第２のノードに接続された第１４のゲート電極を備える第１４のＭＯＳトランジスタとから構成されていることを特徴とする請求項１４記載の電源回路。
16. 前記第１のチャージポンプ回路は、
    前記直流入力電圧が印加される第１のノードに接続された第１の電極、第２のノードに接続された第２の電極、及び第３のノードに接続された第３のゲート電極を備える第３のＭＯＳトランジスタと、
    前記第１のクロックが入力される第３の電極及び前記第２のノードに接続されている第４の電極を備える第１のキャパシタとから構成され、
    前記第２のチャージポンプ回路は、
    前記第１のノードに接続された第５の電極、前記第３のノードに接続された第６の電極、及び前記第２のノードに接続された第４のゲート電極を備える第４のＭＯＳトランジスタと、
    前記第２のクロックが入力される第７の電極及び前記第３のノードに接続された第８の電極を備える第２のキャパシタとから構成され、
    前記第１のＭＯＳトランジスタは、
    前記第２のノードに接続された第９の電極、第４のノードに接続された第１０の電極、及び第５のノードに接続された前記第１のゲート電極を備え、
    前記第２のＭＯＳトランジスタは、
    前記第３のノードに接続された第１１の電極、前記第４のノードに接続された第１２の電極、及び第６のノードに接続された前記第２のゲート電極を備え、
    前記第１の電圧生成回路は、
    前記第４のノードに接続された第１３の電極、第７のノードに接続された第１４の電極、及び第８のノードに接続された第５のゲート電極を備える第５のＭＯＳトランジスタと、
    前記第１のクロックが入力される第１５の電極及び前記第７のノードに接続されている第１６の電極を備える第３のキャパシタとから構成され、
    前記第２の電圧生成回路は、
    前記第４のノードに接続された第１７の電極、前記第８のノードに接続された第１８の電極、及び前記第７のノードに接続された第６のゲート電極を備える第６のＭＯＳトランジスタと、
    前記第２のクロックが入力される第１９の電極及び前記第８のノードに接続されている第２０の電極を備える第４のキャパシタとから構成され、
    前記第１のゲート制御回路は、
    前記第３のノードに接続された第２７の電極、第９のノードに接続された第２８の電極、及び前記第３のノードに接続された第１０のゲート電極を備える第１０のＭＯＳトランジスタと、
    前記第６のノードに接続された第２３の電極、前記第８のノードに接続された第２４の電極、及び前記第９のノードに接続された第８のゲート電極を備える第８のＭＯＳトランジスタと、
    前記第１又は第３のノードに接続された第２５の電極、前記第６のノードに接続された第２６の電極、及び前記第２のノードに接続された第９のゲート電極を備える第９のＭＯＳトランジスタと、
    前記第１又は第３のノードに接続された第２１の電極、前記第９のノードに接続された第２２の電極、及び前記第２のノードに接続された第７のゲート電極を備える第７のＭＯＳトランジスタとから構成され、
    前記第２のゲート制御回路は、
    前記第２のノードに接続された第３５の電極、第１０のノードに接続された第３６の電極、及び前記第２のノードに接続された第１４のゲート電極を備える第１４のＭＯＳトランジスタと、
    前記第５のノードに接続された第３１の電極、前記第７のノードに接続された第３２の電極、及び前記第１０のノードに接続された第１２のゲート電極を備える第１２のＭＯＳトランジスタと、
    前記第１又は第２のノードに接続された第３３の電極、前記第５のノードに接続された第３４の電極、及び前記第３のノードに接続された第１３のゲート電極を備える第１３のＭＯＳトランジスタと、
    前記第１又は第２のノードに接続された第２９の電極、前記第１０のノードに接続された第３０の電極、及び前記第３のノードに接続された第１１のゲート電極を備える第１１のＭＯＳトランジスタとから構成されていることを特徴とする請求項１４記載の電源回路。
17. 前記第１のチャージポンプ回路は、
    前記直流入力電圧が印加される第１のノードに接続された第１の電極、第２のノードに接続された第２の電極、及び第３のノードに接続された第３のゲート電極を備える第３のＭＯＳトランジスタと、
    前記第１のクロックが入力される第３の電極及び前記第２のノードに接続されている第４の電極を備える第１のキャパシタとから構成され、
    前記第２のチャージポンプ回路は、
    前記第１のノードに接続された第５の電極、前記第３のノードに接続された第６の電極、及び前記第２のノードに接続された第４のゲート電極を備える第４のＭＯＳトランジスタと、
    前記第２のクロックが入力される第７の電極及び前記第３のノードに接続された第８の電極を備える第２のキャパシタとから構成され、
    前記第１のＭＯＳトランジスタは、
    前記第２のノードに接続された第９の電極、第４のノードに接続された第１０の電極、及び第５のノードに接続された前記第１のゲート電極を備え、
    前記第２のＭＯＳトランジスタは、
    前記第３のノードに接続された第１１の電極、前記第４のノードに接続された第１２の電極、及び第６のノードに接続された前記第２のゲート電極を備え、
    前記第１の電圧生成回路は、
    前記第４のノードに接続された第１３の電極、第７のノードに接続された第１４の電極、及び第８のノードに接続された第５のゲート電極を備える第５のＭＯＳトランジスタと、
    前記第１のクロックが入力される第１５の電極及び前記第７のノードに接続されている第１６の電極を備える第３のキャパシタとから構成され、
    前記第２の電圧生成回路は、
    前記第４のノードに接続された第１７の電極、前記第８のノードに接続された第１８の電極、及び前記第７のノードに接続された第６のゲート電極を備える第６のＭＯＳトランジスタと、
    前記第２のクロックが入力される第１９の電極及び前記第８のノードに接続されている第２０の電極を備える第４のキャパシタとから構成され、
    前記第１のゲート制御回路は、
    前記第３のノードに接続された第２７の電極、第９のノードに接続された第２８の電極、及び前記第３のノードに接続された第１０のゲート電極を備える第１０のＭＯＳトランジスタと、
    前記第６のノードに接続された第２３の電極、前記第８のノードに接続された第２４の電極、及び前記第９のノードに接続された第８のゲート電極を備える第８のＭＯＳトランジスタと、
    前記第１又は第３のノードに接続された第２５の電極、前記第６のノードに接続された第２６の電極、及び前記第２のノードに接続された第９のゲート電極を備える第９のＭＯＳトランジスタと、
    前記第１又は第３のノードに接続された第２１の電極、第１１のノードに接続された第２２の電極、及び前記第２のノードに接続された第７のゲート電極を備える第７のＭＯＳトランジスタと、
    前記第１１のノードに接続された第３７の電極、前記第９のノードに接続された第３８の電極、及び前記第９のノードに接続された第１５のゲート電極を備える第１５のＭＯＳトランジスタとから構成され、
    前記第２のゲート制御回路は、
    前記第２のノードに接続された第３５の電極、第１０のノードに接続された第３６の電極、及び前記第２のノードに接続された第１４のゲート電極を備える第１４のＭＯＳトランジスタと、
    前記第５のノードに接続された第３１の電極、前記第７のノードに接続された第３２の電極、及び前記第１０のノードに接続された第１２のゲート電極を備える第１２のＭＯＳトランジスタと、
    前記第１又は第２のノードに接続された第３３の電極、前記第５のノードに接続された第３４の電極、及び前記第３のノードに接続された第１３のゲート電極を備える第１３のＭＯＳトランジスタと、
    前記第１又は第２のノードに接続された第２９の電極、第１２のノードに接続された第３０の電極、及び前記第３のノードに接続された第１１のゲート電極を備える第１１のＭＯＳトランジスタと、
    前記第１２のノードに接続された第３９の電極、前記第１０のノードに接続された第４０の電極、及び前記第１０のノードに接続された第１６のゲート電極を備える第１６のＭＯＳトランジスタとから構成されていることを特徴とする請求項１４記載の電源回路。
18. ＭＯＳトランジスタ及びキャパシタを有し、クロックが第１のレベルでかつ前記ＭＯＳトランジスタがオン状態のとき、所定の直流入力電圧を該ＭＯＳトランジスタを介して前記キャパシタに充電した電圧を充電電圧とし、前記クロックが第２のレベルでかつ前記ＭＯＳトランジスタがオフ状態のとき、前記充電電圧に前記クロックの振幅分変化させたレベルの生成電圧を生成するチャージポンプ回路と、
    前記ＭＯＳトランジスタのゲート電極に、該ＭＯＳトランジスタをオフ状態又はオン状態とするための制御電圧を印加するゲート制御回路とを備え、
    該ゲート制御回路は、前記生成電圧から前記充電電圧に変化する前記キャパシタの電位を入力とし、前記クロックよりも拡大した振幅を出力するレベルシフト回路であることを特徴とする電源回路。
19. 請求項１乃至１８のいずれか一に記載の電源回路を備えたことを特徴とする電子機器。

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