JP6289974B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関し、例えば、環境電波を交流電源とし、当該交流電源から直流電源を生成する半導体装置に関する。
近年、エネルギーの利用効率の向上への要求が高まっている。このエネルギーの利用効率の向上の方法の１つとして、環境電波をアンテナで受信し、受信した環境電波によりチャージポンプ型整流回路を動作させて電力を得るエネルギー回収方法がある。そこで、チャージポンプ型整流回路を利用したエネルギー回収技術の一例が特許文献１に開示されている。
特許文献１のチャージポンプ型整流回路では、ダイオード接続したＭＯＳトランジスタのゲート電極を，自身のソース電極あるいはドレイン電極に印加される交流信号と逆相の交流信号節点に交流的に接続する。また、このチャージポンプ型整流回路では、交流信号に直流バイアス電圧を重畳してゲート電極に印加する。これにより、このチャージポンプ型整流回路では、ダイオード回路の順方向動作時のＯＮ電圧及びＯＮ抵抗を低減するとともに逆方向リーク電流を低減して、高効率な交流直流電力変換を行う技術が開示されている。
特開２００８−１１５８４号公報
しかしながら、特許文献１に記載の技術では、十分にリーク電流を低減できず、交流信号の変換効率が低下する問題があった。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、第１の電源配線と第２の電源配線との間に直列に接続されるＮＭＯＳトランジスタ及びＰＭＯＳトランジスタをそれぞれ含む第１、第２のトランジスタ列を有する。そして、一方のトランジスタ列のＰＭＯＳトランジスタのゲートを、他方のトランジスタ列のＮＭＯＳトランジスタとＰＭＯＳトランジスタとを接続する配線に接続する。また、トランジスタ列に含まれるＮＭＯＳトランジスタのゲートに対しては、同じトランジスタトランジスタ列に含まれるＰＭＯＳトランジスタのゲートよりも低い電圧のバイアス電圧に重畳した交流信号を与える。
前記一実施の形態によれば、リーク電流を低減して、交流信号の変換効率を向上させることができる。
実施の形態１にかかる半導体装置のブロック図である。 実施の形態１にかかるバイアス回路の回路図である。 実施の形態１にかかる半導体装置の動作を示すタイミングチャートである。 実施の形態１にかかる半導体装置における動作時の電流の変化を示すタイミングチャートである。 比較例にかかる半導体装置のブロック図である。 比較例にかかる半導体装置における動作時の電流の変化を示すタイミングチャートである。 実施の形態２にかかる半導体装置のブロック図である。 実施の形態２にかかるバイアス回路の回路図である。 実施の形態３にかかる半導体装置のブロック図である。 実施の形態４にかかる半導体装置のブロック図である。 実施の形態５にかかる半導体装置のブロック図である。 実施の形態６にかかる半導体装置のブロック図である。 実施の形態７にかかる半導体装置のブロック図である。 実施の形態７にかかる半導体装置の動作を示すタイミングチャートである。 実施の形態７にかかる半導体装置におけるリーク電流量のシミュレーションの条件を説明する図である。 実施の形態７にかかる半導体装置のリーク電流のシミュレーション結果を示すグラフである。 実施の形態８にかかる半導体装置のブロック図である。 実施の形態９にかかる半導体装置のブロック図である。
実施の形態１
以下、図面を参照して実施の形態について説明する。まず、実施の形態１にかかる半導体装置１は、チャージポンプ型整流回路（以下、単に、整流回路と称す）を有する。また、実施の形態１にかかる半導体装置１では、外部に設けられたアンテナにより環境電波に基づく交流信号を入力信号として受信する。そして、半導体装置１は、負荷回路に、この交流信号に基づき生成する電源電圧ＶＤＤを供給するものである。負荷回路は、整流回路と同一の半導体チップ上に形成されているか否かは問わないものである。
また、以下の説明では、トランジスタの導電型について、第１導電型をＮ型、第２導電型をＰ型として説明する。しかし、Ｎ型、及びＰ型の一方の導電型を第１導電型とし、他方の導電型を第２導電型とした場合、第１導電型をＰ型、第２導電型をＮ型とすることもできる。
さらに、以下の説明では、トランジスタのソース、ドレインの一方を第１のトランジスタ端子、ソース、ドレインの他方を第２のトランジスタ端子と称す。以下の説明では、ＰＭＯＳトランジスタのソース、ドレインうち、第２の電源配線Ｌｐ２側の配線に接続される端子を第１のトランジスタ端子、第１の電源配線Ｌｐ１側の配線に接続される端子を第２のトランジスタ端子と、称して説明を行う。また、ＮＭＯＳトランジスタのソース、ドレインのうち、第１の電源配線Ｌｐ１側の配線に接続される端子を第１のトランジスタ端子、第２の電源配線Ｌｐ２側の配線に接続される端子を第２のトランジスタ端子と、称して説明を行う。
図１に実施の形態１にかかる半導体装置１のブロック図を示す。図１に示すように、実施の形態１にかかる半導体装置１は、整流回路１０、バイアス回路１２、負荷１３を有する。また、図１では、交流信号源１１を示した。この交流信号源１１は、例えば、アンテナであって、環境電波を受信して差動の交流信号を生成するものである。また、バイアス回路１２は、整流回路１０と同一の半導体チップ上に設けられているか否かは問わない。
バイアス回路１２は、バイアス電圧Ｖｂを生成し、バイアス電圧Ｖｂに交流信号源１１から出力される交流信号を重畳して出力する。負荷１３は、例えば、機能回路等の実際の演算処理を行う回路であって、整流回路１０が出力した電源電圧ＶＤＤを動作電源とするものである。
整流回路１０は、第１のトランジスタ（例えば、ＮＭＯＳトランジスタＭＮ１）、第２のトランジスタ（例えば、ＮＭＯＳトランジスタＭＮ２）、第３のトランジスタ（例えば、ＰＭＯＳトランジスタＭＰ１）、第４のトランジスタ（例えば、ＰＭＯＳトランジスタＭＰ２）、第１のコンデンサＣ１、第２のコンデンサＣ２、第３のコンデンサＣ３、を有する。また、整流回路１０では、第１の電源配線Ｌｐ１、第２の電源配線Ｌｐ２、第１の入力配線Ｌｉ１、第２の入力配線Ｌｉ２、第１の素子間配線Ｌ１、第２の素子間配線Ｌ２を有する。
図１では、整流回路１０の端子として、第１の入力端子ＩＮ１、第２の入力端子ＩＮ２、第１の出力端子ＯＵＴ１、第２の出力端子ＯＵＴ２を示した。これら端子は、整流回路１０の説明上示したものであり、半導体チップに整流回路１０及びその他回路ブロックを形成した場合は明確に設けられるものではない。第１の入力端子ＩＮ１は第１の入力配線Ｌｉ１上に設けられ、第２の入力端子ＩＮ２は第２の入力配線Ｌｉ２上に設けられ、第１の出力端子ＯＵＴ１は第２の電源配線Ｌｐ２上に設けられ、第２の出力端子ＯＵＴ２は第１の電源配線Ｌｐ１上に設けられるものである。
第１の入力配線Ｌｉ１及び第２の入力配線Ｌｉ２には、位相が互いに反転する交流信号が伝達される。図１に示す例では、第１の入力配線Ｌｉ１及び第２の入力配線Ｌｉ２には、バイアス回路１２によりバイアス電圧Ｖｂに重畳された交流信号（例えば、電圧値がＶｂ＋ｖｉｎ、或いは、Ｖｂ−ｖｉｎとなる信号）が伝達される。
ＮＭＯＳトランジスタＭＮ１は、第１の電源配線（例えば、接地電圧ＧＮＤが供給される接地配線）に第１のトランジスタ端子が接続され、ゲートに第１の入力配線Ｌｉ１が接続される。ＮＭＯＳトランジスタＭＮ２は、第１の電源配線Ｌｐ１に第１のトランジスタ端子が接続され、ゲートに第２の入力配線Ｌｉ２が接続される。
第１のコンデンサＣ１は、一端が第１の入力配線Ｌｉ１に接続される。第２のコンデンサＣ２は、一端が第２の入力配線Ｌｉ２に接続される。
ＰＭＯＳトランジスタＭＰ１は、第２の電源配線Ｌｐ２（例えば、電源電圧ＶＤＤが生成される電源配線）に第１のトランジスタ端子が接続され、ゲートに第１のコンデンサＣ１の他端が接続される。ＰＭＯＳトランジスタＭＰ２は、第２の電源配線Ｌｐ２に第１のトランジスタ端子が接続され、ゲートに第２のコンデンサＣ２の他端が接続される。
そして、整流回路１０では、第１の素子間配線Ｌ１が、ＮＭＯＳトランジスタＭＮ２の第２のトランジスタ端子、ＰＭＯＳトランジスタＭＰ２の第２のトランジスタ端子、及び、ＰＭＯＳトランジスタＭＰ１のゲートを接続する。また、第２の素子間配線Ｌ２は、ＮＭＯＳトランジスタＭＮ１の第２のトランジスタ端子、ＰＭＯＳトランジスタＭＰ１の第２のトランジスタ端子、及び、ＰＭＯＳトランジスタＭＰ２のゲートを接続する。また、整流回路１０では、第３のコンデンサＣ３が、第１の電源配線Ｌｐ１と第２の電源配線Ｌｐ２との間に接続される。
ここで、バイアス回路１２の回路構成の一例について説明する。そこで、バイアス回路１２の一例を示す回路図を図２に示す。図２に示すように、バイアス回路１２は、抵抗Ｒ１〜Ｒ４を有する。また、図２では、バイアス回路１２の端子として第１の端子Ｔ１〜第４の端子Ｔ４を示した。
抵抗Ｒ３、Ｒ４は、電源電圧ＶＤＤが供給される電源配線と、接地電圧ＧＮＤが供給される接地配線との間に直列に接続される。そして、抵抗Ｒ３、Ｒ４を接続する接点には、電源電圧ＶＤＤを抵抗Ｒ３、Ｒ４の抵抗比で分圧した電圧値を有するバイアス電圧Ｖｂが生成される。
抵抗Ｒ１、Ｒ２は、第１の端子Ｔ１と第３の端子Ｔ３とを接続する配線と、第２の端子Ｔ２と第４の端子Ｔ４とを接続する配線と、の間に直列に接続される。そして、抵抗Ｒ１、Ｒ２を接続する接点と、抵抗Ｒ３、Ｒ４とを接続する接点とが互いに接続される。これにより、抵抗Ｒ１、Ｒ２を接続する接点にバイアス電圧Ｖｂが与えられ、このバイアス電圧Ｖｂに交流信号ｖｉｎが重畳される。
続いて、実施の形態１にかかる半導体装置１の動作について説明する。そこで、実施の形態１にかかる半導体装置１の動作を示すタイミングチャートを図３に示す。半導体装置１では、ＮＭＯＳトランジスタＭＮ１及びＰＭＯＳトランジスタＭＰ１が第１のチャージポンプ回路として機能し、ＮＭＯＳトランジスタＭＮ２及びＰＭＯＳトランジスタＭＰ２が第２のチャージポンプ回路として機能する。そして、半導体装置１では、第１のチャージポンプ回路と第２のチャージポンプ回路が相補的に動作する。そこで、図３では、半導体装置１の動作のうち、ＮＭＯＳトランジスタＭＮ１及びＰＭＯＳトランジスタＭＰ２の動作のみを示した。また、図３に示す例ではバイアス電圧Ｖｂを０Ｖとした例である。
図３に示すように、半導体装置１では、ＮＭＯＳトランジスタＭＮ１とＰＭＯＳトランジスタＭＰ２に互いに位相が反転する交流信号が入力される。また、ＰＭＯＳトランジスタＭＰ２のゲートに入力される信号はコモン電圧Ｖｃｍを振幅中心とした信号が入力される。一方、ＮＭＯＳトランジスタＭＮ１のゲートに入力される交流信号はコモン電圧Ｖｃｍよりも低い電圧値を有するバイアス電圧Ｖｂを振幅の中心とした信号となる。図３に示す例は、バイアス電圧Ｖｂを０Ｖとした例である。
そして、ＮＭＯＳトランジスタＭＮ１の第２のトランジスタ端子の電圧は、コモン電圧Ｖｃｍを振幅中心とし、ゲートに入力される交流信号とは位相が反転した波形となる。また、ＮＭＯＳトランジスタＭＮ１の第１のトランジスタ端子の電圧は、接地配線に接続されているため、接地電圧（例えば、０Ｖ）を維持する。
一方、ＰＭＯＳトランジスタＭＰ２の第２のトランジスタ端子の電圧は、コモン電圧Ｖｃｍを振幅中心とし、ゲートに入力される交流信号とは位相が反転した波形となる。そして、ＰＭＯＳトランジスタＭＰ２の第１のトランジスタ端子の電圧は、信号の周期に合わせて一定の電圧値まで上昇する波形となる。
より詳細には半導体装置１の動作は、以下のようになる。ＮＭＯＳトランジスタＭＮ１の第２のトランジスタ端子とゲートとの間に、ＮＭＯＳトランジスタＭＮ１の閾値以上の電圧が与えられるとＮＭＯＳトランジスタＭＮ１は、オン状態となる。そして、ＮＭＯＳトランジスタＭＮ１の第１のトランジスタ端子から第２のトランジスタ端子にドレイン電流ＩＤ１が流れる。ＮＭＯＳトランジスタＭＮ１のゲートにＮＭＯＳトランジスタＭＮ１の閾値電圧以上の電圧が与えられている期間は、第２のコンデンサＣ２の一端には低い電圧レベルの交流信号（ＮＭＯＳトランジスタＭＮ１のゲートに与えられている電圧を反転させた信号）が与えられている。そのため、第２のコンデンサＣ２は、このドレイン電流ＩＤ１により充電される。
一方、ＮＭＯＳトランジスタＭＮ１のゲートにＮＭＯＳトランジスタＭＮ１の閾値電圧以上の電圧が与えられている期間は、ＰＭＯＳトランジスタＭＰ２の第１のトランジスタ端子と制御端子との間にＰＭＯＳトランジスタＭＰ２の閾値電圧以上の電圧が与えられている。そのため、ＰＭＯＳトランジスタＭＰ２はオン状態となり、ドレイン電流ＩＤ２が流れる。このとき、第１のコンデンサＣ１の一端には、高い電圧レベルの交流信号（ＮＭＯＳトランジスタＭＮ１のゲートに与えられている信号）が与えられている。そのため、その前の交流信号の周期において第１のコンデンサＣ１に充電された電荷により、ＰＭＯＳトランジスタＭＰ２を介して第３のコンデンサＣ３に充電される。この第３のコンデンサＣ３への充電電流がドレイン電流ＩＤ２である。
上記のような動作により、半導体装置１では、図３のハッチングで示した期間に、ドレイン電流ＩＤ１による第２のコンデンサＣ２への充電、及び、ドレイン電流ＩＤ２による第３のコンデンサＣ３への充電が行われる。なお、図３のハッチングで示した期間同士の間は、ＮＭＯＳトランジスタＭＮ２に流れるドレイン電流ＩＤ３（図１では不図示）による第１のコンデンサＣ１への充電、及び、ＰＭＯＳトランジスタＭＰ１に流れるドレイン電流ＩＤ４（図１では不図示）による第３のコンデンサＣ３への充電が行われる。
実施の形態１にかかる半導体装置１では、上記動作を行う際に、交流信号の極性の切り替わり時の近傍で発生するリーク電流を削減することができる。このリーク電流は、半導体装置１に交流信号が入力されている期間に発生するものであり、以下では、ダイナミックリーク電流と称す。そこで、ダイナミックリーク電流に関する説明を以下で行う。
図４に実施の形態１にかかる半導体装置における動作時の電流の変化を示すタイミングチャートを示す。このタイミングチャートは、シミュレーションに得られた結果である。図４では、上段のタイミングチャートにＮＭＯＳトランジスタＭＮ１のゲートに入力される交流信号Ｖ０１と、ＮＭＯＳトランジスタＭＮ１の第２のトランジスタ端子の電圧Ｖ０２（或いは、ＰＭＯＳトランジスタＭＰ２のゲートに入力される交流信号）とを示した。図４の下段のタイミングチャートがドレイン電流ＩＤ１の変化を示すタイミングチャートである。
図４に示すように、実施の形態１にかかる半導体装置１では、ＭＯＳトランジスタＭＮ１のゲートに入力される交流信号Ｖ０１がＭＯＳトランジスタＭＮ１のゲートに印加され、ＭＯＳトランジスタＭＮ１の第２のトランジスタ端子とゲートとの間の電圧がＮＭＯＳトランジスタＭＮ１の閾値電圧以上となっている期間にドレイン電流ＩＤ１が流れる。しかし、ＮＭＯＳトランジスタＭＮ１は、第１のトランジスタ端子と第２のトランジスタ端子の電圧関係に依存してドレイン電流ＩＤ１の流れる方向が変わる。より具体的には、ＮＭＯＳトランジスタＭＮ１の第２のトランジスタ端子とゲートの間の電圧がＮＭＯＳトランジスタＭＮ１の閾値電圧よりも大きく、かつ、第１のトランジスタ端子の電圧が第２のトランジスタ端子の電圧よりも高ければ、第１のトランジスタ端子から第２のトランジスタ端子に向かって（図１の矢印方向）ドレイン電流ＩＤ１が流れる。一方、ＮＭＯＳトランジスタＭＮ１の第１のトランジスタ端子とゲートの間の電圧がＮＭＯＳトランジスタＭＮ１の閾値電圧よりも大きく、かつ、第２のトランジスタ端子の電圧が第１のトランジスタ端子の電圧よりも高ければ、第２のトランジスタ端子から第１のトランジスタ端子に向かって（図１の矢印方向と逆の方向）ドレイン電流ＩＤ１が流れる。
以上のようなことから、交流信号Ｖ０１がＮＭＯＳトランジスタＭＮ１の閾値電圧以上となる期間の開始時点及び終了時点に近い期間ＴＭ１１、ＴＭ１２では、ＮＭＯＳトランジスタＭＮ１の第２のトランジスタ端子の電圧Ｖ０２がＮＭＯＳトランジスタＭＮ１の第１のトランジスタ端子の電圧（図４の場合は０Ｖ）より高く、ドレイン電流ＩＤ１が逆方向（第２のトランジスタ端子から第１のトランジスタ端子に向かう方向）に流れる。そのため、実施の形態１にかかる半導体装置１においてドレイン電流ＩＤ１により第２のコンデンサＣ２の充電が行われる期間は、交流信号Ｖ０１がＮＭＯＳトランジスタＭＮ１の閾値電圧以上となっている期間のうち第２のトランジスタ端子の電圧Ｖ０２が０Ｖ以下となる期間ＴＭ２１となる。なお、この期間ＴＭ１１、ＴＭ１２では、ＮＭＯＳトランジスタＭＮ１が導通状態となり、第２の素子間配線Ｌ２から第１の電源配線Ｌｐ１に向かって逆方向に流れる電流が発生し、第２のコンデンサＣ２に蓄えられた電荷の一部がリーク電流となって失われる。
しかしながら、実施の形態１にかかる半導体装置１では、後述する比較例と比較して、交流信号の１周期に占めるこの期間ＴＭ１１、ＴＭ１２の時間が非常に短い。そのため、実施の形態１にかかる半導体装置１は、後述する比較例と比較して、交流信号の１周期中の充電電流の和に対するリーク電流の発生量を極めて小さくすることができる。そこで、比較例として、ＮＭＯＳトランジスタＭＮ１のゲートに与える交流信号と、ＰＭＯＳトランジスタＭＰ２のゲートに与える交流信号と、のバイアス電圧を共にコモン電圧Ｖｃｍとした場合の動作について説明する。
そこで、比較例にかかる半導体装置１００の回路図を図５に示す。図５に示すように、半導体装置１００は、ＮＭＯＳトランジスタＭＮ１のゲートとＰＭＯＳトランジスタＭＰ１のゲートが共通接続され、コンデンサＣ１を介してこれらトランジスタに交流信号が与えられる。また、ＮＭＯＳトランジスタＭＮ２のゲートとＰＭＯＳトランジスタＭＰ２のゲートも共通接続され、コンデンサＣ２を介してこれらトランジスタ交流信号が与えられる。
続いて、図５に示した比較例にかかる半導体装置１００における動作時の電流の変化を示すタイミングチャートを図６に示す。図６に示すタイミングチャートは、図４に示したシミュレーションと同じシミュレーションを図５の比較例にかかる半導体装置１００に対して行ったものである。
図６に示すように、比較例にかかる半導体装置１００は、トランジスタのゲートに入力される交流信号がともにコモン電圧Ｖｃｍを中心とする振幅を有する。そのため、比較例にかかる半導体装置１００では、交流信号Ｖ０１がＮＭＯＳトランジスタＭＮ１の閾値電圧以上となり、かつ、第２のトランジスタ端子の電圧Ｖ０２が０Ｖ以上となる期間ＴＭ１１、ＴＭ１２の長さが、図４に示した期間ＴＭ１１、ＴＭ１２よりも長くなる。これにより、比較例にかかる半導体装置１００では、ドレイン電流ＩＤ１が逆方向に流れる期間が実施の形態１にかかる半導体装置１よりも多くなる問題がある。つまり、比較例にかかる半導体装置１００は、第２のコンデンサＣ２に蓄えられた電荷の一部が第１の電源配線Ｌｐ１に向かって流れるリーク電流が図４に示した例に比べて多く流れる問題がある。
上記説明より、実施の形態１にかかる半導体装置１は、ＮＭＯＳトランジスタのゲートに与える交流信号のバイアス電圧ＶｂをＰＭＯＳトランジスタのゲートに与えるバイアス電圧（例えば、コモン電圧Ｖｃｍ）よりも低くする。これにより、実施の形態１にかかる半導体装置１は、ＮＭＯＳトランジスタにおいて発生する逆方向の電流（リーク電流）を削減して交流信号の変換効率を向上させることができる。
特に、振幅が小さい環境電波を用いてエネルギー回収を行う場合、トランジスタに入力される交流信号の振幅は非常に小さく、さらに、この交流信号の立ち上がり及び立ち下がりは緩やかな電圧変化となる。このような場合、交流信号の極性切り替わりタイミング付近においてＮＭＯＳトランジスタの第２のトランジスタ端子の電圧が第１のトランジスタ端子の電圧よりも高くなる期間は長くなる傾向にある。しかしながら、実施の形態１にかかる半導体装置１では、上記のような構成及び動作により、交流信号の極性切り替わりタイミング付近においてＮＭＯＳトランジスタの第２のトランジスタ端子の電圧が第１のトランジスタ端子の電圧よりも高くなる期間を極めて短くすることができる。つまり、実施の形態１にかかる半導体装置１は、微少振幅の交流信号からエネルギー回収を行う際に特に効率を向上させる効果が大きくなるものである。
ここで、特許文献１においても、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとに異なるバイアス電圧を与える技術が開示されている。しかしながら、特許文献１の整流回路では、トランジスタのゲート毎に直流電圧成分を遮断するコンデンサと、バイアス電圧を与える抵抗とを設ける。このような構成とした場合、コンデンサと抵抗をチップ上に設けなければならずチップ面積が増大する問題が発生する。例えば、特許文献１に記載の整流回路において、実施の形態１にかかる半導体装置１と同等のリーク削減効果を得ようとする場合、シミュレーション上では、数ＭΩの抵抗値を有する抵抗値を用いる必要があり、チップ面積の増加が著しいことが検証によりわかった。
一方、実施の形態１にかかる半導体装置１は、抵抗及びコンデンサを用いずにゲートとコンデンサとの接続方法及び第１の素子間配線Ｌ１及び第２の素子間配線Ｌ２による素子間配線により高いリーク電流削減効果を得られるため、特許文献１に記載の整流回路よりもチップ面積を小さくできる。
実施の形態２
実施の形態２では、半導体装置１の別の形態について説明する。なお、実施の形態２の説明において、実施の形態１で説明した構成要素と同じ構成要素については同じ符号を付して説明を省略する。
実施の形態２にかかる半導体装置２のブロック図を図７に示す。図７に示すように、実施の形態２にかかる半導体装置２は、実施の形態１にかかるバイアス回路１２をバイアス回路２０に置き換えたものである。バイアス回路２０は、共振回路を用いて交流信号源１１が出力する交流信号にバイアス電圧Ｖｂを付加する。
このバイアス回路２０の回路の一例を図８に示す。図８に示すように、バイアス回路２０は、インダクタＬ１〜Ｌ６を有する。また、図８では、バイアス回路２０の端子として第１の端子Ｔ１〜第４の端子Ｔ４を示した。
インダクタＬ１、Ｌ３は、第１の端子Ｔ１と第３の端子Ｔ３との間に直列に接続される。インダクタＬ２、Ｌ４は、第２の端子Ｔ２と第４の端子Ｔ４との間に直列に接続される。インダクタＬ５、Ｌ６は、インダクタＬ１とインダクタＬ３とを接続する配線と、インダクタＬ２とインダクタＬ４とを接続する配線と、の間に直列に接続される。そして、インダクタＬ５とインダクタＬ６とを接続する配線にバイアス電圧Ｖｂとして接地電圧ＧＮＤが供給される。これにより、バイアス回路２０は、バイアス電圧Ｖｂとして接地電圧ＧＮＤに交流信号を重畳する。
実施の形態２にかかる半導体装置２では、共振回路によりバイアス電圧Ｖｂを生成する。これにより、実施の形態２にかかる半導体装置２では、トランジスタオフ時のリーク電流を低減するだけでなく、トランジスタオン時の順方向電流を増加させることができる。そのため、実施の形態２にかかる半導体装置２では、実施の形態１にかかる半導体装置１よりも変換効率を向上させることができる。また、ＮＭＯＳトランジスタＭＮ１、ＭＮ２のゲート端子に与えられる直流バイアス電圧Ｖｂは、共振回路内部の受動素子のみで与えられるため、バイアス電圧生成のために電力を消費しないため、実施の形態２にかかる半導体装置２では消費電力も削減することができる。
実施の形態３
実施の形態３では、整流回路の別の形態について説明する。そこで、図９に実施の形態３にかかる半導体装置３のブロック図を示す。なお、実施の形態２の説明において、実施の形態１で説明した構成要素と同じ構成要素については同じ符号を付して説明を省略する。
図９に示すように、実施の形態３にかかる半導体装置３は、実施の形態１にかかる半導体装置１の整流回路１０に代えて整流回路３０を有する。また、半導体装置３では、バイアス回路１２は利用しない。
整流回路３０は、第１のバイアス付加回路３１、第２のバイアス付加回路３２、第１のトランジスタ（例えば、ＮＭＯＳトランジスタＭＮ１）、第２のトランジスタ（例えば、ＰＭＯＳトランジスタＭＰ１）、コンデンサＣ１１、Ｃ３を有する。
第１のバイアス付加回路３１は、第１の交流信号（例えば、交流信号＋ｖｉｎ）を第１のバイアス電圧ＶＣ１に重畳して第１の入力信号（例えば、ＶＣ１＋ｖｉｎ）を生成する。ＮＭＯＳトランジスタＭＮ１は、第１の電源配線Ｌｐ１に第１のトランジスタ端子が接続され、ゲートに第１の入力信号が入力される。
第２のバイアス付加回路３２は、第１の交流信号を第１のバイアス電圧ＶＣ１よりも高い電圧の第２のバイアス電圧ＶＣ２に重畳して第２の入力信号（例えば、ＶＣ２＋ｖｉｎ）を生成する。ＰＭＯＳトランジスタＭＰ１は、第２の電源配線Ｌｐ２に第１のトランジスタ端子が接続され、ゲートに第２の入力信号が入力される。
そして、ＮＭＯＳトランジスタＭＮ１の第２のトランジスタ端子と、ＰＭＯＳトランジスタＭＰ１の第２のトランジスタ端子とは、素子間配線Ｌ３により接続される。コンデンサＣ１１は、素子間配線Ｌ３に一端が接続され、他端に第１の交流信号と位相が反転する第２の交流信号（例えば、交流信号−ｖｉｎ）が入力される。
ここで、第１のバイアス電圧ＶＣ１及び第２のバイアス電圧ＶＣ２について説明する。第１のバイアス電圧ＶＣ１は、素子間配線に発生するコモン電圧Ｖｃｍよりも低い電圧である。第１のバイアス電圧ＶＣ１をこのような電圧に設定することで、実施の形態１にかかる半導体装置１と同様にリーク電流を低減することができる。
第２のバイアス電圧ＶＣ２は、電源電圧ＶＤＤからＰＭＯＳトランジスタＭＰ１の閾値電圧Ｖｔｈを引いた電圧よりも高い電圧（ＶＣ２＞ＶＤＤ−Ｖｔｈ）とする。第２のバイアス電圧ＶＣ２をこのような電圧に設定することで、ＰＭＯＳトランジスタＭＰ１に流れるリーク電流を削減することができる。
ここで、実施の形態３にかかる半導体装置３の動作について説明する。実施の形態３にかかる半導体装置３は、ＮＭＯＳトランジスタＭＮ１のゲート電圧を上昇させる交流信号が入力された場合、ＮＭＯＳトランジスタＭＮ１がオン状態、かつ、ＰＭＯＳトランジスタＭＰ１がオフ状態となる。このとき、コンデンサＣ１１の入力端子ＩＮ２側の端子には低い電圧が入力される。そのため、ＮＭＯＳトランジスタＭＮ１のゲート電圧を上昇させる交流信号が入力された場合、半導体装置３は、ドレイン電流ＩＤ１によりコンデンサＣ１１を充電する期間となる。
一方、実施の形態３にかかる半導体装置３は、ＮＭＯＳトランジスタＭＮ１のゲート電圧を下降させる交流信号が入力された場合、ＮＭＯＳトランジスタＭＮ１がオフ状態、かつ、ＰＭＯＳトランジスタＭＰ１がオン状態となる。また、コンデンサＣ１１の入力端子ＩＮ２側の端子には高い電圧が入力される。そのため、ＮＭＯＳトランジスタＭＮ１のゲート電圧を下降させる交流信号が入力された場合、半導体装置３は、コンデンサＣ１１に蓄積された電荷をコンデンサＣ３に充電する期間となる。
上記動作において、実施の形態３にかかる半導体装置３は、ＮＭＯＳトランジスタＭＮ１に入力される交流信号に重畳される第１のバイアス電圧ＶＣ１を第３の素子間配線Ｌ３に発生するコモン電圧Ｖｃｍよりも低くし、かつ、ＰＭＯＳトランジスタＭＰ１に入力される交流信号のバイアス電圧を第１のバイアス電圧ＶＣ１よりも高くする。これにより、実施の形態３にかかる半導体装置３は、実施の形態１にかかる半導体装置１よりもリーク電流を削減することができる。
また、図９に示すように、実施の形態３にかかる半導体装置３は、実施の形態３にかかる半導体装置１よりも少ない回路素子で形成することができる。
実施の形態４
実施の形態４では、実施の形態１にかかる整流回路１０を複数個用いた半導体装置の例について説明する。そこで、実施の形態４にかかる半導体装置４のブロック図を図１０に示す。
図１０に示すように、実施の形態４にかかる半導体装置４は、整流回路１０１、整流回路コア１０２が直列に接続される。この整流回路コア１０１及び整流回路コア１０２は、整流回路１０と同じものである。より具体的には、整流回路コア１０１と整流回路コア１０２は、下段に配置される整流回路コア１０１の第１の電源配線上に設けられる第１の出力端子ＯＵＴ１と、上段に配置される整流回路コア１０２の第２の電源配線上に設けられる第２の出力端子ＯＵＴ２とが縦列接続される。なお、整流回路コア１０１及び整流回路コア１０２の内部では、第２の出力端子ＯＵＴ１と第１の出力端子ＯＵＴ１とが内部回路を通じて縦続接続されている。そして、半導体装置３では、初段に配置される整流回路１０１の第１の電源配線と、最終段に配置される整流回路１０２の第２の電源配線と、の間に平滑コンデンサＣｌｏａｄが接続される。
なお、半導体装置４では、整流回路毎にバイアス回路（例えば、バイアス回路１２１、１２２）と交流信号源（例えば、交流信号源１１１、１１２）が接続される。
このように、複数の整流回路１０を縦続接続することで、各整流回路１０で生成される電圧が加算され、負荷１３に１つの整流回路１０で生成される電圧よりも高い電源電圧ＶＤＤを与えることができる。
実施の形態５
実施の形態５では、実施の形態１にかかる整流回路１０を複数個用いた半導体装置の別の例について説明する。そこで、実施の形態５にかかる半導体装置５のブロック図を図１１に示す。
図１１に示すように、実施の形態５にかかる半導体装置５は、ｎ個の整流回路１０が並列に接続されるものである。図１１では、ｎ個の整流回路１０のうち、整流回路１０１と整流回路コア１０ｎを示した。より具体的には、半導体装置５では、整流回路コア１０１から整流回路コア１０ｎの第１の出力端子ＯＵＴ１が共通配線を介して負荷１３に接続される。そして、共通配線と接地配線との間に平滑コンデンサＣｌｏａｄが接続される。
なお、半導体装置５では、整流回路毎にバイアス回路（例えば、バイアス回路１２１〜１２ｎ）と交流信号源（例えば、交流信号源１１１〜１１ｎ）が接続される。
このように、複数の整流回路１０を並列接続することで、一つの整流回路１０で生成される電源よりも高い電流供給能力を実現することができる。なお、実施の形態４にかかる半導体装置４のように縦続接続した複数の整流回路１０を一組の電源とし、この一組の電源をさらに並列接続するマトリックス接続を形成することで、高い電圧の供給と高い電流供給能力とを同時に実現することもできる。
実施の形態６
実施の形態６では、実施の形態１にかかる整流回路１０を用いて高い安定性を有する電源を供給する半導体装置について説明する。そこで、実施の形態６にかかる半導体装置６のブロック図を図１２に示す。
図１２に示すように、実施の形態６にかかる半導体装置６は、整流回路１０と負荷６１との間に電源回路６０を備える。電源回路６０は、第２の電源配線を介して伝達される第１の電源電圧ＶＤＤ１を昇圧、又は、降圧して第２の電源電圧ＶＤＤ２を生成する。
このように、整流回路１０と負荷６１との間に電源回路６０を設けることで、負荷６１として消費電力の変動が大きなＭＣＵ（Micro Controller Unit）等の接続した場合でも負荷６１に与える電圧を一定に維持することができる。
実施の形態７
実施の形態７では、実施の形態１にかかる半導体装置１の別の形態について説明する。なお、実施の形態７の説明において実施の形態１で説明した構成要素については、同じ符号を付して説明を省略する。
実施の形態７にかかる半導体装置７のブロック図を図１３に示す。図１３に示すように、実施の形態７にかかる半導体装置７は、整流回路１０に代えて整流回路７０を有する。また、半導体装置７では、バイアス回路１２を介さずに整流回路７０に交流信号源１１が出力する交流信号を与える。
整流回路７０は、第１のトランジスタ（例えば、ＮＭＯＳトランジスタＭＮ１）、第２のトランジスタ（例えば、ＮＭＯＳトランジスタＭＮ２）、第３のトランジスタ（例えば、ＰＭＯＳトランジスタＭＰ１）、第４のトランジスタ（ＰＭＯＳトランジスタＭＰ２）、第５のトランジスタ（例えば、ＰＭＯＳトランジスタＭＰ３）、第６のトランジスタ（例えば、ＰＭＯＳトランジスタＭＰ４）、第７のトランジスタ（例えば、ＮＭＯＳトランジスタＭＮ３）、コンデンサＣ１、Ｃ２、Ｃ３を有する。なお、実施の形態７にかかる半導体装置７では、第２の電源配線Ｌｐ２上にＮＭＯＳトランジスタＭＮ３が挿入されるため、第２の電源配線Ｌｐ２のうちＮＭＯＳトランジスタＭＮ３よりもＰＭＯＳトランジスタＭＰ１、ＭＰ２側の第２の電源配線をＬｐ２１とし、ＮＭＯＳトランジスタＭＮ３よりも第１の出力端子ＯＵＴ１側の第２の電源配線をＬｐ２２とする。
整流回路７０では、第１の入力配線Ｌｉ１がコンデンサＣ１を介して第１の入力端子ＩＮ１と接続される。また、整流回路７０では、第２の入力配線Ｌｉ２がコンデンサＣ２を介して第２の入力端子ＩＮ２と接続される。第１の入力配線Ｌｉ１及び第２の入力配線Ｌｉ２は、位相が互いに反転する交流信号が伝達される配線である。
ＮＭＯＳトランジスタＭＮ１は、第１の電源配線Ｌｐ１に第１のトランジスタ端子が接続され、ゲートに第１の入力配線Ｌｉ１が接続される。ＮＭＯＳトランジスタＭＮ２は、第１の電源配線Ｌｐ１に第１のトランジスタ端子が接続され、ゲートに第２の入力配線Ｌｉ２が接続される。
ＰＭＯＳトランジスタＭＰ１は、第２の電源配線Ｌｐ２１に第１のトランジスタ端子が接続され、第２のトランジスタ端子にＮＭＯＳトランジスタＭＮ１の第２のトランジスタ端子が接続され、ゲートに第１の入力配線Ｌｉ１が接続される。ＰＭＯＳトランジスタＭＰ２は、第２の電源配線Ｌｐ２１に第１のトランジスタ端子が接続され、第２のトランジスタ端子にＮＭＯＳトランジスタＭＮ２の第２のトランジスタ端子が接続され、ゲートに第２の入力配線Ｌｉ２が接続される。
ＰＭＯＳトランジスタＭＰ３は、ゲートに第１の入力配線Ｌｉ１が接続され、第２のトランジスタ端子にＰＭＯＳトランジスタＭＰ１の第２のトランジスタ端子が接続される。ＰＭＯＳトランジスタＭＰ４は、ゲートに第２の入力配線Ｌｉ２が接続され、第２のトランジスタ端子にＰＭＯＳトランジスタＭＰ２の第２のトランジスタ端子が接続される。ＮＭＯＳトランジスタＭＮ３は、第２の電源配線Ｌｐ２（第２の電源配線Ｌｐ２１と第２の電源配線Ｌｐ２２との間）に挿入され、ゲートがＰＭＯＳトランジスタＭＰ３の第１のトランジスタ端子及びＰＭＯＳトランジスタＭＰ４の第１のトランジスタ端子に接続される。
また、整流回路７０においても、コンデンサＣ３が第１の電源配線Ｌｐ１と第２の電源配線Ｌｐ２との間に接続される。
続いて、実施の形態７にかかる半導体装置７の動作について説明する。そこで、図１４に実施の形態７にかかる半導体装置７の動作を示すタイミングチャートを示す。図１４に示すように、実施の形態７にかかる半導体装置７では、２つの交流信号は、コモン電圧Ｖｃｍを中心とする振幅を有する。そして、２つの交流信号（電圧Ｖ０１、Ｖ０２）のいずれかの電圧が高くなる毎にＮＭＯＳトランジスタＭＮ３のゲート電圧Ｖ０３が上昇する。また、第２の電源配線Ｌｐ２の電圧は、ＮＭＯＳトランジスタＭＮ３のゲート電圧Ｖ０３よりもＮＭＯＳトランジスタＭＮ３の閾値電圧分低い電圧で変化する。これにより、第１の出力端子ＯＵＴ１に生成される電源電圧ＶＤＤは、第２の電源配線Ｌｐ２１の電圧変動よりも若干低い電圧で概ね一定の電圧となる。これは、交流信号Ｖ０１、Ｖ０２の変化に合わせてコンデンサＣ１又はコンデンサＣ２からコンデンサＣ３に充電が行われるためである。
ここで、実施の形態７にかかる半導体装置７では、交流信号源１１が信号の出力を停止した場合（この状態を無信号状態と称す）におけるリーク電流を削減する効果を有する。以下では、この無信号状態におけるリーク電流をスタティックリーク電流と称す。
そこで、無信号状態における半導体装置７の動作について説明する。実施の形態７にかかる半導体装置７において無信号状態となった場合、無信号状態となった直後は、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＰＭＯＳトランジスタＭＰ１〜ＭＰ４のゲート電圧は、コモン電圧Ｖｃｍ付近の電圧となる。そのため、第２の電源配線Ｌｐ２２から第１の電源配線Ｌｐ１に向かってリーク電流が発生する。
しかし、このとき、ＮＭＯＳトランジスタＭＮ３のゲートに接続される配線からも電荷の引き抜きが発生する。その後、ＮＭＯＳトランジスタＭＮ３のゲートに接続される配線から電荷の引き抜きが行われ、ＮＭＯＳトランジスタＭＮ３のゲート電圧Ｖ０３がＮＭＯＳトランジスタＭＮ３の閾値電圧を下回る程度に低下すると、ＮＭＯＳトランジスタＭＮ３は遮断状態となる。そして、ＮＭＯＳトランジスタＭＮ３が遮断状態となることで、第２の電源配線Ｌｐ２１から第１の電源配線Ｌｐ１に流れるリーク電流は遮断される。
このスタティックリーク電流の削減効果について以下で説明する。まず、スタティックリーク電流の削減効果を検証するためのシミュレーション回路について説明する。実施の形態７にかかる半導体装置におけるリーク電流量のシミュレーションの条件を説明する図を図１５に示す。図１５に示すように、このシミュレーションでは、負荷１３に代えて、電圧源Ｖｌｅａｋと電流計を直列に接続した回路を設ける。そして、図１５に示したシミュレーション回路を用いたシミュレーション結果を示すグラフを図１６に示す。
図１６では、比較例として図５に示した比較例の回路で図１５に示したシミュレーション条件を用いてシミュレーションを行った結果を、実施の形態７にかかる半導体装置７のシミュレーション結果と共に示した。
図１６に示すように、比較例にかかる半導体装置１００では、電圧源Ｖｌｅａｋの電圧が高くなるにしたがってリーク電流Ｉｌｅａｋが増加する。一方、実施の形態７にかかる半導体装置７では、電圧源Ｖｌｅａｋの電圧が一定の大きさ以上となると、一定の値に漸近するようにリーク電流Ｉｌｅａｋの増加が小さくなる。図１６に示すグラフの右端部分では、実施の形態７にかかる半導体装置７のリーク電流が比較例にかかる半導体装置１よりも概ね２桁程度小さくなっている。
上記説明より、実施の形態７にかかる半導体装置７では、交流信号源１１が出力する交流信号が停止する無信号状態におけるリーク電流を削減することができる。これは、特に、図１０に示したような複数の整流回路１０を直列接続して利用する形態、或いは、図１１に示したような複数の整流回路１０を並列接続して利用する形態において効果が高い。複数の整流回路１０を接続した場合、複数の整流回路１０のうちいずれかの整流回路１０に対応する交流信号源が無信号状態となると、他の整流回路１０が生成した電力を無信号状態の整流回路１０が引き抜いてしまい、単に１つの交流信号源が無信号となった以上の電力損失が生じるためである。このような状態となっても、実施の形態７にかかる半導体装置７を利用することで、他の動作中の整流回路１０が生成した電力を無信号状態の整流回路１０が損なうことはないため、半導体装置７は変換効率の向上に有効である。
実施の形態８
実施の形態８では、実施の形態１にかかる半導体装置１の別の形態について説明する。なお、実施の形態８の説明において、実施の形態１で説明した構成要素と同じ構成要素については同じ符号を付して説明を省略する。
図１７に実施の形態８にかかる半導体装置８のブロック図を示す。図１７に示すように、実施の形態８にかかる半導体装置８は、実施の形態１にかかる整流回路１０に代えて、整流回路８０を有する。整流回路８０は、整流回路１０に整流回路７０で説明した、ＰＭＯＳトランジスタＭＰ３、ＭＰ４及びＮＭＯＳトランジスタＭＮ３を追加したものである。つまり、整流回路８０では、ＰＭＯＳトランジスタＭＰ３は、第２のトランジスタ端子が第２の素子間配線Ｌ２に接続され、ゲートが第１のコンデンサＣ１の他端に接続される。また、ＰＭＯＳトランジスタＭＰ４は、第２のトランジスタ端子が第１の素子間配線Ｌ１に接続され、ゲートが第２のコンデンサＣ２の他端に接続される。ＮＭＯＳトランジスタＭＮ３は、第２の電源配線Ｌｐ２（第２の電源配線Ｌｐ２１と第２の電源配線Ｌｐ２２との間）に挿入され、ゲートがＰＭＯＳトランジスタＭＰ３の第１のトランジスタ端子及びＰＭＯＳトランジスタＭＰ４の第１のトランジスタ端子に接続される。
このように整流回路１０に実施の形態７の整流回路７０で説明したＰＭＯＳトランジスタＭＰ３、ＭＰ４及びＮＭＯＳトランジスタＭＮ３を追加することで、実施の形態１で説明したダイナミックリーク電流に加え、実施の形態７で説明したスタティックリーク電流を削減できる。これにより、実施の形態８にかかる半導体装置８は、高いリーク電流削減効果を実現し、変換効率をより高めることができる。
実施の形態９
実施の形態９では、実施の形態３にかかる半導体装置３の別の形態について説明する。なお、実施の形態９の説明において、実施の形態３で説明した構成要素と同じ構成要素については同じ符号を付して説明を省略する。
図１８に実施の形態９にかかる半導体装置９のブロック図を示す。図１８に示すように、実施の形態９にかかる半導体装置９は、実施の形態７にかかる半導体装置７に、実施の形態１から実施の形態３にかかる半導体装置３への変形と同じ変形を施したものである。実施の形態９にかかる半導体装置９は、整流回路３０に代えて、整流回路９０を有する。整流回路９０は、整流回路３０に整流回路７０で説明した、ＰＭＯＳトランジスタＭＰ３及びＮＭＯＳトランジスタＭＮ３を追加し、第１のバイアス付加回路３１及び第２のバイアス付加回路３２を削除したものである。つまり、整流回路９０では、ＰＭＯＳトランジスタＭＰ３は、第２のトランジスタ端子がＰＭＯＳトランジスタＭＰ１の第２のトランジスタ端子に接続され、ゲートに第１の交流信号が入力される。ＮＭＯＳトランジスタＭＮ３は、第２の電源配線Ｌｐ２（第２の電源配線Ｌｐ２１と第２の電源配線Ｌｐ２２との間）に挿入され、ゲートがＰＭＯＳトランジスタＭＰ３の第１のトランジスタ端子に接続される。
このように整流回路３０に実施の形態７の整流回路７０で説明したＰＭＯＳトランジスタＭＰ３、ＭＰ４及びＮＭＯＳトランジスタＭＮ３を追加することで、実施の形態３で説明した整流回路３０においても、実施の形態７で説明したスタティックリーク電流を削減できる。これにより、実施の形態９にかかる半導体装置９は、高いリーク電流削減効果を実現し、変換効率をより高めることができる。
なお、実施の形態９にかかる半導体装置９において、図９に示した実施の形態３にかかる半導体装置３のバイアス付加回路３１、３２を適用することもできる。バイアス付加回路３１、３２を適用することで、実施の形態９にかかる半導体装置９においてもダイナミックリーク電流を削減することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
上記実施の形態から、以下のような観点を考えることができる。
（付記１）
整流回路を有する半導体装置であって、前記整流回路が、
位相が互いに反転する交流信号が伝達される第１、第２の入力配線と、
第１の電源配線に第１のトランジスタ端子が接続され、ゲートに前記第１の入力配線が接続される第１導電型の第１のトランジスタと、
前記第１の電源配線に第１のトランジスタ端子が接続され、ゲートに前記第２の入力配線が接続される第１導電型の第２のトランジスタと、
第２の電源配線に第１のトランジスタ端子が接続され、第２のトランジスタ端子に前記第１のトランジスタの第２のトランジスタ端子が接続され、ゲートに前記第１の入力配線が接続される第２導電型の第３のトランジスタと、
前記第２の電源配線に第１のトランジスタ端子が接続され、第２のトランジスタ端子に前記第２のトランジスタの第２のトランジスタ端子が接続され、ゲートに前記第２の入力配線が接続される第２導電型の第４のトランジスタと、
ゲートに前記第１の入力配線が接続され、第２のトランジスタ端子に前記第３のトランジスタの第２のトランジスタ端子が接続される前記第２導電型の第５のトランジスタと、
ゲートに前記第２の入力配線が接続され、第２のトランジスタ端子に前記第４のトランジスタの第２のトランジスタ端子が接続される前記第２導電型の第６のトランジスタと、
前記第２の電源配線に挿入され、ゲートが前記第５のトランジスタの第１のトランジスタ端子及び前記第６のトランジスタの第１のトランジスタ端子に接続される前記第１導電型の第７のトランジスタと、
を有する半導体装置。
（付記２）
整流回路を有する半導体装置であって、前記整流回路が、
第１の交流信号を第１のバイアス電圧に重畳して第１の入力信号を生成する第１のバイアス回路と、
第１の電源配線に第１のトランジスタ端子が接続され、ゲートに前記第１の入力信号が入力される第１導電型の第１のトランジスタと、
前記第１の交流信号を前記第１のバイアス電圧よりも高い電圧の第２のバイアス電圧に重畳して第２の入力信号を生成する第２のバイアス回路と、
第２の電源配線に第１のトランジスタ端子が接続され、ゲートに前記第２の入力信号が入力される第２導電型の第２のトランジスタと、
前記第１のトランジスタの第２のトランジスタ端子と、前記第２のトランジスタの第２のトランジスタ端子と、を接続する素子間配線と、
前記素子間配線に一端が接続され、他端に前記第１の交流信号と位相が反転する第２の交流信号が入力されるコンデンサと、
を有する半導体装置。
（付記３）
整流回路を有する半導体装置であって、前記整流回路が、
第１の電源配線に第１のトランジスタ端子が接続され、ゲートに前記第１の交流信号が入力される第１導電型の第１のトランジスタと、
第２の電源配線に第１のトランジスタ端子が接続され、ゲートに前記第１の交流信号が入力される第２導電型の第２のトランジスタと、
ゲートに前記第１の交流信号が接続され、第２のトランジスタ端子が前記第２のトランジスタの第２のトランジスタ端子に接続される前記第２導電型の第３のトランジスタと、
前記第２の電源配線に挿入され、ゲートが前記第３のトランジスタの第１のトランジスタ端子に接続される前記第１導電型の第４のトランジスタと、
前記第１のトランジスタの第２のトランジスタ端子と、前記第２のトランジスタの第２のトランジスタ端子と、前記第３のトランジスタの第２のトランジスタ端子と、を接続する素子間配線と、
前記素子間配線に一端が接続され、他端に前記第１の交流信号と位相が反転する第２の交流信号が入力されるコンデンサと、
を有する半導体装置。
１〜９ 半導体装置
１０、３０、７０、８０、９０ 整流回路
１１、１１１〜１１ｎ 交流信号源
１２、１２１〜１２ｎ バイアス回路
１３、６１ 負荷
２０ バイアス回路
３０ 整流回路
３１、３２ バイアス付加回路
５０１〜５０ｎ 整流回路
６０ 電源回路
１０１、１０２ 整流回路コア
Ｌｉ１ 第１の入力配線
Ｌｉ２ 第２の入力配線
Ｌ１ 第１の素子間配線
Ｌ２ 第２の素子間配線
Ｌ３ 第３の素子間配線
Ｌｐ１ 第１の電源配線
Ｌｐ２ 第２の電源配線
ＭＮ１〜ＭＮ３ ＮＭＯＳトランジスタ
ＭＰ１〜ＭＰ４ ＰＭＯＳトランジスタ
Ｌ１ 第１の素子感配線
Ｌ２ 第２の素子感配線
Ｌｉ１ 第１の入力配線
Ｌｉ２ 第２の入力配線

Claims (8)

  1. 整流回路を有する半導体装置であって、前記整流回路が、
    位相が互いに反転する交流信号が伝達される第１、第２の入力配線と、
    第１の電源配線に第１のトランジスタ端子が接続される第１導電型の第１のトランジスタと、
    前記第１の電源配線に第１のトランジスタ端子が接続される第１導電型の第２のトランジスタと、
    第２の電源配線に第１のトランジスタ端子が接続される第２導電型の第３のトランジスタと、
    前記第２の電源配線に第１のトランジスタ端子が接続される第２導電型の第４のトランジスタと、
    前記第２のトランジスタの第２のトランジスタ端子、前記第４のトランジスタの第２のトランジスタ端子、及び、前記第３のトランジスタのゲートを接続する第１の素子間配線と、
    前記第１のトランジスタの第２のトランジスタ端子、前記第３のトランジスタの第２のトランジスタ端子、及び、前記第４のトランジスタのゲートを接続する第２の素子間配線と、
    前記第１のトランジスタのゲートと前記第３のトランジスタのゲートとの間に設けられる第１のコンデンサと、
    前記第２のトランジスタのゲートと前記第４のトランジスタのゲートとの間に設けられる第２のコンデンサと、を有し、
    前記第１の入力配線は、前記第１のトランジスタのゲートに接続されると共に、前記第１のコンデンサの端子のうち前記第１のトランジスタに接続される側の端子に接続され、
    前記第２の入力配線は、前記第２のトランジスタのゲートに接続されると共に、前記第２のコンデンサの端子のうち前記第２のトランジスタに接続される側の端子に接続される半導体装置。
  2. 前記交流信号の信号源から得られる信号をバイアス電圧に重畳して前記交流信号を生成するバイアス回路を更に有する請求項１に記載の半導体装置。
  3. 前記バイアス回路は共振回路である請求項２に記載の半導体装置。
  4. 前記第１の電源配線と前記第２の電源配線との間に接続される第３のコンデンサを更に有する請求項１に記載の半導体装置。
  5. 第２のトランジスタ端子が前記第２の素子間配線に接続され、ゲートが前記第１のコンデンサの他端に接続される前記第２導電型の第５のトランジスタと、
    第２のトランジスタ端子が前記第１の素子間配線に接続され、ゲートが前記第２のコンデンサの他端に接続される前記第２導電型の第６のトランジスタと、
    前記第２の電源配線に挿入され、ゲートが前記第５のトランジスタの第１のトランジスタ端子及び前記第６のトランジスタの第１のトランジスタ端子に接続される前記第１導電型の第７のトランジスタと、
    を有する請求項１に記載の半導体装置。
  6. 前記第１の電源配線上に設けられる第１の出力端子と、前記第２の電源配線上に設けられる第２の出力端子とが縦列接続される複数の前記整流回路と、
    初段に配置される前記整流回路の前記第１の電源配線と、最終段に配置される前記整流回路の前記第２の電源配線と、の間に接続される平滑コンデンサと、を有する請求項１に記載の半導体装置。
  7. 前記第１の電源配線上に設けられる第１の出力端子が、それぞれ共通配線を介して負荷に接続される複数の前記整流回路と、
    前記共通配線と接地配線との間に接続される平滑コンデンサと、を有する請求項１に記載の半導体装置。
  8. 前記第１の電源配線と、前記第２の電源配線との間に接続され、前記第２の電源配線を介して伝達される第１の電源電圧を昇圧、又は、降圧して第２の電源電圧を生成する電源回路を更に有する請求項１に記載の半導体装置。
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