JP5273807B2 - 差動増幅器回路 - Google Patents

Description

本発明は、差動増幅器回路、及び、それを用いたデータ線ドライバ及び液晶表示装置に関する。

液晶表示パネルのデータ線（信号線）を駆動するデータ線ドライバの出力段には、一般に、差動増幅器回路が使用される。これは、液晶表示パネルに設けられるデータ線は、長大であり寄生容量が大きいため、データ線を駆動するためには大きな駆動能力が必要になるからである。もっとも典型的には、差動増幅器回路によって構成されたボルテッジフォロアが出力段に設けられ、そのボルテッジフォロアによってデータ線が駆動される。

データ線ドライバの出力段の差動増幅器回路は、多くの場合、Rail-to-Rail動作が可能なように構成される。言い換えれば、入力電圧及び出力電圧の許容範囲の下限がなるべく接地電圧に近く、また、許容範囲の上限がなるべく電源電圧に近いように構成される。このような要求は、特に、電源電圧が低い場合に動作電圧範囲をなるべく広くするために重要である。

Rail-to-Rail動作を実現する上で考慮するべき技術的側面の一つは、（エンハンスメント型の）ＮＭＯＳトランジスタで構成された差動対（以下、「ＮＭＯＳトランジスタ対」という）と、ＰＭＯＳトランジスタで構成された差動対（以下、「ＰＭＯＳトランジスタ対」という）の動作電圧範囲である。ＮＭＯＳトランジスタ対は、ＮＭＯＳトランジスタの閾値電圧Ｖ_ＴＮ以上電源電圧Ｖ_ＤＤ以下の入力電圧にしか対応していない。一方、ＰＭＯＳトランジスタ対は、接地電圧Ｖ_ＳＳ以上Ｖ_ＤＤ−Ｖ_ＴＰ以下（ただし、Ｖ_ＴＰは、ＰＭＯＳトランジスタの閾値電圧）の入力電圧にしか対応していない。

トランジスタ差動対のこのような特性を考慮して、Rail-to-Rail動作を行う差動増幅器回路は、典型的には、ＮＭＯＳトランジスタ対とＰＭＯＳトランジスタ対の両方を備えて構成される。このような差動増幅器回路は、例えば、特開平６−３２６５２９号公報（特許文献１）に開示されている。

図１は、特開平６−３２６５２９号公報に開示されている差動増幅器回路の構成を示す回路図である。図１の差動増幅器回路１０１は、ＮＭＯＳトランジスタ対１０２と、ＰＭＯＳトランジスタ対１０３と、定電流源Ｉ_Ｓ１、Ｉ_Ｓ２と、カレントミラー１０４、１０５と、浮遊電流源１０６と、定電流源Ｉ_Ｓ３と、ＰＭＯＳトランジスタＭＰ_８、ＮＭＯＳトランジスタＭＮ_８と、位相補償キャパシタＣ_１、Ｃ_２とを備えている。ＮＭＯＳトランジスタ対１０２は、ＮＭＯＳトランジスタＭＮ_１０１、ＭＮ_１０２で構成されており、ＰＭＯＳトランジスタ対１０３は、ＰＭＯＳトランジスタＭＰ_１、ＭＰ_２で構成されている。カレントミラー１０４、１０５は、いずれも、フォールディッドカスコード型のカレントミラーである。カレントミラー１０４は、ＰＭＯＳトランジスタＭＰ_３〜ＭＰ_６で構成されており、カレントミラー１０５は、ＮＭＯＳトランジスタＭＮ_３〜ＭＮ_６で構成されている。ＰＭＯＳトランジスタＭＰ_５，ＭＰ_６にはバイアス電圧Ｖ_１が供給され、ＮＭＯＳトランジスタＭＮ_５，ＭＮ_６にはバイアス電圧Ｖ_２が供給されている。浮遊電流源１０６は、ＰＭＯＳトランジスタＭＰ_７とＮＭＯＳトランジスタＭＮ_７とで構成されている。ＰＭＯＳトランジスタＭＰ_７のゲートにはバイアス電圧Ｖ_３が供給され、ＮＭＯＳトランジスタＭＮ_７のゲートにはバイアス電圧Ｖ_４が供給されている。ＰＭＯＳトランジスタＭＰ_８、ＮＭＯＳトランジスタＭＮ_８は、電源線１０７と接地線１０８との間に直列に接続されており出力トランジスタとして動作する。

このような構成の差動増幅器回路１０１は、正転入力端子１０９に供給される入力電圧Ｉｎ^＋と反転入力端子１１０に供給される入力電圧Ｉｎ⁻との差に対応する出力電圧Ｖｏｕｔを出力端子１１１から出力する。図１の差動増幅器回路１０１は、ＮＭＯＳトランジスタ対１０２とＰＭＯＳトランジスタ対１０３の両方を入力段に含んでいるので、Rail-to-Rail動作を実現することができる。

しかしながら、図１の差動増幅器回路１０１が液晶表示パネルのドライバとして使用される場合、Rail-to-Rail動作を実現できる一方で電源電圧Ｖ_ＤＤ又は接地電圧Ｖ_ＳＳ近傍の電圧範囲における振幅差偏差が悪くなるという問題が発生する。ここで、振幅差偏差とは、多数の差動増幅器回路が設けられた場合における、同一の階調に対する正電圧の駆動電圧と負電圧の駆動電圧の差（振幅差）の偏差のことである。このような問題は、特開２００７−２０２１２７号公報（特許文献２）において指摘されている。この公報では、図１の差動増幅器回路１０１が電源電圧Ｖ_ＤＤ及び接地電圧Ｖ_ＳＳ近傍の電圧範囲において振幅差偏差が悪い原因が、ＮＭＯＳトランジスタ対とＰＭＯＳトランジスタ対の両方を備えているために、中間の電圧範囲と電源電圧Ｖ_ＤＤ又は接地電圧Ｖ_ＳＳ近傍の電圧範囲とでは回路動作が異なることにあると結論付けられている（段落［０１２５］）。詳細には、中間の電圧範囲においては、ＮＭＯＳトランジスタ対とＰＭＯＳトランジスタ対の両方が動作する。一方、電源電圧Ｖ_ＤＤの近傍の電圧範囲では、ＮＭＯＳトランジスタ対が動作する一方でＰＭＯＳトランジスタ対は動作しない。逆に、接地電圧Ｖ_ＳＳの近傍の電圧範囲では、ＰＭＯＳトランジスタ対が動作する一方で、ＮＭＯＳトランジスタ対が動作しない。このような動作の切り替えは、電源電圧Ｖ_ＤＤ又は接地電圧Ｖ_ＳＳ近傍の電圧範囲における振幅差偏差の増大の原因になる。

この特開２００７―２０２１２７号公報は、電源電圧Ｖ_ＤＤ及び接地電圧Ｖ_ＳＳ近傍の電圧範囲における振幅差偏差の問題を解消するための手法として、ディプレッション型ＮＭＯＳトランジスタの差動対のみを使用し、更に、能動負荷としてフォールディッド型の負荷回路を使用することを開示している。図２、図３は、特開２００７−２０２１２７号公報に開示された差動増幅器回路１０１Ａ、１０１Ｂの構成を具体的に示す回路図である。図２の差動増幅器回路１０１Ａは、ＮＭＯＳトランジスタ対１０２Ａと、カレントミラー１０４と、定電流源Ｉ_Ｓ１〜Ｉ_Ｓ３と、出力アンプＡ１とで構成されている。ＮＭＯＳトランジスタ対１０２Ａは、１対のディプレッション型のＮＭＯＳトランジスタＭＮ_１、ＭＮ_２で構成されている。ここで、図２、図３において、ディプレッション型ＮＭＯＳトランジスタは、通常のＮＭＯＳトランジスタの記号に丸を付して図示されている。一方、能動負荷として機能するカレントミラー１０４としては、フォールディッドカスコード型のカレントミラーが使用される。なお、図２では、バイアス電圧Ｖ_１を供給する電圧源が符号１１２によって参照されている。一方、図３の差動増幅器回路１０１Ｂは、ＮＭＯＳトランジスタ対１０２Ａと、カレントミラー１０４と、定電流源Ｉ_Ｓ１、Ｉ_Ｓ３と、浮遊電流源１０６と、カレントミラー１０５Ａと、ＰＭＯＳトランジスタＭＰ_８、ＮＭＯＳトランジスタＭＮ_８とで構成されている。図３の回路でも、カレントミラー１０４としては、フォールディッドカスコード型のカレントミラーが使用されている。図３では、バイアス電圧Ｖ_３、Ｖ_４を供給する電圧源が、それぞれ、符号１１４、１１５によって参照されている

図２、図３の構成では、ディプレッション型のＮＭＯＳトランジスタＭＮ_１、ＭＮ_２で構成されたＮＭＯＳトランジスタ対１０２Ａを使用することにより、入力電圧の下限を接地電圧Ｖ_ＳＳにすることができる。また、フォールディッドカスコード型のカレントミラー１０４を負荷回路として使用することにより、入力電圧が電源電圧Ｖ_ＤＤの近傍の電圧範囲である場合であってもＮＭＯＳトランジスタ対１０２Ａのディプレッション型ＮＭＯＳトランジスタの動作に必要なバイアス電圧を供給することができる。したがって、全電圧範囲においてＮＭＯＳトランジスタ対１０２Ａが動作し、回路動作の切り替えが起こらない。したがって、図２、図３の構成によれば、Rail-to-Rail動作を実現することができる一方で、電源電圧Ｖ_ＤＤ及び接地電圧Ｖ_ＳＳ近傍の電圧範囲における振幅差偏差を低減することができる。

図２、図３のいずれの構成においても、ディプレッション型のＮＭＯＳトランジスタ対のみが設けられており、ＰＭＯＳトランジスタ対が設けられていないことに留意されたい。特許文献２に開示された構成は、ＮチャネルＭＯＳトランジスタ対とＰＭＯＳトランジスタ対の両方を設けると回路動作の切り替えが発生するという弊害を考慮してディプレッション型ＮＭＯＳトランジスタのＮＭＯＳトランジスタ対のみを使用するという技術的思想に基づくものである。

特開平６−３２６５２９号公報 特開２００７―２０２１２７号公報

しかしながら、発明者の検討によれば、上記の図１〜図３の回路構成は、いずれも、液晶表示パネルを駆動するデータ線ドライバが実際に求められる振幅差偏差特性を実現するために好適なものではない。データ線ドライバの出力段として使用される差動増幅器回路には、特に中間の電圧範囲において小さい振幅差偏差が要求される。このような要求は、液晶の特性に起因するものである。各画素の液晶への印加電圧と画素の輝度の関係を概略的に示す図４から理解されるように、印加電圧（Ｖ）と画素の輝度（Ｔ）の関係のカーブ（Ｖ−Ｔカーブと呼ぶ）は、印加電圧の下限及び上限の近傍の電圧範囲において傾きが緩く、中間の電圧範囲においては、傾きが急である。これは、中間の電圧範囲においては、印加電圧を精密に制御する必要性が強いこと、即ち、差動増幅器回路の振幅差偏差を小さくする必要性が高いことを示している。ただし、これは、印加電圧の下限及び上限の近傍の電圧範囲において振幅差偏差を小さくするという要求が存在しないことを意味しない。即ち、図４のカーブは、全電圧範囲において振幅差偏差を小さくすることが望ましいが、中間の電圧範囲においては振幅差偏差を特に小さくするという要求があることを意味している。

しかしながら、図１〜図３の構成は、このような要求を満足させるものではない。図１の構成のように、ＮＭＯＳトランジスタ対１０２、ＰＭＯＳトランジスタ対１０３の両方を用いる差動増幅器回路では、電源電圧Ｖ_ＤＤ及び接地電圧Ｖ_ＳＳ近傍の電圧範囲における振幅差偏差を小さくすることができない。これは、上述の通り、電源電圧Ｖ_ＤＤ及び接地電圧Ｖ_ＳＳ近傍の電圧範囲において回路動作の切り替えが発生するからである。一方、ディプレッション型ＮＭＯＳトランジスタで構成されたＮＭＯＳトランジスタ対１０２Ａのみを使用する図２、図３の構成では、電源電圧Ｖ_ＤＤ及び接地電圧Ｖ_ＳＳ近傍の電圧範囲における振幅差偏差を小さくすることができるが、最も重要な中間の電圧範囲における振幅差偏差を小さくすることが出来ない。

本発明の一の観点では、差動増幅器回路が、正転入力端子及び反転入力端子に接続されたＮＭＯＳトランジスタ対と、正転入力端子及び反転入力端子に接続されたＰＭＯＳトランジスタ対と、出力回路部とを備えている。ＰＭＯＳトランジスタ対は、第１及び第２ＰＭＯＳトランジスタで構成される。一方、ＮＭＯＳトランジスタ対は、チャンネル領域における不純物濃度がＰ型基板と同一であるようなディプレッション型のＮＭＯＳトランジスタである第１及び第２ノンドープ型ＮＭＯＳトランジスタで構成される。出力回路部は、第１及び第２ノンドープ型ＮＭＯＳトランジスタに接続されたフォールディッドカスコード型のカレントミラーを含み、フォールディッドカスコード型のカレントミラーを流れる電流に応答して出力電圧を生成する。

このような構成の差動増幅器回路は、液晶表示装置のデータ線を駆動するデータ線ドライバの出力段に適用されることが好適である。

本発明によれば、液晶表示パネルを駆動するデータ線ドライバの差動増幅器回路に望ましい振幅差偏差特性を実現することができる。

従来の差動増幅器回路の構成の例を示す回路図である。 従来の差動増幅器回路の構成の他の例を示す回路図である。 従来の差動増幅器回路の構成の更に他の例を示す回路図である。 液晶表示パネルの画素の液晶に印加される電圧と画素の輝度との関係を示すグラフである。 本発明の一実施形態における差動増幅器回路の構成を示す回路図である。 通常のエンハンスメント型のＮＭＯＳトランジスタと、ノンドープ型のＮＭＯＳトランジスタの構成を示す断面図である。 典型的な差動増幅器回路の構成を示す回路図である。 図１、図２、図５の差動増幅器回路の入力段の相互コンダクタンスを示すグラフである。 通常のエンハンスメント型のＮＭＯＳトランジスタと、ノンドープ型のＮＭＯＳトランジスタのペルグロムプロットである。 図１の差動増幅器回路と、図５の差動増幅器回路の振幅差偏差特性を示すグラフである。 本発明の差動増幅器回路が適用される液晶表示装置の構成の例を示すブロック図である。 本発明の差動増幅器回路が適用されるデータ線ドライバの構成の例を示すブロック図である。 本発明の他の実施形態の差動増幅器回路を示す回路図である。 本発明の更に他の実施形態の差動増幅器回路を示す回路図である。 本発明の更に他の実施形態の差動増幅器回路を示す回路図である。 本発明の更に他の実施形態の差動増幅器回路を示す回路図である。

図５は、本発明の一実施形態における差動増幅器回路１の構成を示す回路図である。差動増幅器回路１は、ＮＭＯＳトランジスタ対２と、ＰＭＯＳトランジスタ対３と、定電流源Ｉ_Ｓ１、Ｉ_Ｓ２と、カレントミラー４、５と、浮遊電流源６と、定電流源Ｉ_Ｓ３と、ＰＭＯＳトランジスタＭＰ_８と、ＮＭＯＳトランジスタＭＮ_８と、位相補償キャパシタＣ_１、Ｃ_２とを備えている。ＮＭＯＳトランジスタ対２とＰＭＯＳトランジスタ対３と定電流源Ｉ_Ｓ１、Ｉ_Ｓ２は、差動増幅器回路１の入力段として機能する。一方、カレントミラー４、５と、浮遊電流源６と、定電流源Ｉ_Ｓ３と、ＰＭＯＳトランジスタＭＰ_８と、ＮＭＯＳトランジスタＭＮ_８とは、出力回路部として機能する。

詳細には、ＮＭＯＳトランジスタ対２は、ＮＭＯＳトランジスタＭＮ_１、ＭＮ_２を備えており、ＰＭＯＳトランジスタ対３は、ＰＭＯＳトランジスタＭＰ_１、ＭＰ_２を備えている。ＮＭＯＳトランジスタＭＮ_１、ＭＮ_２は、そのソースが共通に定電流源Ｉ_Ｓ１に接続され、ＰＭＯＳトランジスタＭＰ_１、ＭＰ_２は、そのソースが共通に定電流源Ｉ_Ｓ２に接続されている。定電流源Ｉ_Ｓ１は、ＮＭＯＳトランジスタＭＮ_１、ＭＮ_２の共通ソースから接地線に所定の電流を流す。定電流源Ｉ_Ｓ２は、ＰＭＯＳトランジスタＭＰ_１、ＭＰ_２の共通ソースに所定の電流を供給する。ＮＭＯＳトランジスタＭＮ_１、ＰＭＯＳトランジスタＭＰ_１のゲートは正転入力端子９に共通に接続されており、ＮＭＯＳトランジスタＭＮ_２、ＰＭＯＳトランジスタＭＰ_２のゲートは反転入力端子１０に共通に接続されている。

ＮＭＯＳトランジスタ対２のＮＭＯＳトランジスタＭＮ_１、ＭＮ_２としては、ノンドープ型ＮＭＯＳトランジスタが使用される。ここで、ノンドープ型ＮＭＯＳトランジスタとは、（Ｐウェル中ではなく）Ｐ型基板中に形成されるＮＭＯＳトランジスタのことをいう。言い換えれば、ノンドープ型ＮＭＯＳトランジスタとは、チャンネル領域における不純物濃度がＰ型基板と同一であるようなＮＭＯＳトランジスタのことをいう。図５（及び他の図）において、ノンドープ型ＮＭＯＳトランジスタは、通常のＮＭＯＳトランジスタの記号に丸を付した記号で図示されていることに留意されたい。後述されるように、ＮＭＯＳトランジスタ対２にノンドープ型ＮＭＯＳトランジスタが使用されることは、好適な振幅差偏差特性を実現する為に重要である。

図６は、通常のエンハンスメント型のＮＭＯＳトランジスタとノンドープ型のＮＭＯＳトランジスタの構造を示す断面図である。通常のエンハンスメント型のＮＭＯＳトランジスタ、及びノンドープ型のＮＭＯＳトランジスタのいずれもＰ型基板２１に形成される。通常のエンハンスメント型のＮＭＯＳトランジスタに対しては、高電圧注入によってＰウェル２２が形成される。Ｐウェル２２にはＮ⁻領域２３、２５が形成され、そのＮ⁻領域２３、２５に、それぞれ、ソース領域２４、ドレイン領域２６が形成される。Ｐウェル２２のチャネル領域にゲート絶縁膜２７が形成され、そのゲート絶縁膜２７の上にゲート電極２８が形成される。エンハンスメント型のＮＭＯＳトランジスタに対しては、チャネル領域にチャネル注入が行われ、閾値電圧が所望値に調節される。

一方、ノンドープ型のＮＭＯＳトランジスタに対しては、Ｐウェル２２は形成されない。Ｐ型基板２１に直接にＮ⁻領域２３、２５が形成され、そのＮ⁻領域２３、２５に、それぞれ、ソース領域２４、ドレイン領域２６が形成される。更に、チャネル領域にゲート絶縁膜２７が形成され、そのゲート絶縁膜２７の上にゲート電極２８が形成される。ここで、ノンドープ型のＮＭＯＳトランジスタに対しては、Ｐウェル２２は形成されないから、チャンネル領域における不純物濃度がＰ型基板２１の不純物濃度と一致することに留意された。後述されるように、ノンドープ型のＮＭＯＳトランジスタは、通常のエンハンスメント型のＮＭＯＳトランジスタよりも、相互コンダクタンスが大きいという特徴がある。

本実施形態では、Ｐ型基板２１における不純物濃度（即ち、ノンドープ型ＮＭＯＳトランジスタのチャネルにおける不純物濃度）が、当該ノンドープ型ＮＭＯＳトランジスタの閾値電圧が約−０．１Ｖ（−０．２Ｖ〜０Ｖの範囲）となるように設定されている。即ち、ＮＭＯＳトランジスタＭＮ_１、ＭＮ_２は、ディプレッション型トランジスタとして動作する。

図５に戻り、カレントミラー４は、フォールディッドカスコード型のカレントミラーであり、ＰＭＯＳトランジスタＭＰ_３〜ＭＰ_６で構成されている。詳細には、ＰＭＯＳトランジスタＭＰ_３、ＭＰ_４のソースは、電源電圧Ｖ_ＤＤが供給されている電源線７に接続されており、ＰＭＯＳトランジスタＭＰ_３、ＭＰ_４のゲートは、ＰＭＯＳトランジスタＭＰ_５のドレインに共通に接続されている。ＰＭＯＳトランジスタＭＰ_３、ＭＰ_４のドレインは、それぞれ、ＮＭＯＳトランジスタＭＮ_１、ＭＮ_２のドレインに接続されている。ＰＭＯＳトランジスタＭＰ_３、ＭＰ_４のドレインは、更に、それぞれ、ＰＭＯＳトランジスタＭＰ_５、ＭＰ_６のソースに接続されている。ＰＭＯＳトランジスタＭＰ_５、ＭＰ_６のゲートは、共通に接続されており、バイアス電圧Ｖ_１が共通に供給されている。後述するように、カレントミラー４としてフォールディッドカスコード型のカレントミラーが使用されることは、ＮＭＯＳトランジスタ対２にノンドープ型ＮＭＯＳトランジスタを使用可能にするために重要である。

カレントミラー４と同様にカレントミラー５は、フォールディッドカスコード型のカレントミラーであり、ＮＭＯＳトランジスタＭＮ_３〜ＭＮ_６で構成されている。詳細には、ＮＭＯＳトランジスタＭＮ_３、ＭＮ_４のソースは、接地電圧Ｖ_ＳＳが供給されている接地線８に接続されており、ＮＭＯＳトランジスタＭＮ_３、ＭＮ_４のゲートは、ＮＭＯＳトランジスタＭＮ_５のドレインに共通に接続されている。ＮＭＯＳトランジスタＭＮ_３、ＭＮ_４のドレインは、それぞれ、ＰＭＯＳトランジスタＭＰ_１、ＭＰ_２のドレインに接続されている。ＮＭＯＳトランジスタＭＮ_３、ＭＮ_４のドレインは、更に、それぞれ、ＮＭＯＳトランジスタＭＮ_５、ＭＮ_６のソースに接続されている。ＮＭＯＳトランジスタＭＮ_５、ＭＮ_６のゲートは、共通に接続されており、バイアス電圧Ｖ_２が共通に供給されている。本実施形態では、ＮＭＯＳトランジスタＭＮ_３〜ＭＮ_６としては、通常のエンハンスメント型のＮＭＯＳトランジスタが使用される。

定電流源Ｉ_Ｓ３はＰＭＯＳトランジスタＭＰ_５のドレインとＮＭＯＳトランジスタＭＮ_５の間に接続されており、浮遊電流源６はＰＭＯＳトランジスタＭＰ_６のドレインとＮＭＯＳトランジスタＭＮ_６の間に接続されている。ここで、浮遊電流源６は、ＰＭＯＳトランジスタＭＰ_７とＮＭＯＳトランジスタＭＮ_７とで構成されている。ＰＭＯＳトランジスタＭＰ_７のソースとＮＭＯＳトランジスタＭＮ_７のドレインは、ＰＭＯＳトランジスタＭＰ_６のドレインに共通に接続されている。一方、ＰＭＯＳトランジスタＭＰ_７のドレインとＮＭＯＳトランジスタＭＮ_７のソースは、ＮＭＯＳトランジスタＭＮ_６のドレインに共通に接続されている。ＰＭＯＳトランジスタＭＰ_７のゲートにはバイアス電圧Ｖ_３が供給され、ＮＭＯＳトランジスタＭＮ_７のゲートにはバイアス電圧Ｖ_４が供給される。

ＰＭＯＳトランジスタＭＰ_８及びＮＭＯＳトランジスタＭＮ_８は、出力電圧Ｖ_ＯＵＴを出力するための出力トランジスタとして動作する。詳細には、ＰＭＯＳトランジスタＭＰ_８のソースが電源線７に接続され、ドレインは出力端子１１に接続されている。また、ＮＭＯＳトランジスタＭＮ_８のソースが接地線８に接続され、ドレインは出力端子１１に接続されている。ＰＭＯＳトランジスタＭＰ_８のゲートは、ＰＭＯＳトランジスタＭＰ_７のソースとＮＭＯＳトランジスタＭＮ_７のドレイン（即ち浮遊電流源６の一端）に接続され、ＮＭＯＳトランジスタＭＮ_８のゲートは、ＰＭＯＳトランジスタＭＰ_７のドレインとＮＭＯＳトランジスタＭＮ_７のソース（即ち浮遊電流源６の他端）に接続されている。

位相補償キャパシタＣ_１は、出力端子１１とＰＭＯＳトランジスタＭＰ_４のドレインに接続され、位相補償キャパシタＣ_２は、出力端子１１とＮＭＯＳトランジスタＭＮ_４のドレインに接続されている。

本実施形態の回路構成において重要な点は、ＮＭＯＳトランジスタ対２のＮＭＯＳトランジスタＭＮ_１、ＭＮ_２としてノンドープ型ＮＭＯＳトランジスタが使用されることである。ＮＭＯＳトランジスタＭＮ_１、ＭＮ_２としてノンドープ型ＮＭＯＳトランジスタを使用することにより、液晶表示パネルのデータ線を駆動するデータ線ドライバの出力段として好適な振幅差偏差特性を実現することができる。即ち、ＮＭＯＳトランジスタＭＮ_１、ＭＮ_２としてノンドープ型ＮＭＯＳトランジスタを使用することにより、入力電圧Ｉｎ^＋、Ｉｎ⁻が電源電圧Ｖ_ＤＤの近傍の電圧範囲であっても振幅差偏差をある程度小さくでき、それ以外の電圧範囲では非常に小さい振幅差偏差を実現できる。以下、ＮＭＯＳトランジスタＭＮ_１、ＭＮ_２としてノンドープ型ＮＭＯＳトランジスタを使用することの技術的意義について、詳細に説明する。

ＮＭＯＳトランジスタ対２のＮＭＯＳトランジスタＭＮ_１、ＭＮ_２がディプレッション型トランジスタとして動作することは、入力電圧Ｉｎ^＋、Ｉｎ⁻が０Ｖの接地電圧Ｖ_ＳＳの電圧範囲である場合にＮＭＯＳトランジスタ対２を動作可能にする。これにより、入力電圧Ｉｎ^＋、Ｉｎ⁻が０Ｖの近傍の電圧範囲である場合においても回路動作の切り替えが発生しない。即ち、図１の回路構成では、入力電圧Ｉｎ^＋、Ｉｎ⁻が接地電圧Ｖ_ＳＳの近傍の電圧範囲である場合にはＮＭＯＳトランジスタ対１０２が動作せず、入力電圧Ｉｎ^＋、Ｉｎ⁻が電源電圧Ｖ_ＤＤの近傍の電圧範囲である場合にはＰＭＯＳトランジスタ対１０３が動作しない。これは、入力電圧Ｉｎ^＋、Ｉｎ⁻が接地電圧Ｖ_ＳＳの近傍の電圧範囲である場合、及び、入力電圧Ｉｎ^＋、Ｉｎ⁻が電源電圧Ｖ_ＤＤの近傍の電圧範囲である場合に振幅差偏差を増大させる。一方、本実施形態では、入力電圧Ｉｎ^＋、Ｉｎ⁻が接地電圧Ｖ_ＳＳの近傍の電圧範囲である場合でも回路動作の切り替えが発生しないため、この電圧範囲についての振幅差偏差の増大は発生しない。

その一方で、ＮＭＯＳトランジスタＭＮ_１、ＭＮ_２がノンドープ型ＮＭＯＳトランジスタであることは、ＮＭＯＳトランジスタ対２への入力電圧Ｉｎ^＋、Ｉｎ⁻が電源電圧Ｖ_ＤＤの近傍の電圧範囲にある場合におけるＮＭＯＳトランジスタ対２の動作を阻害する恐れがある。即ち、ＮＭＯＳトランジスタＭＮ_１、ＭＮ_２としてノンドープ型ＮＭＯＳトランジスタを使用した場合には、ＮＭＯＳトランジスタＭＮ_１、ＭＮ_２のソース電位が通常のエンハンスメント型ＮＭＯＳトランジスタを使用した場合と比較して高くなり、それに応じてＮＭＯＳトランジスタＭＮ_１、ＭＮ_２のドレイン電位も高くしなければならない。従って、ＮＭＯＳトランジスタ対２に接続される能動負荷は、入力電圧Ｉｎ^＋、Ｉｎ⁻が電源電圧Ｖ_ＤＤの近傍の電圧範囲の場合でも、ＮＭＯＳトランジスタ対２のＮＭＯＳトランジスタＭＮ_１、ＭＮ_２のドレインに充分高いバイアス電圧を供給可能な構成になっている必要がある。

この問題に対処するために、本実施形態では、カレントミラー４としてフォールディッドカスコード型のカレントミラーが使用されている。ＰＭＯＳトランジスタＭＰ_１、ＭＰ_２のゲートに供給されるバイアス電圧をＰＭＯＳトランジスタＭＰ_３で発生する一方で、ＮＭＯＳトランジスタ対２のＮＭＯＳトランジスタＭＮ_１、ＭＮ_２がＰＭＯＳトランジスタＭＰ_１、ＭＰ_２のドレインに接続されるため、ＮＭＯＳトランジスタＭＮ_１、ＭＮ_２のドレイン電位を、ほぼ電源電圧Ｖ_ＤＤに近づけることができる。ここで、通常のカレントミラーのように、ＰＭＯＳトランジスタＭＰ_１のドレインをソースに接続する構成では、ＮＭＯＳトランジスタ対２のドレイン電位が電源電圧Ｖ_ＤＤよりもＰＭＯＳトランジスタＭＰ_１の閾値電圧Ｖ_ＴＰだけ低くなってしまい、ＮＭＯＳトランジスタ対２を電源電圧Ｖ_ＤＤの近傍の電圧範囲で動作させることが困難になってしまうことに留意されたい。本実施形態では、カレントミラー４としてフォールディッドカスコード型のカレントミラーを採用しているので、ノンドープ型ＮＭＯＳトランジスタで構成されるＮＭＯＳトランジスタ対２を、接地電圧Ｖ_ＳＳから電源電圧Ｖ_ＤＤまでの電圧範囲全体で動作させることが可能である。

ここで、図２、図３のように、ノンドープ型ＮＭＯＳトランジスタのＮＭＯＳトランジスタ対１０２Ａでは、回路動作の切り替えが発生しないから一層に振幅差偏差特性が良好であるかのように考えられるかもしれない。しかしながら、図２、図３の構成では、中間の電圧範囲における振幅差偏差を充分に低減することはできないという問題がある。これは、図２、図３の構成では、中間の電圧範囲における入力段の相互コンダクタンスｇｍが小さいためである。

まず、入力段の相互コンダクタンスｇｍと振幅差偏差の関係について述べる。
差動増幅器回路においては、入力段のＭＯＳトランジスタの相互コンダクタンスが大きいほど差動増幅器回路のオフセットが小さくなり、従って、液晶表示パネルドライバ全体としても振幅差偏差が小さくなる。例えば、図７Ａに図示されている差動増幅器回路では、
差動増幅器回路のオフセット電圧Ｖ_ＯＳは下記の式で表される。

式（１）において、ΔＶ_{Ｔ（Ｍ１，Ｍ２）}は、差動トランジスタＭ１、Ｍ２の閾値電圧の相対誤差であり、ΔＶ_{Ｔ（Ｍ３，Ｍ４）}は、能動負荷トランジスタＭ３、Ｍ４の閾値電圧の相対誤差である。また、ｇ_{ｍ（Ｍ１，２）}は、差動トランジスタＭ１、Ｍ２の相互コンダクタンスであり、ｇ_{ｍ（Ｍ３，４）}は、能動負荷トランジスタＭ３、Ｍ４の相互コンダクタンスである。また、Ｖ_{ＧＳ（Ｍ１、Ｍ２）}は、差動トランジスタＭ１、Ｍ２のソース−ゲート間電圧であり、Ｖ_{Ｔ（Ｍ１，Ｍ２）}は、差動トランジスタＭ１、Ｍ２の閾値電圧の設計値である。更に、（Ｗ／Ｌ）_{（Ｍ１，Ｍ２）}は、差動トランジスタＭ１、Ｍ２のＷ／Ｌ比の設計値であり、Δ（Ｗ／Ｌ）_{（Ｍ１，Ｍ２）}は、差動トランジスタＭ１、Ｍ２のＷ／Ｌ比の設計値からの（相対）誤差である。最後に、（Ｗ／Ｌ）_{（Ｍ３，Ｍ４）}は、能動負荷トランジスタＭ３、Ｍ４のＷ／Ｌ比の設計値であり、Δ（Ｗ／Ｌ）_{（Ｍ３，Ｍ４）}は、能動負荷トランジスタＭ３、Ｍ４のＷ／Ｌ比の設計値からの（相対）誤差である。

式（１）から理解されるように、図７Ａの差動増幅器回路では、入力段の差動トランジスタの相互コンダクタンスｇ_{ｍ（Ｍ１，２）}が大きくなるほど、オフセット電圧Ｖ_ＯＳは小さくなる。本実施形態の差動増幅器回路１のように、能動負荷の構成が異なっていても傾向は同じである。

図７Ｂは、図１の差動増幅器回路と、図２の差動増幅器回路と、本実施形態の差動増幅器回路の入力段の相互コンダクタンスを示す概念図である。図７Ｂのグラフにおいて、入力段の相互コンダクタンスの大きさに影響する要因は２つある。第１に、相互コンダクタンスは、ＮＭＯＳトランジスタ対とＰＭＯＳトランジスタ対の両方が動作する場合に増大する。ここで、差動増幅器回路のＮＭＯＳトランジスタ対とＰＭＯＳトランジスタ対の両方が動作している場合、入力段の相互コンダクタンスは、ＮＭＯＳトランジスタ対の相互コンダクタンスとＰＭＯＳトランジスタ対の相互コンダクタンスとの和になることに留意されたい。第２に、ノンドープ型のＮＭＯＳトランジスタの相互コンダクタンスは、通常のエンハンスメント型のＮＭＯＳトランジスタの相互コンダクタンスよりも大きい点である。

まず、図１の差動増幅器回路では、中間の電圧範囲ではＮＭＯＳトランジスタ対１０２とＰＭＯＳトランジスタ対１０３の両方が動作するため、大きな相互コンダクタンスｇｍが得られる。しかしながら、同相電圧ＶＣＭ（入力電圧Ｉｎ^＋、Ｉｎ⁻の平均値）が０Ｖ（Ｖ_ＳＳ）の近傍の電圧範囲にあるとき、及び、同相電圧ＶＣＭが電源電圧Ｖ_ＤＤの近傍の電圧範囲にあるときに、入力段の相互コンダクタンスが小さくなってしまう。

また、図２の差動増幅器回路では、ノンドープ型のＮＭＯＳトランジスタの相互コンダクタンスが大きいことから、同相電圧ＶＣＭが０Ｖの近傍の電圧範囲にあるとき、及び、同相電圧ＶＣＭが電源電圧Ｖ_ＤＤの近傍の電圧範囲にあるときには、図１の差動増幅器回路よりも大きな入力段の相互コンダクタンスが得られる。しかしながら、中間の電圧範囲では、充分に大きな相互コンダクタンスが得られない。これは、中間の電圧範囲において差動増幅器回路のオフセットが増大すること、即ち、振幅差偏差が充分に小さくできないことを意味している。既述のように、中間の電圧範囲においては振幅差偏差を小さくする要求が強いため、中間の電圧範囲において振幅差偏差を小さくできない図２の差動増幅器回路の構成は、液晶表示パネルのドライバとしては不適である。

一方、本実施形態の差動増幅器回路１では、同相電圧ＶＣＭが０Ｖの近傍の電圧範囲にあるとき、及び、中間の電圧範囲にあるとき、大きな入力段の相互コンダクタンスｇｍが得られる。これは、ＮＭＯＳトランジスタ対とＰＭＯＳトランジスタ対の両方が動作している上、ＮＭＯＳトランジスタ対にノンドープ型ＮＭＯＳトランジスタが使用されているためである。また、同相電圧ＶＣＭが電源電圧Ｖ_ＤＤに近い場合にも図２の差動増幅器回路と同等の相互コンダクタンスを得ることができる。このように、本実施形態の差動増幅器回路１は、全電圧範囲において、従来の差動増幅器回路と同等の、又は、従来の作動増幅器回路よりも大きい入力段の相互コンダクタンスを得ることができる。これは、振幅差偏差を低減するために有効である。

ＮＭＯＳトランジスタ対２のＮＭＯＳトランジスタＭＮ_１、ＭＮ_２としてノンドープ型ＮＭＯＳトランジスタを使用することは、入力段のＮＭＯＳトランジスタＭＮ_１、ＭＮ_２の間の閾値電圧の相対誤差を低減するためにも有効である。このことは、図８のペルグロム（Pelgrom）プロットから理解できる。図８の上段は、通常のエンハンスメント型のＮＭＯＳトランジスタのペルグロムプロットであり、下段は、ノンドープ型ＮＭＯＳトランジスタのペルグロムプロットである。図８のグラフは、モンテカルロ法を用いたシミュレーションによって得られている。ペルグロムプロットにおいて、横軸は、１／√（Ｌ×Ｗ）であり（Ｌは、ＮＭＯＳトランジスタのゲート長であり、Ｗはゲート幅）、縦軸は、閾値電圧の標準偏差である。

ＮＭＯＳトランジスタの閾値電圧の標準偏差は、ゲート長及びゲート幅に依存するとともに、バックゲート電圧Ｖ_Ｂにも依存する。一般に、バックゲート電圧Ｖ_Ｂが０Ｖよりも低くなると、閾値電圧の標準偏差も増大する、すなわち、ペルグロムプロットの傾きが増大する。

ここで、入力電圧Ｉｎ^＋、Ｉｎ⁻が電源電圧Ｖ_ＤＤに近い場合にはバックゲート電圧Ｖ_Ｂが０Ｖよりも低くなり、したがって、ペルグロムプロットの傾きも増大することに留意されたい。入力電圧Ｉｎ^＋、Ｉｎ⁻が電源電圧Ｖ_ＤＤに近い場合に振幅差偏差が増大する原因の一つは、バックゲート電圧Ｖ_Ｂが０Ｖよりも低くなり、すると、ＮＭＯＳトランジスタの閾値電圧のバラツキが増大するためである。

ここで、Ｐウェルの形成とチャネル注入を行わないノンドープ型ＮＭＯＳトランジスタは、工程数が少ないために製造バラツキが小さく、したがって、ペルグロムプロットの傾きが小さい。特に、ノンドープ型ＮＭＯＳトランジスタでは、バックゲート電圧Ｖ_Ｂが０Ｖよりも低い場合（例えば、バックゲート電圧Ｖ_Ｂが−１５Ｖの場合）のペルグロムプロットの傾きが抑制される。これは、ＮＭＯＳトランジスタＭＮ_１、ＭＮ_２にノンドープ型ＮＭＯＳトランジスタを使用することにより電源電圧Ｖ_ＤＤの近傍の電圧範囲の振幅差偏差を抑制できることを意味している。

以上に説明されているように、本実施形態の差動増幅器回路１では、ＮＭＯＳトランジスタ対２のＮＭＯＳトランジスタＭＮ_１、ＭＮ_２にノンドープ型ＮＭＯＳトランジスタが使用されているため、ＮＭＯＳトランジスタＭＮ_１、ＭＮ_２の閾値電圧の相対誤差を小さくし、振幅差偏差を低減することができる。

ここで、本実施形態の差動増幅器回路１のように、ＮＭＯＳトランジスタ対２とＰＭＯＳトランジスタ対３の両方を使用する回路構成では、ＮＭＯＳトランジスタ対２のＮＭＯＳトランジスタＭＮ_１、ＭＮ_２がノンドープ型ＮＭＯＳトランジスタであることは、Rail-to-Rail動作を実現するために必須ではないことに留意されたい。即ち、仮にＮＭＯＳトランジスタ対２のＮＭＯＳトランジスタＭＮ_１、ＭＮ_２が、通常のエンハンスメント型のＮＭＯＳトランジスタであってもRail-to-Rail動作を実現することができる。ＮＭＯＳトランジスタ対２のＮＭＯＳトランジスタＭＮ_１、ＭＮ_２がノンドープ型ＮＭＯＳトランジスタであることは、むしろ、Rail-to-Rail動作という観点からはフォールディッドカスコード型のカレントミラー４の使用の必要性を生じさせてしまう。

それにも関らず本実施形態の差動増幅器回路１では、敢えてＮＭＯＳトランジスタ対２のＮＭＯＳトランジスタＭＮ_１、ＭＮ_２としてノンドープ型ＮＭＯＳトランジスタを使用している。これは、液晶の特性に合わせた良好な振幅差偏差特性を得るためである。液晶の特性に合わせた好適な振幅差偏差特性とは、上述のように、全電圧範囲において振幅差偏差がある程度小さいが、中間の電圧範囲においては特に振幅差偏差を小さいような特性である。本実施形態の差動増幅器回路１では、ＮＭＯＳトランジスタ対２とＰＭＯＳトランジスタ対３との両方を使用する構成においてＮＭＯＳトランジスタ対２のＮＭＯＳトランジスタＭＮ_１、ＭＮ_２としてノンドープ型ＮＭＯＳトランジスタを使用している。このため、回路動作の切り替え（即ち、ＮＭＯＳトランジスタ対２とＰＭＯＳトランジスタ対３の使用／不使用の切り替え）が電源電圧Ｖ_ＤＤの近傍の電圧範囲においてしか発生しない。また、全電圧範囲において入力段の相互コンダクタンスを増大させることができる。加えて、製造バラツキによるＮＭＯＳトランジスタＭＮ_１、ＭＮ_２の閾値電圧の相対誤差も抑制できる。したがって、本実施形態の差動増幅器回路１では、液晶の特性に合わせた良好な振幅差偏差特性を得ることができる。

図９は、図１の差動増幅器回路と本実施形態の差動増幅器回路１の振幅差偏差のシミュレーション結果を示すグラフである。詳細には、図９の左側は、図１の差動増幅器回路を複数作製した場合の各差動増幅器回路のオフセット電圧のカーブであり、右側の図は、本実施形態の差動増幅器回路を複数作製した場合の各差動増幅器回路のオフセット電圧のカーブである。ただし、図９において、横軸の電圧ＶＩＮは、正負各電源電圧（Ｖ_ＤＤ、Ｖ_ＳＳ）からの電圧の絶対値であり、図９の０．０Ｖの近傍の電圧範囲は、実際には、電源電圧Ｖ_ＤＤ、Ｖ_ＳＳの近傍の電圧特性を示していることに留意されたい。本実施形態の差動増幅器回路１は、図１の差動増幅器回路と比べて、すべての電圧範囲において振幅差偏差を低減できることは、図９のグラフから理解することができよう。

本実施形態の差動増幅器回路１は、液晶表示パネルのデータ線を駆動するデータ線ドライバの出力段に使用されることが好適である。図１０は、液晶表示装置の好適な構成の例を示すブロック図であり、図１１は、データ線ドライバの好適な構成の例を示すブロック図である。図１０の液晶表示装置３０は、液晶表示パネル３１と、ＬＣＤコントローラ３２と、ゲート線ドライバ３３と、データ線ドライバ３４とを備えている。液晶表示パネル３１には、データ線Ｄ１、Ｄ２・・・と、ゲート線Ｇ１、Ｇ２・・・と、それらが交差する位置に設けられた画素３５とを備えている。ＬＣＤコントローラ３２は、ゲート線ドライバ３３にゲート線制御信号３６を供給すると共に、データ線ドライバ３４に表示データＤ_ＩＮとデータ側制御信号３７を供給する。表示データＤ_ＩＮは、液晶表示パネル３１の各画素３５の階調を示すデータである。ゲート線ドライバ３３は、ゲート線制御信号３６に応答して液晶表示パネル３１のゲート線Ｇ１、Ｇ２・・・を駆動する。一方、データ線ドライバ３４は、表示データＤ_ＩＮとデータ側制御信号３７に応答して液晶表示パネル３１のデータ線Ｄ１、Ｄ２・・・を駆動する。

一実施形態では、図１１に示されているように、データ線ドライバ３４が、シリアルパラレルコンバータ４１と、データレジスタ４２と、ラッチ回路４３と、Ｄ／Ａコンバータ４４と、階調電圧発生回路４５と、出力段４６とを備えて構成される。シリアルパラレル変換回路は、シリアル転送される表示データＤ_ＩＮに対してシリアルパラレル変換を行う。データレジスタ４２は、シリアルパラレル変換された表示データＤ_ＩＮを順次に受け取って保存する。ラッチ回路４３は、ラッチ信号ＳＴに応答して、データレジスタ４２に保存された１ラインの画素３５（１本のゲート線Ｇｉに接続された画素）に対応する表示データを取り込む。Ｄ／Ａコンバータ４４は、ラッチ回路４３から受け取った表示データに対してデジタル−アナログ変換を行い、各表示データに示された階調に対応する階調電圧を出力する。Ｄ／Ａコンバータ４４は、階調電圧発生回路４５から複数の階調電圧の供給を受け、各表示データについて、当該複数の階調電圧のうちのいずれかを選択することによってデジタル−アナログ変換を行う。出力段４６は、Ｄ／Ａコンバータ４４から受け取った階調電圧と同一の電圧にデータ線Ｄ１、Ｄ２・・・を駆動するボルテッジフォロアを備えている。出力段４６に含まれるボルテッジフォロアが、上述の図５の差動増幅器回路１によって構成される。図１１では、データ線Ｄｉに接続された差動増幅器回路１が、符号１−ｉによって参照されている。

上記には、本発明の一実施形態が記述されているが、本発明の差動増幅器回路の構成は、本発明の技術的範囲の中で様々に変更され得ることに留意されたい。特に、ＮＭＯＳトランジスタ対２及びＰＭＯＳトランジスタ対３に接続される能動負荷回路の構成は、ＮＭＯＳトランジスタ対２にフォールディッドカスコード型のカレントミラー４が接続されるという条件の下、様々に変更され得る。

図１２Ａ、図１２Ｂは、本発明の他の実施形態における差動増幅器回路１Ａ、１Ｂの構成を示す回路図である。図１２Ａは、中間電源電圧Ｖ_ＭＨ以上、電源電圧Ｖ_ＤＤ以下の電圧を出力するように構成された差動増幅器回路１Ａの構成を図示している。ここで、中間電源電圧Ｖ_ＭＨとは、接地電圧Ｖ_ＳＳと電源電圧Ｖ_ＤＤの間の電圧であり、典型的には、電圧（Ｖ_ＤＤ−Ｖ_ＳＳ）／２に調節される。図１２Ａの差動増幅器回路１Ａでは、出力トランジスタとして機能するＮＭＯＳトランジスタＭＮ_８のソースが、中間電源電圧Ｖ_ＭＨが供給されている電源線に接続されている。他の構成は、図５の差動増幅器回路１と同一である。

一方、図１２Ｂは、接地電圧Ｖ_ＳＳ以上、中間電源電圧Ｖ_ＭＬ以下の電圧を出力するように構成された差動増幅器回路１Ｂの構成を図示している。ここで、中間電源電圧Ｖ_ＭＬとは、接地電圧Ｖ_ＳＳと電源電圧Ｖ_ＤＤの間の電圧であり、典型的には、電圧（Ｖ_ＤＤ−Ｖ_ＳＳ）／２に調節される。図１２Ｂの差動増幅器回路１Ｂでは、出力トランジスタとして機能するＰＭＯＳトランジスタＭＰ_８のソースが、中間電源電圧Ｖ_ＭＬが供給されている電源線に接続されている。

図１２Ａ、図１２Ｂの構成において電源電圧Ｖ_ＤＤの低減を可能にするためは、浮遊電流源６のＮＭＯＳトランジスタＭＮ_７としてノンドープ型ＮＭＯＳトランジスタを使用することが好適である。浮遊電流源６のＮＭＯＳトランジスタＭＮ_７としてノンドープ型ＮＭＯＳトランジスタを使用することにより、浮遊電流源６の両端に供給される電圧の下限値が低減され、これにより、電源電圧Ｖ_ＤＤを低減することができる。

図１３は、本発明の更に他の実施形態における差動増幅器回路１Ｃの構成を示す回路図である。ＰＭＯＳトランジスタ対３に接続されるカレントミラーは、必ずしも、フォールディッドカスコード型のカレントミラーでなくてもよい。図１３では、ＰＭＯＳトランジスタ対３に接続されるカレントミラーが符号５Ａによって参照されている。バイアス電圧Ｖ_１、Ｖ_２、Ｖ_３、Ｖ_４は、それぞれ、電圧源１２、１３、１４、１５によって生成されている。他の構成は、図５の差動増幅器回路１と同一である。

図１４は、本発明の更に他の実施形態における差動増幅器回路１Ｄの構成を示す回路図である。図１４の差動増幅器回路１Ｄでは、ＰＭＯＳトランジスタ対３にカレントミラー５Ｂが接続されている。カレントミラー５Ｂは、ＮＭＯＳトランジスタＭＮ_３〜ＭＮ_６で構成されている。ＮＭＯＳトランジスタＭＮ_３、ＭＮ_４のソースは接地線８に接続されており、ドレインはＮＭＯＳトランジスタＭＮ_５、ＭＮ_６のソースに接続されている。ＮＭＯＳトランジスタＭＮ５、ＭＮ６のゲートには、ＮＭＯＳトランジスタＭＮ_５のドレインは、カレントミラー４のＰＭＯＳトランジスタＭＰ_５のドレインに直接に接続されており、ＮＭＯＳトランジスタＭＮ_６のドレインは、浮遊電流源６を構成するＰＭＯＳトランジスタＭＰ_７のドレイン及びＮＭＯＳトランジスタＭＮ_７のソース）に接続されている。ここで、図５の差動増幅器回路１とは異なり、ＮＭＯＳトランジスタＭＮ_５のドレインとＰＭＯＳトランジスタＭＰ_５のドレインの間に定電流源Ｉ_Ｓ３が設けられていないことに留意されたい。定電流源Ｉ_Ｓ３を設ける代わりに、定電流源Ｉ_Ｓ４とＮＭＯＳトランジスタＭＮ_９が設けられている。ＮＭＯＳトランジスタＭＮ_９のソースは接地線８に接続されており、ドレインは定電流源Ｉ_Ｓ４に接続されている。ＮＭＯＳトランジスタＭＮ_９のゲートは、ドレインに接続されると共に、ＮＭＯＳトランジスタＭＮ_３、ＭＮ_４のゲートに共通に接続されている。ＮＭＯＳトランジスタＭＮ_３、ＭＮ_４のゲートに供給されるバイアス電圧は、定電流源Ｉ_Ｓ４とＮＭＯＳトランジスタＭＮ_９とによって発生される。

１、１Ａ、１Ｂ、１Ｃ、１Ｄ：差動増幅器回路
２：ＮＭＯＳトランジスタ対
３：ＰＭＯＳトランジスタ対
４、５、５Ａ、５Ｂ：カレントミラー
６：浮遊電流源
７：電源線
８：接地線
９：正転入力端子
１０：反転入力端子
１１：出力端子
１２、１３、１４、１５：定電圧源
２１：Ｐ型基板
２２：Ｐウェル
２３、２５：Ｎ⁻領域
２４：ソース領域
２６：ドレイン領域
２７：ゲート絶縁膜
２８：ゲート電極
ＭＮ_１、ＭＮ_２、ＭＮ_３、ＭＮ_４、ＭＮ_５、ＭＮ_６、ＭＮ_７、ＭＮ_８、ＭＮ_９：ＮＭＯＳトランジスタ
ＭＰ_１、ＭＰ_２、ＭＰ_３、ＭＰ_４、ＭＰ_５、ＭＰ_６、ＭＰ_７、ＭＰ_８：ＰＭＯＳトランジスタ
Ｉ_Ｓ１、Ｉ_Ｓ２、Ｉ_Ｓ３、Ｉ_Ｓ４：定電流源
Ｃ_１、Ｃ_２：位相補償キャパシタ
１０１、１０１Ａ、１０１Ｂ：差動増幅器回路
１０２、１０２Ａ：ＮＭＯＳトランジスタ対
１０３：ＰＭＯＳトランジスタ対
１０４、１０５、１０５Ａ：カレントミラー
１０６：浮遊電流源
１０７：電源線
１０８：接地線
１０９：正転入力端子
１１０：反転入力端子
１１１：出力端子
１１２、１１４、１１５：定電圧源
ＭＮ_１０１、ＭＮ_１０２：ＮＭＯＳトランジスタ
Ａ１：出力アンプ

Claims (1)

1. 正転入力端子及び反転入力端子に接続されたＮＭＯＳトランジスタ対と、
   前記正転入力端子及び前記反転入力端子に接続されたＰＭＯＳトランジスタ対と、
   出力回路部
   とを備え、
   前記ＰＭＯＳトランジスタ対は、第１及び第２ＰＭＯＳトランジスタで構成され、
   前記ＮＭＯＳトランジスタ対は、Ｐウェルを形成せずにチャンネル領域がＰ型基板中に形成されたディプレッション型のＮＭＯＳトランジスタである第１及び第２ノンドープ型ＮＭＯＳトランジスタで構成され、
   前記出力回路部は、前記第１及び第２ノンドープ型ＮＭＯＳトランジスタに接続されたフォールディッドカスコード型の第１カレントミラーを含み、前記第１カレントミラーから出力される電流に応答して出力電圧を生成し、
   前記出力回路部は、更に、
   前記第１及び第２ＰＭＯＳトランジスタに接続された第２カレントミラーと、
   前記第１カレントミラーと前記第２カレントミラーとの間に接続された浮遊電流源と、
   前記出力電圧を出力する出力端子にドレインが接続され、前記浮遊電流源の一端にゲートが接続されたＰＭＯＳトランジスタである第１出力トランジスタと、
   前記出力端子にドレインが接続され、前記浮遊電流源の他端にゲートが接続されたＮＭＯＳトランジスタである第２出力トランジスタ
   とを備え、
   前記浮遊電流源を構成するＮＭＯＳトランジスタとして、Ｐウェルを形成せずにチャンネル領域がＰ型基板中に形成されたディプレッション型のＮＭＯＳトランジスタであるノンドープ型ＮＭＯＳトランジスタが用いられる
   差動増幅器回路。

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