JP4240316B2 - 演算増幅器 - Google Patents
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Description
本発明は、低電圧の電源であっても、レイルトゥレイル動作し、かつ、入力電流がゼロである折り返しカスコード型の演算増幅器に関するものである。
ここで、レイルトゥレイル動作とは、入出力電圧の動作範囲が正電源から負電源にわたって常に動作することを意味し、「Ｒａｉｌ ｔｏ Ｒａｉｌ」はモトローラ社の商標である。
ここで、レイルトゥレイル動作とは、入出力電圧の動作範囲が正電源から負電源にわたって常に動作することを意味し、「Ｒａｉｌ ｔｏ Ｒａｉｌ」はモトローラ社の商標である。
最近のプロセスの微細化に伴いＬＳＩ回路（大規模集積回路）に供給できる電源電圧は低下しており、将来的には、１Ｖ前後しか供給できなくなる日も近い。また、近年、電子機器の携帯化に伴い電池の本数を減らしても動作可能な回路が要求されている。
特に、連続な信号を扱うアナログ回路では、深刻な問題となる。アナログ回路の代表は演算増幅器であり、演算増幅器が低電圧で動作できるかどうかが、アナログ回路の低電圧化可否の鍵を握っていると言っても過言でない。
特に、連続な信号を扱うアナログ回路では、深刻な問題となる。アナログ回路の代表は演算増幅器であり、演算増幅器が低電圧で動作できるかどうかが、アナログ回路の低電圧化可否の鍵を握っていると言っても過言でない。
図８に、低電圧の電源で動作させるための従来の演算増幅器の一例を示す。
この演算増幅器は、図８に示すように、ＭＯＳトランジスタＭ１０１〜Ｍ１０３からなる差動入力部１１０と、ＭＯＳトランジスタＭ１０４〜Ｍ１０６からなる差動入力部１２０と、ＭＯＳトランジスタＭ１０７〜Ｍ１１４からなる加算部１３０と、ＭＯＳトランジスタＭ１１５，Ｍ１１６、抵抗Ｒ１００，およびキャパシタＣ１００からなる出力部１５０と、を備えている。
この演算増幅器は、図８に示すように、ＭＯＳトランジスタＭ１０１〜Ｍ１０３からなる差動入力部１１０と、ＭＯＳトランジスタＭ１０４〜Ｍ１０６からなる差動入力部１２０と、ＭＯＳトランジスタＭ１０７〜Ｍ１１４からなる加算部１３０と、ＭＯＳトランジスタＭ１１５，Ｍ１１６、抵抗Ｒ１００，およびキャパシタＣ１００からなる出力部１５０と、を備えている。
さらに、この演算増幅器は、非反転入力端子１００と、反転入力端子１０１と、電流源として動作するＭＯＳトランジスタＭ１０３、Ｍ１０６、Ｍ１１３、Ｍ１１４、Ｍ１１６の各ゲートにバイアス電圧をそれぞれ供給するためのバイアス端子１０２、１０３、１０７と、カスコードＭＯＳトランジスタとして機能するＭＯＳトランジスタＭ１０９，Ｍ１１０，Ｍ１１１，Ｍ１１２の各ゲートにバイアス電圧を供給するバイアス端子１０４、１０５と、出力端子１０６とを備えている。
図８において、ＭＯＳトランジスタＭ１０１〜Ｍ１０３を省略したＭＯＳトランジスタＭ１０４〜Ｍ１１６から構成される回路は、従来からよく知られているＮ型のＭＯＳトランジスタを入力トランジスタとする折り返しカスコード型演算増幅器である。
また、図８において、ＭＯＳトランジスタＭ１０４〜Ｍ１０６を省略した、ＭＯＳトランジスタＭ１０１〜Ｍ１０３とＭＯＳトランジスタＭ１０７〜Ｍ１１６とで構成される回路は、従来からよく知られているＰ型のＭＯＳトランジスタを入力トランジスタとする折り返しカスコード型演算増幅器である。
また、図８において、ＭＯＳトランジスタＭ１０４〜Ｍ１０６を省略した、ＭＯＳトランジスタＭ１０１〜Ｍ１０３とＭＯＳトランジスタＭ１０７〜Ｍ１１６とで構成される回路は、従来からよく知られているＰ型のＭＯＳトランジスタを入力トランジスタとする折り返しカスコード型演算増幅器である。
従って、図８の演算増幅器は、Ｐ型のＭＯＳトランジスタを入力トランジスタとする折り返しカスコード型演算増幅器と、Ｎ型のＭＯＳトランジスタを入力トランジスタとする折り返しカスコード型演算増幅器とを組み合わせた回路とみなすことができる。
ここで、図８に示す演算増幅器から、上記のＰ型のＭＯＳトランジスタを入力トランジスタとする折り返しカスコード型演算増幅器を取り出すと、図９に示すようになる。なお、図９において、１４０Ａはカスコード電流源部であり、１４０Ｂはカレントミラー部である。
ここで、図８に示す演算増幅器から、上記のＰ型のＭＯＳトランジスタを入力トランジスタとする折り返しカスコード型演算増幅器を取り出すと、図９に示すようになる。なお、図９において、１４０Ａはカスコード電流源部であり、１４０Ｂはカレントミラー部である。
次に、図８に示す演算増幅器の動作について説明する。
一般に、Ｎ型のＭＯＳトランジスタの入力電圧Ｖｉｎとドレイン−ソース間に流れる電流Ｉｄｓとの関係は、次式で表すことができる。
Ｉｄｓ＝（Ｗ／Ｌ）・μ・Ｃｏｘ（Ｖｉｎ−Ｖｓ１−Ｖｔｈｎ）２ ・・・（１）
ここで、ＷはＭＯＳトランジスタ（ＭＯＳＦＥＴ）のチャネル幅、Ｌはチャネル長、μは移動度、Ｃｏｘは単位面積あたりの容量、Ｖｓ１はＭＯＳトランジスタのソース電圧、Ｖｔｈｎはしきい値電圧である。
（１）式によれば、Ｎ型のＭＯＳトランジスタでは、入力電圧ＶｉｎがＶｓ１＋Ｖｔｈｎより大きな値でなければ、電流が流れなくなる。すなわち、この場合にはＮ型のＭＯＳトランジスタがオフ状態となって、正常な動作ができなくなる。
一般に、Ｎ型のＭＯＳトランジスタの入力電圧Ｖｉｎとドレイン−ソース間に流れる電流Ｉｄｓとの関係は、次式で表すことができる。
Ｉｄｓ＝（Ｗ／Ｌ）・μ・Ｃｏｘ（Ｖｉｎ−Ｖｓ１−Ｖｔｈｎ）２ ・・・（１）
ここで、ＷはＭＯＳトランジスタ（ＭＯＳＦＥＴ）のチャネル幅、Ｌはチャネル長、μは移動度、Ｃｏｘは単位面積あたりの容量、Ｖｓ１はＭＯＳトランジスタのソース電圧、Ｖｔｈｎはしきい値電圧である。
（１）式によれば、Ｎ型のＭＯＳトランジスタでは、入力電圧ＶｉｎがＶｓ１＋Ｖｔｈｎより大きな値でなければ、電流が流れなくなる。すなわち、この場合にはＮ型のＭＯＳトランジスタがオフ状態となって、正常な動作ができなくなる。
同様に、Ｐ型のＭＯＳトランジスタの入力電圧Ｖｉｎとそれに流れる電流Ｉｄｓとの関係は、次式で表すことができる。
Ｉｄｓ＝（Ｗ／Ｌ）・μ・Ｃｏｘ（Ｖｓ２＋Ｖｔｈｐ−Ｖｉｎ）２ ・・・（２）
ここで、ＷはＭＯＳトランジスタのチャネル幅、Ｌはチャネル長、μは移動度、Ｃｏｘは単位面積あたりの静電容量、Ｖｓ２はＭＯＳトランジスタのソース電圧、Ｖｔｈｐはしきい値電圧である。
（２）式によれば、Ｐ型のＭＯＳトランジスタでは、入力電圧ＶｉｎがＶｓ２＋Ｖｔｈｐより小さな値でなければ、電流が流れなくなる。ここで、通常よく用いられるエンハンスメント型ＰＭＯＳの場合、Ｖｔｈの符号は負である。
Ｉｄｓ＝（Ｗ／Ｌ）・μ・Ｃｏｘ（Ｖｓ２＋Ｖｔｈｐ−Ｖｉｎ）２ ・・・（２）
ここで、ＷはＭＯＳトランジスタのチャネル幅、Ｌはチャネル長、μは移動度、Ｃｏｘは単位面積あたりの静電容量、Ｖｓ２はＭＯＳトランジスタのソース電圧、Ｖｔｈｐはしきい値電圧である。
（２）式によれば、Ｐ型のＭＯＳトランジスタでは、入力電圧ＶｉｎがＶｓ２＋Ｖｔｈｐより小さな値でなければ、電流が流れなくなる。ここで、通常よく用いられるエンハンスメント型ＰＭＯＳの場合、Ｖｔｈの符号は負である。
次に、図８に示す演算増幅器において、入力信号電圧と動作可能な範囲について図１０を参照して説明する。
図１０おいて、Ｖｓｓは下側（低電位側）の電源電圧、Ｖｄｄは上側（高電位側）の電源電圧を示している。図１０（ａ）の斜線部分はＮ型のＭＯＳトランジスタが動作しないところを示し、図１０（ｂ）の斜線部分はＰ型のＭＯＳトランジスタが動作しないところを示す。また、図１０（ｃ）はＮ型のＭＯＳトランジスタとＰ型のＭＯＳトランジスタとがいずれも動作しない範囲に斜線を入れることにしたが、図１０（ａ）（ｂ）により、必ずＮ型のＭＯＳトランジスタまたＰ型のＭＯＳトランジスタのいずれか一方は動作するため、入力信号に関しては、正電源から負電源にわたって常に動作する。
図１０おいて、Ｖｓｓは下側（低電位側）の電源電圧、Ｖｄｄは上側（高電位側）の電源電圧を示している。図１０（ａ）の斜線部分はＮ型のＭＯＳトランジスタが動作しないところを示し、図１０（ｂ）の斜線部分はＰ型のＭＯＳトランジスタが動作しないところを示す。また、図１０（ｃ）はＮ型のＭＯＳトランジスタとＰ型のＭＯＳトランジスタとがいずれも動作しない範囲に斜線を入れることにしたが、図１０（ａ）（ｂ）により、必ずＮ型のＭＯＳトランジスタまたＰ型のＭＯＳトランジスタのいずれか一方は動作するため、入力信号に関しては、正電源から負電源にわたって常に動作する。
次に、ＭＯＳトランジスタのしきい値電圧Ｖｔｈとソース電圧Ｖｓの和（Ｖｔｈ＋Ｖｓ）を変えずに、電源電圧だけ低下させたときの動作範囲について、図１１を参照して説明する。
図１１（ａ）の斜線部分はＮ型のＭＯＳトランジスタが動作しないところを示し、図１１（ｂ）の斜線範囲はＰ型のＭＯＳトランジスタが動作しないところを示す。図１０に比べてともに電源電圧が下がったために、斜線部分の幅は同じであるが、逆に動作できる斜線が入っていない部分が減少している。図１１（ｃ）に、その両方動作しない範囲を斜線部分で示しているが、この両方動作しない範囲が電源電圧の中央付近に発生する。
図１１（ａ）の斜線部分はＮ型のＭＯＳトランジスタが動作しないところを示し、図１１（ｂ）の斜線範囲はＰ型のＭＯＳトランジスタが動作しないところを示す。図１０に比べてともに電源電圧が下がったために、斜線部分の幅は同じであるが、逆に動作できる斜線が入っていない部分が減少している。図１１（ｃ）に、その両方動作しない範囲を斜線部分で示しているが、この両方動作しない範囲が電源電圧の中央付近に発生する。
このため、Ｐ型のＭＯＳトランジスタとＮ型のＭＯＳトランジスタとのしきい値の和が電源電圧を超えた場合には、演算増幅器は動作させることができなかった。
これを解消するために、しきい値を下げて例えば、しきい値電圧Ｖｔｈｎを負にしていわゆるデプレション型にするということも考えられる。
しかし、この場合には、（１）式からわかるように、ソース電圧であるＶｓ１が入力電圧Ｖｉｎよりも高くなる。入力電圧が電源電圧Ｖｄｄまたは電源電圧Ｖｄｄ付近の場合、ソース電圧は電源電圧Ｖｄｄより高くなろうとするため、動作できない。すなわち、図１０（ａ）において、電源電圧Ｖｄｄ側に斜線部分、すなわち動作しない領域が発生することになり、しきい値電圧Ｖｔｈｎの符号を変えても改善できることにならない。
これを解消するために、しきい値を下げて例えば、しきい値電圧Ｖｔｈｎを負にしていわゆるデプレション型にするということも考えられる。
しかし、この場合には、（１）式からわかるように、ソース電圧であるＶｓ１が入力電圧Ｖｉｎよりも高くなる。入力電圧が電源電圧Ｖｄｄまたは電源電圧Ｖｄｄ付近の場合、ソース電圧は電源電圧Ｖｄｄより高くなろうとするため、動作できない。すなわち、図１０（ａ）において、電源電圧Ｖｄｄ側に斜線部分、すなわち動作しない領域が発生することになり、しきい値電圧Ｖｔｈｎの符号を変えても改善できることにならない。
また、しきい値電圧Ｖｔｈｎをゼロ付近にするとかなり現実的に動作するように考えられるが、しきい値電圧Ｖｔｈｎの絶対値の制御は容易でなく、現実には±０．１〜０．２のばらつきが発生する。さらに、温度によってもしきい値電圧Ｖｔｈｎは変動するので、しきい値電圧Ｖｔｈｎをゼロにするという方法も現実的な解決法ではない。
そこで、非特許文献１には、このような不具合を解決するために、レベルシフタ回路を用いて動作範囲を確保するという方法が提案されている。
そこで、非特許文献１には、このような不具合を解決するために、レベルシフタ回路を用いて動作範囲を確保するという方法が提案されている。
さらに、ウエル電位を制御して演算増幅器のダイナミックレンジを広げるという方法が特許文献１に記載されている。
J.Francisco Duque-Carrilo, L. Ausin Torelli, Jose M.Valverde, Miguel A.Dominguez著 IEEE Journal of Solid-State Circuits ,Vol. 35, No.1, January 2000 33 頁 特開平５−１０２７５６号公報
J.Francisco Duque-Carrilo, L. Ausin Torelli, Jose M.Valverde, Miguel A.Dominguez著 IEEE Journal of Solid-State Circuits ,Vol. 35, No.1, January 2000 33 頁
しかし、上記の非特許文献１による方法では、入力電流がゼロでなくなるという問題がある。入力電流があるとスイッチトキャパシタ回路に適用できないとか、バイポーラ回路のときのように入力端子に抵抗を追加する必要が発生する。この抵抗値が大きいとオフセットが大きくなるという問題がある。また、抵抗値が小さいと、回路全体の抵抗が小さい値に制限されてしまい、使用するオペアンプはこの低い抵抗を駆動する能力を課せられるという不具合がある。
一方、上記の特許文献１による方法では、ウエル電位はソース電位または電源のいずれか一方の２値しか選択できないため、制御して実現できるしきい値も２値しかなく、得られるしきい値の自由度が狭い。さらに、これら選択のための切り替え用の制御信号が必要であるため、使用範囲は限定されるという不具合がある。
そこで、本発明の目的は、低電圧の電源であってもレイルトゥレイル動作し、かつ、入力電流がゼロである演算増幅器を提供することにある。
そこで、本発明の目的は、低電圧の電源であってもレイルトゥレイル動作し、かつ、入力電流がゼロである演算増幅器を提供することにある。
上記の課題を解決し本発明の目的を達成するために、請求項に係る各発明は以下のように構成した。
請求項１に係る発明は、ウエル端子をそれぞれ有し、差動信号を入力する差動対のＭＯＳトランジスタと、この差動対のＭＯＳトランジスタに定電流を供給する電流源とを含む差動入力部と、前記差動対のＭＯＳトランジスタの負荷として動作するＭＯＳトランジスタ対で構成されるロード部と、前記差動対のＭＯＳトランジスタのソース電圧と所定の基準電圧とを比較し、この比較結果に応じて生成される出力信号を前記各ウエル端子に供給し、前記差動対のＭＯＳトランジスタの各ウエル電圧を制御するウエル電圧制御部と、を備え、前記ウエル電圧制御部に供給する正側または負側どちらか一方の電源の全部または一部が、前記ウエル電圧制御部以外に供給している電圧よりも正側の電圧に高い電圧を供給するか、或いは負側の電圧より低い電圧を供給する。
請求項１に係る発明は、ウエル端子をそれぞれ有し、差動信号を入力する差動対のＭＯＳトランジスタと、この差動対のＭＯＳトランジスタに定電流を供給する電流源とを含む差動入力部と、前記差動対のＭＯＳトランジスタの負荷として動作するＭＯＳトランジスタ対で構成されるロード部と、前記差動対のＭＯＳトランジスタのソース電圧と所定の基準電圧とを比較し、この比較結果に応じて生成される出力信号を前記各ウエル端子に供給し、前記差動対のＭＯＳトランジスタの各ウエル電圧を制御するウエル電圧制御部と、を備え、前記ウエル電圧制御部に供給する正側または負側どちらか一方の電源の全部または一部が、前記ウエル電圧制御部以外に供給している電圧よりも正側の電圧に高い電圧を供給するか、或いは負側の電圧より低い電圧を供給する。
請求項２に係る発明は、ウエル端子をそれぞれ有し、差動信号を入力する第１差動対のＭＯＳトランジスタと、この第１差動対のＭＯＳトランジスタに定電流を供給する第１電流源とを含む第１差動入力部と、前記差動信号を入力し、第１差動対のＭＯＳトランジスタとは極性が逆である第２差動対のＭＯＳトランジスタと、この第２差動対のＭＯＳトランジスタに定電流を供給する第２電流源とを含む第２差動入力部と、前記第１差動入力部からの電流と前記第２差動入力部からの電流を加算するための加算部と、前記第１差動対のＭＯＳトランジスタのソース電圧と所定の基準電圧とを比較し、この比較結果に応じて生成される出力信号を前記各ウエル端子に供給し、前記第１差動対のＭＯＳトランジスタの各ウエル電圧を制御するウエル電圧制御部と、を備え、前記ウエル電圧制御部に供給する正側または負側どちらか一方の電源の全部または一部が、前記ウエル電圧制御部以外に供給している電圧よりも正側の電圧に高い電圧を供給するか、或いは負側の電圧より低い電圧を供給する。
請求項３に係る発明は、ウエル端子をそれぞれ有し、差動信号を入力する第１差動対のＭＯＳトランジスタと、この第１差動対のＭＯＳトランジスタに定電流を供給する第１電流源とを含む第１差動入力部と、ウエル端子をそれぞれ有し、前記差動信号を入力する第１差動対のＭＯＳトランジスタ対とは極性が逆である第２差動対のＭＯＳトランジスタと、この第２差動対のＭＯＳトランジスタに定電流を供給する第２電流源とを含む第２差動入力部と、前記第１差動入力部からの電流と前記第２差動入力部からの電流を加算するための加算部と、前記第１差動対のＭＯＳトランジスタのソース電圧と所定の第１基準電圧とを比較し、この比較結果に応じて生成される出力信号を前記第１差動対のＭＯＳトランジスタの各ウエル端子に供給し、その各ウエル電圧を制御する第１ウエル電圧制御部と、前記第２差動対のＭＯＳトランジスタのソース電圧と所定の第２基準電圧とを比較し、この比較結果に応じて生成される出力信号を前記第２差動対のＭＯＳトランジスタの各ウエル端子に供給し、その各ウエル電圧を制御する第２ウエル電圧制御部と、を備え、前記第１ウエル電圧制御部または第２ウエル電圧制御部に供給する正側または負側どちらか一方の電源の全部または一部が、前記第１ウエル電圧制御部または第２ウエル電圧制御部以外に供給している電圧よりも正側の電圧に高い電圧を供給するか、或いは負側の電圧より低い電圧を供給する。
請求項４に係る発明は、ウエル端子をそれぞれ有し、差動信号を入力する差動対のＭＯＳトランジスタと、この差動対のＭＯＳトランジスタに定電流を供給する電流源とを含む差動入力部と、前記差動対のＭＯＳトランジスタとの間で折り返し型のカスコード回路を構成するＭＯＳトランジスタ対と、このＭＯＳトランジスタ対にそれぞれ定電流を供給する第１電流源および第２電流源とを含む第１カスコード電流源部と、前記第１カスコード電流源部のＭＯＳトランジスタ対にそれぞれ定電流を供給する第３電流源および第４電流源を含む第２カスコード電流源部と、前記差動対のＭＯＳトランジスタのソース電圧と所定の基準電圧とを比較し、この比較結果に応じて生成される出力信号を前記各ウエル端子に供給し、前記差動対のＭＯＳトランジスタの各ウエル電圧を制御するウエル電圧制御部と、を備え、前記ウエル電圧制御部に供給する正側または負側どちらか一方の電源の全部または一部が、前記ウエル電圧制御部以外に供給している電圧よりも正側の電圧に高い電圧を供給するか、或いは負側の電圧より低い電圧を供給する。
請求項５に係る発明は、ウエル端子をそれぞれ有し、差動信号を入力する第１差動対のＭＯＳトランジスタと、この第１差動対のＭＯＳトランジスタに定電流を供給する第１電流源とを含む第１差動入力部と、前記差動信号を入力し、第１差動対のＭＯＳトランジスタとは極性が逆である第２差動対のＭＯＳトランジスタと、この第２差動対のＭＯＳトランジスタに定電流を供給する第２電流源とを含む第２差動入力部と、前記第１差動対のＭＯＳトランジスタとの間で折り返し型の第１カスコード回路を構成する第１ＭＯＳトランジスタ対と、この第１ＭＯＳトランジスタ対にそれぞれ定電流を供給する第１電流源および第２電流源と、前記第２差動対のＭＯＳトランジスタとの間で折り返し型の第２カスコード回路を構成する第２ＭＯＳトランジスタ対と、この第２ＭＯＳトランジスタ対にそれぞれ定電流を供給する第３電流源および第４電流源とを含み、前記第１カスコード回路を構成する第１ＭＯＳトランジスタ対と前記第２カスコード回路を構成する第２ＭＯＳトランジスタ対とが直列に接続される加算部と、前記第１差動対のＭＯＳトランジスタのソース電圧と所定の基準電圧とを比較し、この比較結果に応じて生成される出力信号を前記各ウエル端子に供給し、前記第１差動対のＭＯＳトランジスタの各ウエル電圧を制御するウエル電圧制御部と、を備え、前記ウエル電圧制御部に供給する正側または負側どちらか一方の電源の全部または一部が、前記ウエル電圧制御部以外に供給している電圧よりも正側の電圧に高い電圧を供給するか、或いは負側の電圧より低い電圧を供給する。
請求項６に係る発明は、ウエル端子をそれぞれ有し、差動信号を入力する第１差動対のＭＯＳトランジスタと、この第１差動対のＭＯＳトランジスタに定電流を供給する第１電流源とを含む第１差動入力部と、ウエル端子をそれぞれ有し、前記差動信号を入力する第１差動対のＭＯＳトランジスタ対とは極性が逆である第２差動対のＭＯＳトランジスタと、この第２差動対のＭＯＳトランジスタに定電流を供給する第２電流源とを含む第２差動入力部と、前記第１差動対のＭＯＳトランジスタとの間で折り返し型の第１カスコード回路を構成する第１ＭＯＳトランジスタ対と、この第１ＭＯＳトランジスタ対にそれぞれ定電流を供給する第１電流源および第２電流源と、前記第２差動対のＭＯＳトランジスタとの間で折り返し型の第２カスコード回路を構成する第２ＭＯＳトランジスタ対と、この第２ＭＯＳトランジスタ対にそれぞれ定電流を供給する第３電流源および第４電流源とを含み、前記第１カスコード回路を構成する第１ＭＯＳトランジスタ対と前記第２カスコード回路を構成する第２ＭＯＳトランジスタ対とが直列に接続される加算部と、前記第１差動対のＭＯＳトランジスタのソース電圧と所定の第１基準電圧とを比較し、この比較結果に応じて生成される出力信号を前記第１差動対のＭＯＳトランジスタの各ウエル端子に供給し、その各ウエル電圧を制御する第１ウエル電圧制御部と、前記第２差動対のＭＯＳトランジスタのソース電圧と所定の第２基準電圧とを比較し、この比較結果に応じて生成される出力信号を前記第２差動対のＭＯＳトランジスタの各ウエル端子に供給し、その各ウエル電圧を制御する第２ウエル電圧制御部と、を備え、前記第１ウエル電圧制御部または第２ウエル電圧制御部に供給する正側または負側どちらか一方の電源の全部または一部が、前記第１ウエル電圧制御部または第２ウエル電圧制御部以外に供給している電圧よりも正側の電圧に高い電圧を供給するか、或いは負側の電圧より低い電圧を供給する。
請求項７に係る発明は、請求項４乃至請求項６のうちのいずれかに記載の発明において、前記第１電流源および前記第２電流源と、前記第３電流源および前記第４電流源とのいずれか一方の電流源の組を、カレントミラー構成とした。
請求項８に係る発明は、請求項１乃至請求項７のうちのいずれかに記載の発明において、前記ウエル電圧制御部、第１ウエル電圧制御部、または第２ウエル電圧制御部が少なくとも差動増幅部および出力回路から構成されており、出力回路に供給する正側または負側のいずれか一方の電源電圧は、差動増幅部を含むその他の回路の電源電圧よりも正側の電圧に高い電圧を供給するか、或いは負側の電圧により低い電圧を供給する。
請求項９に係る発明は、請求項１乃至請求項８のうちのいずれかに記載の発明において、前記ウエル電圧制御部、第１ウエル電圧制御部、または第２ウエル電圧制御部の一部または全部に供給する電圧は、昇圧回路或いは降圧回路を用いて生成する。
請求項９に係る発明は、請求項１乃至請求項８のうちのいずれかに記載の発明において、前記ウエル電圧制御部、第１ウエル電圧制御部、または第２ウエル電圧制御部の一部または全部に供給する電圧は、昇圧回路或いは降圧回路を用いて生成する。
このような構成からなる本発明では、例えば、ウエル電圧制御部が、差動入力部の差動対のＭＯＳトランジスタのソース電圧が一定値になるように、その差動対のＭＯＳトランジスタのウエル電圧を制御し、これにより、そのＭＯＳトランジスタのしきい値電圧が可変に制御できる。
このため、本発明によれば、低電圧の電源であってもレイルトゥレイル動作し、すなわち入出力電圧の動作範囲が正電源から負電源にわたって常に動作し、かつ、入力電流がゼロである演算増幅器が得られる。
このため、本発明によれば、低電圧の電源であってもレイルトゥレイル動作し、すなわち入出力電圧の動作範囲が正電源から負電源にわたって常に動作し、かつ、入力電流がゼロである演算増幅器が得られる。
以下、本発明を実施形態について、図面を参照して説明する。
［第１実施形態］
本発明の演算増幅器の第１実施形態の構成について、図１２を参照して説明する。
この第１実施形態に係る演算増幅器は、図１２に示すように、差動信号を入力しその差動増幅を行う差動増幅部７０と、ウエル電圧制御部である差動増幅器５０とを備えている。
［第１実施形態］
本発明の演算増幅器の第１実施形態の構成について、図１２を参照して説明する。
この第１実施形態に係る演算増幅器は、図１２に示すように、差動信号を入力しその差動増幅を行う差動増幅部７０と、ウエル電圧制御部である差動増幅器５０とを備えている。
差動増幅部７０は、差動信号を入力する差動対のＰ型のＭＯＳトランジスタＭ２，Ｍ３と、この差動対のＭＯＳトランジスタＭ２，Ｍ３に定電流を供給する電流源として機能するＰ型のＭＯＳトランジスタＭ１と、ＭＯＳトランジスタＭ２，Ｍ３に定電流を供給する電流源として機能すると同時にそのＭＯＳトランジスタＭ２，Ｍ３の負荷として機能するＮ型のＭＯＳトランジスタ対Ｍ２１，Ｍ２２とを備えている。
ＭＯＳトランジスタＭ２，Ｍ３は、それぞれウエル端子を備え、その各ウエル端子に差動増幅器５０からの出力電圧が供給されることにより、ＭＯＳトランジスタＭ２，Ｍ３の各ウエル電圧が制御されるようになっている。
差動増幅器５０は、ＭＯＳトランジスタＭ２，Ｍ３のソース電圧と、所定の基準電圧Ｖｒｅｆとを比較し、この比較結果に応じて出力電圧を生成し、この生成した出力電圧を、ＭＯＳトランジスタＭ２，Ｍ３のウエル電圧として各ウエル端子に供給するようになっている。
差動増幅器５０は、ＭＯＳトランジスタＭ２，Ｍ３のソース電圧と、所定の基準電圧Ｖｒｅｆとを比較し、この比較結果に応じて出力電圧を生成し、この生成した出力電圧を、ＭＯＳトランジスタＭ２，Ｍ３のウエル電圧として各ウエル端子に供給するようになっている。
さらに、第１実施形態の構成について、図１２を参照して詳述する。
差動対を構成する一方のＭＯＳトランジスタＭ２のゲートは非反転入力端子２に接続され、そのゲートに非反転入力信号が入力されるようになっている。また、差動対を構成する他方のＭＯＳトランジスタＭ３のゲートは反転入力端子１に接続され、そのゲートに反転入力信号が入力されるようになっている。
差動対を構成する一方のＭＯＳトランジスタＭ２のゲートは非反転入力端子２に接続され、そのゲートに非反転入力信号が入力されるようになっている。また、差動対を構成する他方のＭＯＳトランジスタＭ３のゲートは反転入力端子１に接続され、そのゲートに反転入力信号が入力されるようになっている。
ＭＯＳトランジスタＭ２，Ｍ３の各ソースは共通接続され、その共通接続部がＭＯＳトランジスタＭ１のドレインと差動増幅器５０の−入力端子とにそれぞれ接続されている。ＭＯＳトランジスタＭ２のドレインは、ＭＯＳトランジスタＭ３２のドレインに接続されるとともに、反転出力端子３５に接続されている。また、ＭＯＳトランジスタＭ３のドレインは、ＭＯＳトランジスタＭ３３のドレインに接続されるとともに、非反転出力端子３６に接続されている。ＭＯＳトランジスタＭ２，Ｍ３のウエル端子は、共通接続されている。
差動増幅部５０の−入力端子には、ＭＯＳトランジスタＭ２，Ｍ３のソース電圧が供給されるようになっている。また、差動増幅器５０の＋入力端子は基準電圧入力端子７と接続され、その＋入力端子には所定の基準電圧Ｖｒｅｆが供給されるようになっている。さらに、差動増幅部５０の出力電圧はＭＯＳトランジスタＭ２，Ｍ３の各ウエル端子に供給され、その出力電圧によりＭＯＳトランジスタＭ２，Ｍ３の各ウエル電圧が制御されるようになっている。
ＭＯＳトランジスタＭ１のゲートはバイアス端子３に接続され、そのゲートに所定のバイアス電圧が印加されるようになっている。また、ＭＯＳトランジスタＭ１のソースには、高電位側の電源電圧Ｖｄｄが供給されるようになっている。
ＭＯＳトランジスタＭ３２，Ｍ３３の各ゲートはバイアス端子３４にそれぞれ接続され、その各ゲートに所定のバイアス電圧が印加されるようになっている。また、ＭＯＳトランジスタＭ３２，Ｍ３３の各ソースは共通接続され、この共通接続部には低電位側の電源電圧Ｖｓｓが供給されるようになっている。
差動増幅部５０の具体的な回路構成は、後述の第２実施形態の差動増幅回路５０の構成と同様である（図３参照）。
ＭＯＳトランジスタＭ３２，Ｍ３３の各ゲートはバイアス端子３４にそれぞれ接続され、その各ゲートに所定のバイアス電圧が印加されるようになっている。また、ＭＯＳトランジスタＭ３２，Ｍ３３の各ソースは共通接続され、この共通接続部には低電位側の電源電圧Ｖｓｓが供給されるようになっている。
差動増幅部５０の具体的な回路構成は、後述の第２実施形態の差動増幅回路５０の構成と同様である（図３参照）。
このような構成からなる第１実施形態によれば、ウエル電圧制御部５０が、差動増幅部７０の差動対のＭＯＳトランジスタＭ２，Ｍ３のソース電圧が一定値になるように、その差動対のＭＯＳトランジスタＭ２，Ｍ３のウエル電圧を制御し、これにより、そのＭＯＳトランジスタＭ２，Ｍ３のしきい値電圧が可変に制御できる。
なお、図１２では、ＭＯＳトランジスタＭ２，Ｍ３の負荷として、ゲートに任意のバイアス電圧を印加する一対のＭＯＳトランジスタＭ３２，Ｍ３３としたが、これに代えて、図１３に示すように、そのＭＯＳトランジスタＭ３２，Ｍ３３をカレントミラー回路で構成するようにしても良い。
なお、図１２では、ＭＯＳトランジスタＭ２，Ｍ３の負荷として、ゲートに任意のバイアス電圧を印加する一対のＭＯＳトランジスタＭ３２，Ｍ３３としたが、これに代えて、図１３に示すように、そのＭＯＳトランジスタＭ３２，Ｍ３３をカレントミラー回路で構成するようにしても良い。
［第２実施形態］
本発明の演算増幅器の第２実施形態の構成について、図１を参照して説明する。
この第２実施形態に係る演算増幅器は、折り返しカスコード型の演算増幅器であって、図１に示すように、差動入力部１０と、カスコード電流源部２０と、カレントミラー部３０と、出力部４０と、ウエル電圧制御部である差動増幅器５０とを備えている。
ここで、この第２実施形態は、図１２に示す第１実施形態を基本とし、これを折り返しカスコード型の演算増幅器に発展させたものである。
本発明の演算増幅器の第２実施形態の構成について、図１を参照して説明する。
この第２実施形態に係る演算増幅器は、折り返しカスコード型の演算増幅器であって、図１に示すように、差動入力部１０と、カスコード電流源部２０と、カレントミラー部３０と、出力部４０と、ウエル電圧制御部である差動増幅器５０とを備えている。
ここで、この第２実施形態は、図１２に示す第１実施形態を基本とし、これを折り返しカスコード型の演算増幅器に発展させたものである。
差動入力部１０と、カスコード電流源部２０と、カレントミラー部３０とは、Ｐ型のＭＯＳトランジスタを入力トランジスタとする折り返しカスコード型の差動増幅部を構成する。
差動入力部１０は、差動信号を入力する差動対のＰ型のＭＯＳトランジスタＭ２，Ｍ３と、この差動対のＭＯＳトランジスタＭ２，Ｍ３に定電流を供給する電流源として機能するＰ型のＭＯＳトランジスタＭ１と、を備えている。ＭＯＳトランジスタＭ２，Ｍ３は、それぞれウエル端子を備え、その各ウエル端子に差動増幅器５０からの出力電圧が供給されることにより、ＭＯＳトランジスタＭ２，Ｍ３の各ウエル電圧が制御されるようになっている。なお、ＭＯＳトランジスタＭ２，Ｍ３の具体的な構造については後述する。
差動入力部１０は、差動信号を入力する差動対のＰ型のＭＯＳトランジスタＭ２，Ｍ３と、この差動対のＭＯＳトランジスタＭ２，Ｍ３に定電流を供給する電流源として機能するＰ型のＭＯＳトランジスタＭ１と、を備えている。ＭＯＳトランジスタＭ２，Ｍ３は、それぞれウエル端子を備え、その各ウエル端子に差動増幅器５０からの出力電圧が供給されることにより、ＭＯＳトランジスタＭ２，Ｍ３の各ウエル電圧が制御されるようになっている。なお、ＭＯＳトランジスタＭ２，Ｍ３の具体的な構造については後述する。
カスコード電流源部２０は、ＭＯＳトランジスタＭ３との間で折り返し型のカスコード回路を構成するＮ型のＭＯＳトランジスタＭ６と、ＭＯＳトランジスタＭ２との間で折り返し型のカスコード回路を構成するＮ型のＭＯＳトランジスタＭ７と、ＭＯＳトランジスタＭ３，Ｍ６に定電流を供給する第１電流源として機能するＮ型のＭＯＳトランジスタＭ８と、ＭＯＳトランジスタＭ２，Ｍ７に定電流を供給する第２電流源として機能するＮ型のＭＯＳトランジスタＭ９と、を備えている。
カレントミラー部３０は、ＭＯＳトランジスタＭ６に定電流を供給する第１電流源として機能するＭＯＳトランジスタＭ４と、ＭＯＳトランジスタＭ７に定電流を供給する第２電流源として機能するＭＯＳトランジスタＭ５と、を備えており、差動入力部１０の負荷として動作する。
出力部４０は、カスコード電流源部２０（カレントミラー部３０）から出力される信号が、Ｎ型のＭＯＳトランジスタＭ１１を能動負荷とするＰ型のＭＯＳトランジスタＭ１０により増幅され、出力されるようになっている。また、出力部４０は、図１に示すように、位相補償を行うための抵抗Ｒ１０とキャパシタＣ１０とを含んでいる。
差動増幅器５０は、ＭＯＳトランジスタＭ２，Ｍ３のソース電圧と、所定の基準電圧Ｖｒｅｆとを比較し、この比較結果に応じて出力電圧を生成し、この生成した出力電圧を、ＭＯＳトランジスタＭ２，Ｍ３のウエル電圧として各ウエル端子に供給するようになっている。
出力部４０は、カスコード電流源部２０（カレントミラー部３０）から出力される信号が、Ｎ型のＭＯＳトランジスタＭ１１を能動負荷とするＰ型のＭＯＳトランジスタＭ１０により増幅され、出力されるようになっている。また、出力部４０は、図１に示すように、位相補償を行うための抵抗Ｒ１０とキャパシタＣ１０とを含んでいる。
差動増幅器５０は、ＭＯＳトランジスタＭ２，Ｍ３のソース電圧と、所定の基準電圧Ｖｒｅｆとを比較し、この比較結果に応じて出力電圧を生成し、この生成した出力電圧を、ＭＯＳトランジスタＭ２，Ｍ３のウエル電圧として各ウエル端子に供給するようになっている。
さらに、第２実施形態の構成について詳述する。
図１に示すように、差動対を構成する一方のＭＯＳトランジスタＭ２のゲートは非反転入力端子２に接続され、そのゲートに非反転入力信号が入力されるようになっている。また、差動対を構成する他方のＭＯＳトランジスタＭ３のゲートは反転入力端子１に接続され、そのゲートに反転入力信号が入力されるようになっている。
ＭＯＳトランジスタＭ２，Ｍ３の各ソースは共通接続され、その共通接続部がＭＯＳトランジスタＭ１のドレインと差動増幅器５０の−入力端子とにそれぞれ接続されている。ＭＯＳトランジスタＭ２のドレインは、ＭＯＳトランジスタＭ７のソースと接続されている。ＭＯＳトランジスタＭ３のドレインは、ＭＯＳトランジスタＭ６のソースと接続されている。ＭＯＳトランジスタＭ２，Ｍ３のウエル端子は、共通接続されている。
図１に示すように、差動対を構成する一方のＭＯＳトランジスタＭ２のゲートは非反転入力端子２に接続され、そのゲートに非反転入力信号が入力されるようになっている。また、差動対を構成する他方のＭＯＳトランジスタＭ３のゲートは反転入力端子１に接続され、そのゲートに反転入力信号が入力されるようになっている。
ＭＯＳトランジスタＭ２，Ｍ３の各ソースは共通接続され、その共通接続部がＭＯＳトランジスタＭ１のドレインと差動増幅器５０の−入力端子とにそれぞれ接続されている。ＭＯＳトランジスタＭ２のドレインは、ＭＯＳトランジスタＭ７のソースと接続されている。ＭＯＳトランジスタＭ３のドレインは、ＭＯＳトランジスタＭ６のソースと接続されている。ＭＯＳトランジスタＭ２，Ｍ３のウエル端子は、共通接続されている。
差動増幅部５０の−入力端子には、ＭＯＳトランジスタＭ２，Ｍ３のソース電圧が供給されるようになっている。また、差動増幅器５０の＋入力端子は基準電圧入力端子７と接続され、その＋入力端子には所定の基準電圧Ｖｒｅｆが供給されるようになっている。さらに、差動増幅部５０の出力電圧はＭＯＳトランジスタＭ２，Ｍ３の各ウエル端子に供給され、その出力電圧によりＭＯＳトランジスタＭ２，Ｍ３の各ウエル電圧が制御されるようになっている。
ＭＯＳトランジスタＭ１のゲートはバイアス端子３に接続され、そのゲートに所定のバイアス電圧が印加されるようになっている。また、ＭＯＳトランジスタＭ１のソースには、高電位側の電源電圧Ｖｄｄが供給されるようになっている。
ＭＯＳトランジスタＭ８，Ｍ９の各ゲートはバイアス端子５にそれぞれ接続され、その各ゲートに所定のバイアス電圧が印加されるようになっている。また、ＭＯＳトランジスタＭ８，Ｍ９の各ソースは共通接続され、この共通接続部には低電位側の電源電圧Ｖｓｓが供給されるようになっている。さらに、ＭＯＳトランジスタＭ８，Ｍ９の各ドレインは、ＭＯＳトランジスタＭ６，Ｍ７の対応する各ソースに接続されている。
ＭＯＳトランジスタＭ８，Ｍ９の各ゲートはバイアス端子５にそれぞれ接続され、その各ゲートに所定のバイアス電圧が印加されるようになっている。また、ＭＯＳトランジスタＭ８，Ｍ９の各ソースは共通接続され、この共通接続部には低電位側の電源電圧Ｖｓｓが供給されるようになっている。さらに、ＭＯＳトランジスタＭ８，Ｍ９の各ドレインは、ＭＯＳトランジスタＭ６，Ｍ７の対応する各ソースに接続されている。
ＭＯＳトランジスタＭ６，Ｍ７の各ゲートは共通接続され、その共通接続部はバイアス端子４に接続され、そのゲートに所定のバイアス電圧が印加されるようになっている。また、ＭＯＳトランジスタＭ６，Ｍ７の各ドレインは、カレントミラーを構成するＭＯＳトランジスタＭ４，Ｍ５の対応する各ドレインに接続されている。
ＭＯＳトランジスタＭ４，Ｍ５は、カレントミラーを構成している。すなわち、ＭＯＳトランジスタＭ４，Ｍ５は、その各ゲートが共通接続され、その共通接続部がＭＯＳトランジスタＭ４のドレインに接続されている。さらに、ＭＯＳトランジスタＭ４，Ｍ５の各ソースは共通接続され、その共通接続部には電源電圧Ｖｄｄが供給されるようになっている。
ＭＯＳトランジスタＭ４，Ｍ５は、カレントミラーを構成している。すなわち、ＭＯＳトランジスタＭ４，Ｍ５は、その各ゲートが共通接続され、その共通接続部がＭＯＳトランジスタＭ４のドレインに接続されている。さらに、ＭＯＳトランジスタＭ４，Ｍ５の各ソースは共通接続され、その共通接続部には電源電圧Ｖｄｄが供給されるようになっている。
ＭＯＳトランジスタＭ１０のゲートは、ＭＯＳトランジスタＭ５とＭＯＳトランジスタＭ７との共通接続部に接続されている。また、ＭＯＳトランジスタＭ１０は、そのソースに電源電圧Ｖｄｄが供給され、そのドレインが出力端子６に接続されている。
ＭＯＳトランジスタＭ１１のゲートはバイアス端子５に接続され、そのゲートに所定のバイアス電圧が印加されるようになっている。また、ＭＯＳトランジスタＭ１１は、そのソースに電源電圧Ｖｓｓが供給され、そのドレインが出力端子６に接続されている。
さらに、ＭＯＳトランジスタＭ５とＭＯＳトランジスタ７の共通接続部と、出力端子６との間に、抵抗Ｒ１０とキャパシタＣ１０とが直列接続され、この直列回路が位相補償回路を形成している。
ＭＯＳトランジスタＭ１１のゲートはバイアス端子５に接続され、そのゲートに所定のバイアス電圧が印加されるようになっている。また、ＭＯＳトランジスタＭ１１は、そのソースに電源電圧Ｖｓｓが供給され、そのドレインが出力端子６に接続されている。
さらに、ＭＯＳトランジスタＭ５とＭＯＳトランジスタ７の共通接続部と、出力端子６との間に、抵抗Ｒ１０とキャパシタＣ１０とが直列接続され、この直列回路が位相補償回路を形成している。
次に、差動入力部１０に使用されるＰ型のＭＯＳトランジスタＭ２，Ｍ３の構造例について説明する。
このＰ型のＭＯＳトランジスタＭ２，Ｍ３は、公知であるＰ型基板のＣＭＯＳプロセスにより製造されるＣＭＯＳ回路で実現できるので、その構造例について図２を参照して説明する。
このＣＭＯＳ回路は、図２に示すように、Ｐ型基板２１３に形成されるＮ型のＭＯＳトランジスタ２００とＰ型のＭＯＳトランジスタ３００とからなる。
このＰ型のＭＯＳトランジスタＭ２，Ｍ３は、公知であるＰ型基板のＣＭＯＳプロセスにより製造されるＣＭＯＳ回路で実現できるので、その構造例について図２を参照して説明する。
このＣＭＯＳ回路は、図２に示すように、Ｐ型基板２１３に形成されるＮ型のＭＯＳトランジスタ２００とＰ型のＭＯＳトランジスタ３００とからなる。
Ｎ型のＭＯＳトランジスタ２００は、Ｐ型基板２１３内にＰウエル２０３が形成され、そのＰウエル２０３内に、ソースとなるＮ型の領域２０１とドレインとなるＮ型の領域２０２とが形成されている。Ｎ型の領域２０１はソース電極２０４に接続され、Ｎ型の領域２０２はドレイン電極２０６に接続されている。また、Ｐ型基板２１３上にはゲートが形成され、そのゲートはゲート電極２０５に接続されている。さらに、Ｐウエル２０３は、ウエル端子２１４に接続されている。
Ｐ型のＭＯＳトランジスタ３００は、Ｐ型基板２１３内にＮウエル２０９が形成され、そのＮウエル２０９内に、ソースとなるＰ型の領域２０７とドレインとなるＰ型の領域２０８とが形成されている。Ｐ型の領域２０７はソース電極２１０に接続され、Ｐ型の領域２０８はドレイン電極２１２に接続されている。また、Ｐ型基板２１３上にはゲートが形成され、そのゲートはゲート電極２１１に接続されている。さらに、Ｎウエル２０９は、ウエル端子２１５に接続されている。
ここで、図２の例では、Ｐ型基板２１３を使用するが、これに代えてＮ型の基板も使用可能であるが、近年はＰ型基板を用いることが多い。
以下の説明では、基板２１３はＰ型とする。Ｐ型基板２１３には、それに対して電圧を供給する電圧供給端子２１６が接続されている。この電圧供給端子２１６には、低電位側の電源電圧Ｖｓｓが供給され、通常は０Ｖが用いられる。
以下の説明では、基板２１３はＰ型とする。Ｐ型基板２１３には、それに対して電圧を供給する電圧供給端子２１６が接続されている。この電圧供給端子２１６には、低電位側の電源電圧Ｖｓｓが供給され、通常は０Ｖが用いられる。
この図２の場合には、Ｎ型のＭＯＳトランジスタ２００のＰウエル２０３は基板と同種の材料のためＰウエル電圧はＰ基板の電圧と同じになっている。このため、Ｐウエル電圧を任意の電圧に設定することはできない。
一方、Ｐ型のＭＯＳトランジスタ３００のＮウエル２０９の電圧は、ソース２０７またはドレイン２０８とＮウエル２０９の間で形成されるダイオードがオンしないことを条件に、低電位側の電源電圧Ｖｓｓから高電位側の電源電圧Ｖｄｄまでの範囲で任意の電圧が供給可能である。
従って、図２に示すような構造からなるＰ型のＭＯＳトランジスタ３００を、差動入力部１０に使用されるＰ型のＭＯＳトランジスタＭ２，Ｍ３として使用できる。
一方、Ｐ型のＭＯＳトランジスタ３００のＮウエル２０９の電圧は、ソース２０７またはドレイン２０８とＮウエル２０９の間で形成されるダイオードがオンしないことを条件に、低電位側の電源電圧Ｖｓｓから高電位側の電源電圧Ｖｄｄまでの範囲で任意の電圧が供給可能である。
従って、図２に示すような構造からなるＰ型のＭＯＳトランジスタ３００を、差動入力部１０に使用されるＰ型のＭＯＳトランジスタＭ２，Ｍ３として使用できる。
次に、このような構成からなる第２実施形態において、差動対からなるＰ型のＭＯＳトランジスタＭ２，Ｍ３の電流電圧特性に基づき、動作が可能である入力電圧の範囲について説明する。
演算増幅器は、通常、帰還させて使用するため、イマジナリショートの効果によって入力端子１，２の電圧は同じになる。すなわち、Ｐ型のＭＯＳトランジスタＭ２，Ｍ３に流れる電流は同じである。このＰ型のＭＯＳトランジスタＭ２，Ｍ３のそれぞれの電流電圧特性は、以下のように（２）式と同じ式を用いることができる。
Ｉｄｓ＝（Ｗ／Ｌ）・μ・Ｃｏｘ（Ｖｓ２＋Ｖｔｈｐ−Ｖｉｎ）２ ・・・（２）
ここで、ＷはＭＯＳトランジスタＭ２，Ｍ３のチャネル幅、Ｌはチャネル長、μは移動度、Ｃｏｘは単位面積あたりの静電容量、Ｖｓ２はＭＯＳトランジスタＭ２，Ｍ３の共通ソース電圧である。Ｖｔｈｐは、そのしきい値電圧である。
演算増幅器は、通常、帰還させて使用するため、イマジナリショートの効果によって入力端子１，２の電圧は同じになる。すなわち、Ｐ型のＭＯＳトランジスタＭ２，Ｍ３に流れる電流は同じである。このＰ型のＭＯＳトランジスタＭ２，Ｍ３のそれぞれの電流電圧特性は、以下のように（２）式と同じ式を用いることができる。
Ｉｄｓ＝（Ｗ／Ｌ）・μ・Ｃｏｘ（Ｖｓ２＋Ｖｔｈｐ−Ｖｉｎ）２ ・・・（２）
ここで、ＷはＭＯＳトランジスタＭ２，Ｍ３のチャネル幅、Ｌはチャネル長、μは移動度、Ｃｏｘは単位面積あたりの静電容量、Ｖｓ２はＭＯＳトランジスタＭ２，Ｍ３の共通ソース電圧である。Ｖｔｈｐは、そのしきい値電圧である。
ここで、電流値Ｉｄｓは、電流源用のＭＯＳトランジスタＭ１によって一定電流が供給されているため、一定値となる。（２）式よりＭＯＳトランジスタＭ２，Ｍ３のソース電圧Ｖｓ２は，次式で与えられる。
Ｖｓ２＝Ｖｉｎ−Ｖｔｈｐ＋Δ ・・・（３）
但し、Δ＝√｛Ｉｄｓ／（Ｗ／Ｌ）・μ・Ｃｏｘ｝である。
この（３）式により、ソース電圧Ｖｓ２は入力電圧Ｖｉｎからしきい値電圧ＶｔｈｐとΔを差し引いた値になることがわかる。通常、Ｐ型のＭＯＳトランジスタはエンハンスメント型のものが用いられるため、Ｖｔｈｐの符号は負であり、ソース電圧Ｖｓ２は入力電圧に一定値を加えた値となる。
Ｖｓ２＝Ｖｉｎ−Ｖｔｈｐ＋Δ ・・・（３）
但し、Δ＝√｛Ｉｄｓ／（Ｗ／Ｌ）・μ・Ｃｏｘ｝である。
この（３）式により、ソース電圧Ｖｓ２は入力電圧Ｖｉｎからしきい値電圧ＶｔｈｐとΔを差し引いた値になることがわかる。通常、Ｐ型のＭＯＳトランジスタはエンハンスメント型のものが用いられるため、Ｖｔｈｐの符号は負であり、ソース電圧Ｖｓ２は入力電圧に一定値を加えた値となる。
ここで、しきい値電圧Ｖｔｈｐは、ウエルとソースとの間の電圧Ｖｂｓによって変化する。しきい値電圧Ｖｔｈｐとウエル・ソース間電圧Ｖｂｓとの関係を第一近似で表現すると、次式に従って与えられる。
Ｖｔｈｐ＝Ｖｔｈｐ０＋γ・Ｖｂｓ・・・（４）
ここで、Ｖｔｈｐ０はウエルとソースとの間の電圧がゼロの場合のしきい値電圧、Ｖｂｓはウエルとソースとの間の電圧差、γは定数であり、Ｐ型のＭＯＳトランジスタの場合は正である。
ここで、（４）式は、岸野正剛、小柳光正著 丸善株式会社発行「電子材料シリーズ
ＶＬＳＩデバイスの物理」の１１８頁の式（３．８７）に基づいている。
Ｖｔｈｐ＝Ｖｔｈｐ０＋γ・Ｖｂｓ・・・（４）
ここで、Ｖｔｈｐ０はウエルとソースとの間の電圧がゼロの場合のしきい値電圧、Ｖｂｓはウエルとソースとの間の電圧差、γは定数であり、Ｐ型のＭＯＳトランジスタの場合は正である。
ここで、（４）式は、岸野正剛、小柳光正著 丸善株式会社発行「電子材料シリーズ
ＶＬＳＩデバイスの物理」の１１８頁の式（３．８７）に基づいている。
この（４）式によると、ウエルの電圧がソースの電圧よりも高くなると、しきい値Ｖｔｈｐはよりマイナス方向にシフトする。すなわち、（３）式においてはシフト量が大きくなる。また、逆に、ウエルの電圧がソースの電圧よりも低くなると、しきい値Ｖｔｈｐはプラス方向にシフトする。すなわち、（３）式においてはシフト量が小さくなるという特性がある。
次に、図１に示すＭＯＳトランジスタＭ２のウエル電圧を、差動増幅器５０で制御する場合について説明する。
差動増幅器５０の非反転入力端子には、所定の基準電圧Ｖｒｅｆが供給されている。また、差動増幅器５０の反転入力端子には、ＭＯＳトランジスタＭ２，Ｍ３のソース電圧Ｖｓ２が供給されている。差動増幅器５０の出力Ｖｗは、（５）式のように表される。
Ｖｗ＝Ａ（Ｖｒｅｆ−Ｖｓ２）・・・（５）
ここで、Ａは差動増幅器５０の利得である。
差動増幅器５０の非反転入力端子には、所定の基準電圧Ｖｒｅｆが供給されている。また、差動増幅器５０の反転入力端子には、ＭＯＳトランジスタＭ２，Ｍ３のソース電圧Ｖｓ２が供給されている。差動増幅器５０の出力Ｖｗは、（５）式のように表される。
Ｖｗ＝Ａ（Ｖｒｅｆ−Ｖｓ２）・・・（５）
ここで、Ａは差動増幅器５０の利得である。
いま、ＭＯＳトランジスタＭ２，Ｍ３のソース電圧Ｖｓ２が、基準電圧Ｖｒｅｆよりも低いときは、（５）式によって、差動増幅器５０の出力電圧Ｖｗは、より高い電圧になる。すなわち、ウエル電圧はより高くなる。すると、（４）式で説明したようにしきい値電圧Ｖｔｈｐは、より負の方向へ増大する。（３）式よりソース電圧Ｖｓ２は、高くなるように制御される。
逆に、ソース電圧Ｖｓ２が基準電圧Ｖｒｅｆよりも低いときは、（５）式より差動増幅器５０の出力電圧Ｖｗは、より低い電圧になる。すなわち、ウエル電圧はより低くなる。すると、（４）式で説明したように、しきい値電圧Ｖｔｈｐは負の値が減少して、（３）式よりソース電圧Ｖｓ２は低くなるように制御される。
このような制御の結果、ソース電圧Ｖｓ２は、いつも基準電圧Ｖｒｅｆに近づこうとする。
このような制御の結果、ソース電圧Ｖｓ２は、いつも基準電圧Ｖｒｅｆに近づこうとする。
ここで、差動増幅器５０の利得Ａが十分高い場合は、差動増幅器５０の非反転入力端子と反転入力端子の電圧は等しくなる。すなわち、差動増幅器５０の作用によって、（３）式に示されている入力電圧Ｖｉｎに関係なく、入力のＭＯＳトランジスタＭ２，Ｍ３のソース電圧Ｖｓ２は、いつも一定値である基準電圧Ｖｒｅｆになるように制御される。
さて、電流源用のＭＯＳトランジスタＭ１が電流源として正常に機能するためには、ドレイン・ソース間電圧Ｖｄｓ１は、次式を満足すれば良い。
さて、電流源用のＭＯＳトランジスタＭ１が電流源として正常に機能するためには、ドレイン・ソース間電圧Ｖｄｓ１は、次式を満足すれば良い。
Ｖｄｓ１≧Ｖｇｓ１−Ｖｔｈｐ・・・（６）
ここで、Ｖｇｓ１はＭＯＳトランジスタＭ１のゲート・ソース間電圧、ＶｔｈｐはＭＯＳトランジスタＭ１のしきい値電圧である。すなわち、基準電圧Ｖｒｅｆの値はＭＯＳトランジスタＭ１のドレイン電圧が（６）式を満足するような値に設定すれば、電流源用のＭＯＳトランジスタＭ１は正常動作が確保できる。
ここで、Ｖｇｓ１はＭＯＳトランジスタＭ１のゲート・ソース間電圧、ＶｔｈｐはＭＯＳトランジスタＭ１のしきい値電圧である。すなわち、基準電圧Ｖｒｅｆの値はＭＯＳトランジスタＭ１のドレイン電圧が（６）式を満足するような値に設定すれば、電流源用のＭＯＳトランジスタＭ１は正常動作が確保できる。
このように、図１に示す演算増幅器の入力端子１，２にいかなる入力電圧レベルが供給されても、正常に動作できる。言い換えると、従来の演算増幅器に比べ、より低い電源電圧においても、レイルトゥレイル動作することが可能となる。
図１に示す出力部４０は、Ｐ型のＭＯＳトランジスタＭ１０とＮ型のＭＯＳトランジスタＭ１１とで構成される公知の出力増幅回路であり、この構成の回路は出力電圧が広い範囲で動作可能であり、低電圧のもとで良好に動作する。
図１に示す出力部４０は、Ｐ型のＭＯＳトランジスタＭ１０とＮ型のＭＯＳトランジスタＭ１１とで構成される公知の出力増幅回路であり、この構成の回路は出力電圧が広い範囲で動作可能であり、低電圧のもとで良好に動作する。
以上まとめると、第２実施形態に係る演算増幅器は、入力電圧、出力電圧については下側（低電位側）の電源電圧から、上側（高電位側）の電源電圧まで動作可能であり、いわゆるレイルトゥレイル動作可能である。
しかも、電源電圧を下げていってもウエル電圧を制御する差動増幅器５０としきい値電圧の変動が有効に働く限り動作可能であり、従来の演算増幅器と比較して格段に低電圧で動作が可能になる。
また、この第２実施形態では、反転入力端子１、非反転入力端子２が、ＭＯＳトランジスタＭ２，Ｍ３のゲートのみしか接続していないため、入力電流がゼロである。
しかも、電源電圧を下げていってもウエル電圧を制御する差動増幅器５０としきい値電圧の変動が有効に働く限り動作可能であり、従来の演算増幅器と比較して格段に低電圧で動作が可能になる。
また、この第２実施形態では、反転入力端子１、非反転入力端子２が、ＭＯＳトランジスタＭ２，Ｍ３のゲートのみしか接続していないため、入力電流がゼロである。
次に、図１に示す差動増幅器５０の具体的な構成について、図３を参照しながら説明する。
この差動増幅器５０は、図３に示すように、差動入力部５１と、出力部５２と、備えている。
差動入力部５１は、差動信号を入力する差動対からなるＮ型のＭＯＳトランジスタＭ２２、２３と、カレントミラー回路を構成するＰ型のＭＯＳトランジスタＭ２０、Ｍ２１と、電流源として機能するＮ型のＭＯＳトランジスタＭ２４とを備えている。
出力部５２は、差動入力部５１から出力される信号が、Ｎ型のＭＯＳトランジスタＭ２６を能動負荷とするＰ型のＭＯＳトランジスタＭ２５により増幅され、出力されるようになっている。また、出力部５２は、図３に示すように、位相補償を行うための抵抗Ｒ３０とキャパシタＣ３１とを含んでいる。
この差動増幅器５０は、図３に示すように、差動入力部５１と、出力部５２と、備えている。
差動入力部５１は、差動信号を入力する差動対からなるＮ型のＭＯＳトランジスタＭ２２、２３と、カレントミラー回路を構成するＰ型のＭＯＳトランジスタＭ２０、Ｍ２１と、電流源として機能するＮ型のＭＯＳトランジスタＭ２４とを備えている。
出力部５２は、差動入力部５１から出力される信号が、Ｎ型のＭＯＳトランジスタＭ２６を能動負荷とするＰ型のＭＯＳトランジスタＭ２５により増幅され、出力されるようになっている。また、出力部５２は、図３に示すように、位相補償を行うための抵抗Ｒ３０とキャパシタＣ３１とを含んでいる。
さらに詳述すると、差動対を構成する一方のＭＯＳトランジスタＭ２２のゲートは反転入力端子３２に接続され、そのゲートに反転入力信号が入力されるようになっている。また、差動対を構成する他方のＭＯＳトランジスタＭ２３のゲートは非反転入力端子３３に接続され、そのゲートに非反転入力信号が入力されるようになっている。
ＭＯＳトランジスタＭ２２，Ｍ２３の各ソースは共通接続され、その共通接続部がＭＯＳトランジスタＭ２４のドレインに接続されている。また、ＭＯＳトランジスタＭ２２，Ｍ２３の各ドレインは、カレントミラーを構成するＭＯＳトランジスタＭ２０，Ｍ２１の対応するドレインにそれぞれ接続されている。
ＭＯＳトランジスタＭ２２，Ｍ２３の各ソースは共通接続され、その共通接続部がＭＯＳトランジスタＭ２４のドレインに接続されている。また、ＭＯＳトランジスタＭ２２，Ｍ２３の各ドレインは、カレントミラーを構成するＭＯＳトランジスタＭ２０，Ｍ２１の対応するドレインにそれぞれ接続されている。
ＭＯＳトランジスタＭ２０，Ｍ２１は、カレントミラーを構成している。すなわち、ＭＯＳトランジスタＭ２０，Ｍ２１は、その各ゲートが共通接続され、その共通接続部がＭＯＳトランジスタＭ２０のドレインに接続されている。さらに、ＭＯＳトランジスタＭ２０，Ｍ２１の各ソースは共通接続され、その共通接続部には電源電圧Ｖｄｄが供給されるようになっている。
ＭＯＳトランジスタＭ２４のゲートはバイアス端子３４に接続され、そのゲートに所定のバイアス電圧が印加されるようになっている。また、ＭＯＳトランジスタＭ２４のソースには、電源電圧Ｖｓｓが供給されるようになっている。
ＭＯＳトランジスタＭ２５のゲートは、ＭＯＳトランジスタＭ２３とＭＯＳトランジスタ２１との共通接続部と接続されている。また、ＭＯＳトランジスタＭ２５は、そのソースに電源電圧Ｖｄｄが供給され、そのドレインが出力端子３５に接続されている。
ＭＯＳトランジスタＭ２５のゲートは、ＭＯＳトランジスタＭ２３とＭＯＳトランジスタ２１との共通接続部と接続されている。また、ＭＯＳトランジスタＭ２５は、そのソースに電源電圧Ｖｄｄが供給され、そのドレインが出力端子３５に接続されている。
ＭＯＳトランジスタＭ２６のゲートはバイアス端子３４に接続され、そのゲートに所定のバイアス電圧が印加されるようになっている。また、ＭＯＳトランジスタＭ２６は、そのソースに電源電圧Ｖｓｓが供給されるようになっており、そのドレインが出力端子３５に接続されている。
さらに、ＭＯＳトランジスタＭ２３とＭＯＳトランジスタ２１の共通接続部と、出力端子との間に、抵抗Ｒ３０とキャパシタＣ３１とが直列接続され、この直列回路が位相補償回路を形成している。
さらに、ＭＯＳトランジスタＭ２３とＭＯＳトランジスタ２１の共通接続部と、出力端子との間に、抵抗Ｒ３０とキャパシタＣ３１とが直列接続され、この直列回路が位相補償回路を形成している。
ところで、低電圧の下で動作させる図１に示すような第２実施形態に係る演算増幅器を設計するためには、その構成物の１つである図３に示す差動増幅器５０についても低電圧で動作させなければならない。
しかし、差動増幅器５０の動作については、入力電圧は常に基準電圧Ｖｒｅｆであるため、入力電圧の動作範囲が正電源から負電源にわたって常に動作させる必要がない。しかも、基準電圧Ｖｒｅｆの値は、図１の電流源として動作するＭＯＳトランジスタＭ１のドレイン・ソース間電圧が十分確保できるようにすれば良い。
その基準電圧Ｖｒｅｆは、最適に設計すると、（Ｖｄｄ−０．０５）〜（Ｖｄｄ−０．３）Ｖ程度で良い。従って、この範囲の電圧に対してのみ動作すればよく、図３に示すように差動入力部５１のＭＯＳトランジスタとして、Ｎ型を用いると容易に動作させることができる。
しかし、差動増幅器５０の動作については、入力電圧は常に基準電圧Ｖｒｅｆであるため、入力電圧の動作範囲が正電源から負電源にわたって常に動作させる必要がない。しかも、基準電圧Ｖｒｅｆの値は、図１の電流源として動作するＭＯＳトランジスタＭ１のドレイン・ソース間電圧が十分確保できるようにすれば良い。
その基準電圧Ｖｒｅｆは、最適に設計すると、（Ｖｄｄ−０．０５）〜（Ｖｄｄ−０．３）Ｖ程度で良い。従って、この範囲の電圧に対してのみ動作すればよく、図３に示すように差動入力部５１のＭＯＳトランジスタとして、Ｎ型を用いると容易に動作させることができる。
次に、このような構成からなる第２実施形態の動作の有効範囲について説明する。
式（４）によって、ＭＯＳトランジスタＭ２，Ｍ３のしきい値電圧の制御は可能である。しかし、現実的には、図１のように全ての入力電圧に対して差動入力部１０のＭＯＳトランジスタＭ２，Ｍ３のソース電圧を一定値である基準電圧Ｖｒｅｆにすることは簡単ではない。
ＭＯＳトランジスタＭ２，Ｍ３のしきい値は、式（４）のようにウエル電圧で制御することになるが、（４）式中の定数γが高い値、例えば３以上の数値であるなら、先ほど述べたような動作が実現できる。
式（４）によって、ＭＯＳトランジスタＭ２，Ｍ３のしきい値電圧の制御は可能である。しかし、現実的には、図１のように全ての入力電圧に対して差動入力部１０のＭＯＳトランジスタＭ２，Ｍ３のソース電圧を一定値である基準電圧Ｖｒｅｆにすることは簡単ではない。
ＭＯＳトランジスタＭ２，Ｍ３のしきい値は、式（４）のようにウエル電圧で制御することになるが、（４）式中の定数γが高い値、例えば３以上の数値であるなら、先ほど述べたような動作が実現できる。
一般に、ウエルとソース間の電位差Ｖｂｓに対する比例定数γは、ゲート酸化膜の単位容量とウエルの不純物濃度によって決まるので、３以上の数値も実現不可能な値ではない。これらのパラメータは、ＭＯＳトランジスタの重要な性能である、電流駆動能力、耐圧性能等、種々の性能から決まるため、それら他の性能を無視すればある程度高いγは実現できる。
しかし、他の性能も含めて総合的に高い性能が発揮できるプロセスを採用する場合において、実現の可能性は高くない。例えば、最小線幅が０．３５μ〜１μのＣＭＯＳプロセスの場合、γの典型的な値は０．２〜０．４程度である。このような数値であると、図１に示す回路では、低電圧でかつレイルトゥレイル動作を達成することは難しい。
さらに、ウエルとソースとの間に印加される電圧Ｖｂｓに関しても制限条件が存在する。Ｐ型のＭＯＳトランジスタの場合に、ウエルはＮ型、ソースはＰ型である。すなわち、ウエルとソースとの間には、ＰＮ接合が形成されている。ソース電圧がウエル電圧より約０．７Ｖ以上高い場合には、ＰＮ接合が順方向ダイオードとしてオンして電流が流れる。このため、０．７Ｖ以上の電圧差を形成することはできない。
従って、しきい値電圧の制御範囲の一方の制限は、式（４）においてＶｂｓが−０．７Ｖが下限値である。逆に、しきい値をマイナス側に大きくする場合にはＰＮ接合が逆方向のため、電源電圧の許容範囲で制御は可能である。
従って、しきい値電圧の制御範囲の一方の制限は、式（４）においてＶｂｓが−０．７Ｖが下限値である。逆に、しきい値をマイナス側に大きくする場合にはＰＮ接合が逆方向のため、電源電圧の許容範囲で制御は可能である。
次に、上記のような条件が課せられた場合に、図１の差動入力部１０のＭＯＳトランジスタＭ２，Ｍ３のゲート電圧に対してソース電圧がどのように変化するか説明する。
一例として、電源電圧Ｖｄｄ＝１Ｖ、Ｖｔｈｐ＝−０．３Ｖ、Δ＝０．２Ｖ，Ｖｒｅｆ＝０．９Ｖ、γ＝０．３とする。比較のために、図９の従来の演算増幅器を参照しながら説明する。
まず、図１に示す第２実施形態と図９に示す従来の演算増幅器との構成の差異について説明する。
一例として、電源電圧Ｖｄｄ＝１Ｖ、Ｖｔｈｐ＝−０．３Ｖ、Δ＝０．２Ｖ，Ｖｒｅｆ＝０．９Ｖ、γ＝０．３とする。比較のために、図９の従来の演算増幅器を参照しながら説明する。
まず、図１に示す第２実施形態と図９に示す従来の演算増幅器との構成の差異について説明する。
第２実施形態がその従来の演算増幅器と構成上で異なる点は、差動増幅器５０が追加され、この差動増幅器５０がＭＯＳトランジスタＭ２，Ｍ３のソースの電圧と基準電圧Ｖｒｅｆとを比較し、この比較結果に応じて出力電圧を生成し、この生成した出力電圧を、ＭＯＳトランジスタＭ２，Ｍ３のウエル電圧としてウエル端子に供給するようになっていることである。換言すると、ＭＯＳトランジスタＭ２，Ｍ３のウエルとソースとの間の印加電圧Ｖｂｓが、Ｖｂｓ＝０ではなく制御される点である。
図９の従来の演算増幅器の差動入力部１１０のＭＯＳトランジスタＭ１０１，Ｍ１０２のゲート端子とソース端子の電圧の挙動を、図４において細い実線Ｃで示す。図４において、横軸は入力電圧を示し、縦軸はソース電圧を示す。
（３）式よりソース電圧Ｖｓとゲート電圧すなわち入力電圧Ｖｉｎの関係は、次式のようになる。
Ｖｓ＝Ｖｉｎ＋０．５・・・（７）
このため、「ａ」の領域では（７）式に従うが、出力が電源電圧である１Ｖに近づくと電流源用のＭＯＳトランジスタＭ１０３のソース・ドレイン間電圧が小さくなり、電流の供給量が減る。従って、領域「ｂ」「ｃ」では、図４のように出力は１Ｖに近いところで飽和する。
（３）式よりソース電圧Ｖｓとゲート電圧すなわち入力電圧Ｖｉｎの関係は、次式のようになる。
Ｖｓ＝Ｖｉｎ＋０．５・・・（７）
このため、「ａ」の領域では（７）式に従うが、出力が電源電圧である１Ｖに近づくと電流源用のＭＯＳトランジスタＭ１０３のソース・ドレイン間電圧が小さくなり、電流の供給量が減る。従って、領域「ｂ」「ｃ」では、図４のように出力は１Ｖに近いところで飽和する。
次に、図１の第１実施形態のようにウエル電圧を制御した場合の特性を、図４の太い実線Ａに示す。縦軸はソース電圧である。また、このときのウエル電圧を実線Ｂで示す。
この場合には、「ａ」の領域ではソース電圧はＶｒｅｆの値である０．９Ｖよりも低い状態になっている。また、この場合は、しきい値をマイナスに大きくして出力を０．９Ｖに近づけようとするが、ウエル電圧は電源電圧である１Ｖを超えることができないため１Ｖに固定されていて、しきい値電圧は、Ｖｂｓ＝０のときより少しだけマイナスに大きめの値となっている。入力電圧Ｖｉｎが大きくなるとＶｂｓが減り、その結果としてＶｔｈはプラス側に少しずつ変化するため、ウエル電圧の制御が効いていない場合（細い実線Ｃ）に比べて傾きは緩やかに変化する。
この場合には、「ａ」の領域ではソース電圧はＶｒｅｆの値である０．９Ｖよりも低い状態になっている。また、この場合は、しきい値をマイナスに大きくして出力を０．９Ｖに近づけようとするが、ウエル電圧は電源電圧である１Ｖを超えることができないため１Ｖに固定されていて、しきい値電圧は、Ｖｂｓ＝０のときより少しだけマイナスに大きめの値となっている。入力電圧Ｖｉｎが大きくなるとＶｂｓが減り、その結果としてＶｔｈはプラス側に少しずつ変化するため、ウエル電圧の制御が効いていない場合（細い実線Ｃ）に比べて傾きは緩やかに変化する。
そして、「ｂ」の領域に入った所で、ウエル電圧は１Ｖから減り始める。そして、ソース電圧に対してウエル電圧が０．７Ｖになるまで出力が０．９Ｖになるように制御が働く。このウエル端子とソース端子間電圧Ｖｂｓとして０．１から−０．７Ｖまでの範囲は出力が０．９Ｖになるように働いている。この「ｂ」の領域はγが０．３なので、およそ０．２４Ｖの区間が出力一定の範囲といえる。
そして、Ｖｂｓが０．７Ｖに達するとダイオードがオンして一定値になる。このため、これ以上入力電圧（ゲート電圧）が高くなっても、しきい値制御は効かないため、「ｃ」の領域に示すように、出力は再び上がり始めて電源電圧に近づく。
このように、差動入力部１０のＭＯＳトランジスタＭ２，Ｍ３の動作範囲は、ウエル電圧の制御がない場合に比べて「ｂ」の領域に相当する区間だけ広がっていることになる。この「ｂ」の区間は、電流源ＭＯＳＦＥＴであるＭ１は正常に機能している。仮に、Ｍ１のドレイン電圧が０．９Ｖを超えた所で正常に動作しないとする。
このように、差動入力部１０のＭＯＳトランジスタＭ２，Ｍ３の動作範囲は、ウエル電圧の制御がない場合に比べて「ｂ」の領域に相当する区間だけ広がっていることになる。この「ｂ」の区間は、電流源ＭＯＳＦＥＴであるＭ１は正常に機能している。仮に、Ｍ１のドレイン電圧が０．９Ｖを超えた所で正常に動作しないとする。
図４からわかるように、図１の第２実施形態に係る演算増幅器が正常に動作する範囲は、０Ｖ〜０．６４Ｖである。一方、図９の従来の演算増幅器が正常に動作する範囲は、０Ｖ〜０．４Ｖである。
従って、図１の第２実施形態の回路の使用により、入力動作範囲が０．２４〔Ｖ〕広がることになる。このように、定数γの値が小さい場合には、図１の第２実施形態で入力動作範囲を広げることができるが、レイルトゥレイル動作をさせることはできない。
従って、図１の第２実施形態の回路の使用により、入力動作範囲が０．２４〔Ｖ〕広がることになる。このように、定数γの値が小さい場合には、図１の第２実施形態で入力動作範囲を広げることができるが、レイルトゥレイル動作をさせることはできない。
[第３実施形態]
次に、本発明の第３実施形態に係る演算増幅器について、図５を参照して説明する。この第３実施形態は、定数γが３よりもはるかに小さい値の場合でも、レイルトゥレイル動作が可能な演算増幅器である。
この第３実施形態は、折り返しカスコード型の演算増幅器であって、図５に示すように、差動入力部１０Ａと、差動入力部１０Ｂと、加算部８０と、出力部４０と、ウエル電圧制御部である差動増幅器５０と、を備えている。
次に、本発明の第３実施形態に係る演算増幅器について、図５を参照して説明する。この第３実施形態は、定数γが３よりもはるかに小さい値の場合でも、レイルトゥレイル動作が可能な演算増幅器である。
この第３実施形態は、折り返しカスコード型の演算増幅器であって、図５に示すように、差動入力部１０Ａと、差動入力部１０Ｂと、加算部８０と、出力部４０と、ウエル電圧制御部である差動増幅器５０と、を備えている。
すなわち、この第３実施形態は、差動入力部１０Ａおよび加算部８０から構成されＰ型のＭＯＳトランジスタを入力トランジスタとする第１の折り返しカスコード型の差動増幅部と、差動入力部１０Ｂおよび加算部８０から構成されＮ型のＭＯＳトランジスタを入力トランジスタとする第２の折り返しカスコード型の差動増幅部とを組み合わせたものである。
換言すると、この第３実施形態は、図１に示す第２実施形態にＮ型ＭＯＳトランジスタを入力トランジスタとする差動入力部１０Ｂを追加し、この追加に伴って第２実施形態のカスコード電流源部２０およびカレントミラー部３０を加算部８０に置き換えたものである。
従って、第３実施形態の差動入力部１０Ａ、出力部４０、および差動増幅器５０は、図１に示す第２実施形態の差動入力部１０、出力部４０、および差動増幅器５０とその構成が同じである。このため、その同一の構成要素には同一符号を付し、その構成の詳細な説明は必要に応じて省略する。
従って、第３実施形態の差動入力部１０Ａ、出力部４０、および差動増幅器５０は、図１に示す第２実施形態の差動入力部１０、出力部４０、および差動増幅器５０とその構成が同じである。このため、その同一の構成要素には同一符号を付し、その構成の詳細な説明は必要に応じて省略する。
差動入力部１０Ａは、差動信号を入力する差動対のＰ型のＭＯＳトランジスタＭ２，Ｍ３と、この差動対のＭＯＳトランジスタＭ２，Ｍ３に定電流を供給する電流源として機能するＰ型のＭＯＳトランジスタＭ１と、を備えている。ＭＯＳトランジスタＭ２，Ｍ３は、それぞれウエル端子を備え、その各ウエル端子に差動増幅器５０からの出力電圧が供給されることにより、ＭＯＳトランジスタＭ２，Ｍ３の各ウエル電圧が制御されるようになっている。ＭＯＳトランジスタＭ２，Ｍ３の具体的な構造は、図１に示す差動入力部１０のＭＯＳトランジスタＭ２，Ｍ３と同様である。
差動入力部１０Ｂは、差動信号を入力する差動対のＮ型のＭＯＳトランジスタＭ１５，Ｍ１６と、この差動対のＭＯＳトランジスタＭ１５，Ｍ１６に定電流を供給する電流源として機能するＮ型のＭＯＳトランジスタＭ１４と、を備えている。
加算部８０は、差動入力部１０Ａの電流と差動入力部１０Ｂの電流とを加算するための回路である。
加算部８０は、差動入力部１０Ａの電流と差動入力部１０Ｂの電流とを加算するための回路である。
このため、加算部８０は、ＭＯＳトランジスタＭ３との間で折り返し型のカスコード回路を構成するＮ型のＭＯＳトランジスタＭ６と、ＭＯＳトランジスタＭ２との間で折り返し型のカスコード回路を構成するＮ型のＭＯＳトランジスタＭ７と、ＭＯＳトランジスタＭ３，Ｍ６に定電流を供給する第１電流源として機能するＮ型のＭＯＳトランジスタＭ８と、ＭＯＳトランジスタＭ２，Ｍ７に定電流を供給する第２電流源として機能するＮ型のＭＯＳトランジスタＭ９と、を備えている。
さらに、加算部８０は、ＭＯＳトランジスタＭ１５との間で折り返し型のカスコード回路を構成するＰ型のＭＯＳトランジスタＭ１２と、ＭＯＳトランジスタＭ１６との間で折り返し型のカスコード回路を構成するＰ型のＭＯＳトランジスタＭ１３と、ＭＯＳトランジスタＭ１５，Ｍ１２に定電流を供給する第３電流源として機能するＭＯＳトランジスタＭ４と、ＭＯＳトランジスタＭ１６，Ｍ１３に定電流を供給する第４電流源として機能するＭＯＳトランジスタＭ５と、を備えている。
出力部４０は、加算部８０から出力される信号が、Ｎ型のＭＯＳトランジスタＭ１１を能動負荷とするＰ型のＭＯＳトランジスタＭ１０により増幅され、出力されるようになっている。また、出力部４０は、図５に示すように、位相補償を行うための抵抗Ｒ１０とキャパシタＣ１０とを含んでいる。
差動増幅器５０は、ＭＯＳトランジスタＭ２，Ｍ３とＭＯＳトランジスタＭ１との共通接続部の電圧と、所定の基準電圧Ｖｒｅｆとを比較し、この比較結果に応じて出力電圧を生成し、この生成した出力電圧を、ＭＯＳトランジスタＭ２，Ｍ３のウエル電圧としてウエル端子に供給するようになっている。
差動増幅器５０は、ＭＯＳトランジスタＭ２，Ｍ３とＭＯＳトランジスタＭ１との共通接続部の電圧と、所定の基準電圧Ｖｒｅｆとを比較し、この比較結果に応じて出力電圧を生成し、この生成した出力電圧を、ＭＯＳトランジスタＭ２，Ｍ３のウエル電圧としてウエル端子に供給するようになっている。
次に、差動入力部１０Ｂおよび加算部８０の詳細な構成について、図５を参照して説明する。
まず、差動入力部１０Ｂの詳細について説明する。差動対を構成する一方のＭＯＳトランジスタＭ１５のゲートは反転入力端子１に接続され、そのゲートに反転入力信号が供給されるようになっている。また、差動対を構成する他方のＭＯＳトランジスタＭ１６のゲートは非反転入力端子２に接続され、そのゲートに非反転入力信号が入力されるようになっている。
まず、差動入力部１０Ｂの詳細について説明する。差動対を構成する一方のＭＯＳトランジスタＭ１５のゲートは反転入力端子１に接続され、そのゲートに反転入力信号が供給されるようになっている。また、差動対を構成する他方のＭＯＳトランジスタＭ１６のゲートは非反転入力端子２に接続され、そのゲートに非反転入力信号が入力されるようになっている。
ＭＯＳトランジスタＭ１５，Ｍ１６の各ソースは共通接続され、その共通接続部がＭＯＳトランジスタＭ１４のドレインに接続されている。ＭＯＳトランジスタＭ１５のドレインは、ＭＯＳトランジスタＭ１２のソースと接続されている。ＭＯＳトランジスタＭ１６のドレインは、ＭＯＳトランジスタＭ１３のソースと接続されている。
ＭＯＳトランジスタＭ１４のゲートはバイアス端子１１に接続され、そのゲートに所定のバイアス電圧が印加されるようになっている。また、ＭＯＳトランジスタＭ１４のソースには、電源電圧Ｖｓｓが供給されるようになっている。
ＭＯＳトランジスタＭ１４のゲートはバイアス端子１１に接続され、そのゲートに所定のバイアス電圧が印加されるようになっている。また、ＭＯＳトランジスタＭ１４のソースには、電源電圧Ｖｓｓが供給されるようになっている。
次に、加算部８０の構成について説明する。ＭＯＳトランジスタＭ１２，Ｍ１３の各ゲートはバイアス端子１２にそれぞれ接続され、その各ゲートに所定のバイアス電圧が印加されるようになっている。また、ＭＯＳトランジスタＭ１２，Ｍ１３の各ドレインは、ＭＯＳトランジスタＭ６，Ｍ７の対応する各ドレインに接続されている。さらに、ＭＯＳトランジスタＭ１２，Ｍ１３の各ソースは、ＭＯＳトランジスタＭ４，Ｍ５の対応する各ドレインに接続されている。
ＭＯＳトランジスタＭ４，Ｍ５は、カレントミラーを構成している。すなわち、ＭＯＳトランジスタＭ４，Ｍ５は、その各ゲートが共通接続され、その共通接続部がＭＯＳトランジスタＭ６とＭＯＳトランジスタＭ１２の共通接続部に接続されている。さらに、ＭＯＳトランジスタＭ４，Ｍ５の各ソースは共通接続され、その共通接続部には電源電圧Ｖｄｄが供給されるようになっている。
なお、加算部８０の他の部分の詳細な構成は、図１の第２実施形態のカスコード電流源部２０の構成と同じであるので、その説明は省略する。
なお、加算部８０の他の部分の詳細な構成は、図１の第２実施形態のカスコード電流源部２０の構成と同じであるので、その説明は省略する。
次に、このような構成からなる第３実施形態の動作の有効範囲について説明する。
この第３実施形態の差動入力部１０ＡのＭＯＳトランジスタＭ２，Ｍ３の入力動作範囲は、第２実施形態の差動入力部１０のＭＯＳトランジスタＭ２，Ｍ３の入力動作範囲の場合と同じになる。
次に、この入力動作範囲について、具体的な数値を用いて説明する。図５において、差動入力部１０ＡのＭＯＳトランジスタＭ２，Ｍ３の入力に対する電圧範囲は、図４の説明で使用したパラメータであるＶｄｄ＝１Ｖ、Ｖｔｈｐ＝−０．３Ｖ、Δ＝０．２Ｖ，γ＝０．３の場合を例として考える。
図１の第２実施形態のように、差動入力部１０だけでその入力用のＭＯＳトランジスタＭ２，Ｍ３がＰ型だけの場合には、図４で説明したように、入力電圧範囲は０Ｖ〜０．６４Ｖである。また、上述のように、図９に示す従来の演算増幅器の場合には、入力電圧範囲は０Ｖ〜０．４Ｖである。
この第３実施形態の差動入力部１０ＡのＭＯＳトランジスタＭ２，Ｍ３の入力動作範囲は、第２実施形態の差動入力部１０のＭＯＳトランジスタＭ２，Ｍ３の入力動作範囲の場合と同じになる。
次に、この入力動作範囲について、具体的な数値を用いて説明する。図５において、差動入力部１０ＡのＭＯＳトランジスタＭ２，Ｍ３の入力に対する電圧範囲は、図４の説明で使用したパラメータであるＶｄｄ＝１Ｖ、Ｖｔｈｐ＝−０．３Ｖ、Δ＝０．２Ｖ，γ＝０．３の場合を例として考える。
図１の第２実施形態のように、差動入力部１０だけでその入力用のＭＯＳトランジスタＭ２，Ｍ３がＰ型だけの場合には、図４で説明したように、入力電圧範囲は０Ｖ〜０．６４Ｖである。また、上述のように、図９に示す従来の演算増幅器の場合には、入力電圧範囲は０Ｖ〜０．４Ｖである。
次に、この第３実施形態の差動入力部１０ＢのＭＯＳトランジスタＭ１５，Ｍ１６の入力動作範囲について説明する。
このＭＯＳトランジスタＭ１５、Ｍ１６はＮ型であり、この電流電圧特性は（１）式で説明した場合と同じように、次の式（８）で表すことができる。
Ｉｄｓ＝（Ｗ／Ｌ）・μ・Ｃｏｘ（Ｖｉｎ−Ｖｓ−Ｖｔｈｎ）２ ・・・（８）
ここで、ＷはＭＯＳトランジスタＭ１５，Ｍ１６のチャネル幅、Ｌはチャネル長、μは移動度、Ｃｏｘは単位面積あたりの容量、ＶｓはＭＯＳトランジスタＭ１５，Ｍ１６のソース電圧である。Ｖｔｈｎは、そのしきい値電圧である。
このＭＯＳトランジスタＭ１５、Ｍ１６はＮ型であり、この電流電圧特性は（１）式で説明した場合と同じように、次の式（８）で表すことができる。
Ｉｄｓ＝（Ｗ／Ｌ）・μ・Ｃｏｘ（Ｖｉｎ−Ｖｓ−Ｖｔｈｎ）２ ・・・（８）
ここで、ＷはＭＯＳトランジスタＭ１５，Ｍ１６のチャネル幅、Ｌはチャネル長、μは移動度、Ｃｏｘは単位面積あたりの容量、ＶｓはＭＯＳトランジスタＭ１５，Ｍ１６のソース電圧である。Ｖｔｈｎは、そのしきい値電圧である。
ここで、電流値Ｉｄｓは、電流源用のＭＯＳトランジスタＭ１４によって一定電流が供給されているため、一定値となる。
（８）式より、ＭＯＳトランジスタＭ１５、Ｍ１６の各ソース電圧Ｖｓは、次式で与えられる。
Ｖｓ＝Ｖｉｎ−Ｖｔｈｎ−Δ・・・（９）
但し、Δ＝√｛Ｉｄｓ／（Ｗ／Ｌ）・μ・Ｃｏｘ｝である。
この（９）式により、ソース電圧Ｖｓは、入力電圧Ｖｉｎからしきい値電圧ＶｔｈｎとΔを差し引いた値になることがわかる。
（８）式より、ＭＯＳトランジスタＭ１５、Ｍ１６の各ソース電圧Ｖｓは、次式で与えられる。
Ｖｓ＝Ｖｉｎ−Ｖｔｈｎ−Δ・・・（９）
但し、Δ＝√｛Ｉｄｓ／（Ｗ／Ｌ）・μ・Ｃｏｘ｝である。
この（９）式により、ソース電圧Ｖｓは、入力電圧Ｖｉｎからしきい値電圧ＶｔｈｎとΔを差し引いた値になることがわかる。
電流源用のＭＯＳトランジスタＭ１４が正常に動作するには、ソース電圧Ｖｓは最低０．０５Ｖ〜０．２Ｖ程度必要である。仮に、Ｖｔｈｎ＝０．３Ｖ、Δ＝０．２Ｖ、Ｖｓ＝０．１Ｖとすると、入力電圧Ｖｉｎとしては０．６Ｖ以上の場合に正常に動作する。すなわち、ＭＯＳトランジスタＭ１５，Ｍ１６が正常に動作する入力電圧Ｖｉｎの範囲は、電源電圧Ｖｄｄ＝１Ｖのときに、０．６Ｖ〜１Ｖの範囲である。
また、上述のように差動入力部１０ＡのＭＯＳトランジスタＭ２，Ｍ３は、入力電圧Ｖｉｎとして０Ｖ〜０．６４Ｖの範囲で正常に動作する。
このように、図５に示す第３実施形態は、電源電圧Ｖｄｄ＝１Ｖの場合、入力電圧Ｖｉｎが０Ｖ〜１Ｖの範囲では、差動入力部１０ＢのＮ型のＭＯＳトランジスタＭ１５，Ｍ１６または差動入力部１０ＡのＰ型のＭＯＳトランジスタＭ２，Ｍ３のいずれか一方または両方が常に動作するため、レイルトゥレイル動作する演算増幅器が実現できる。
このように、図５に示す第３実施形態は、電源電圧Ｖｄｄ＝１Ｖの場合、入力電圧Ｖｉｎが０Ｖ〜１Ｖの範囲では、差動入力部１０ＢのＮ型のＭＯＳトランジスタＭ１５，Ｍ１６または差動入力部１０ＡのＰ型のＭＯＳトランジスタＭ２，Ｍ３のいずれか一方または両方が常に動作するため、レイルトゥレイル動作する演算増幅器が実現できる。
この場合、Ｎ型のＭＯＳトランジスタとＰ型のＭＯＳトランジスタとが同時に動作する区間が０．０４Ｖであるので、電源電圧をさらに０．０４Ｖ下げて０．９６Ｖまで低下させても、全ての入力電圧範囲に対して正常に動作する。
一方、電源電圧Ｖｄｄ＝１Ｖの場合、図８のような従来の演算増幅器の場合、Ｎ型のＭＯＳトランジスタの動作可能な入力電圧範囲は０．６Ｖ〜１Ｖで、Ｐ型のＭＯＳトランジスタの動作範囲は上述のように０Ｖ〜０．４Ｖであるため、０．４Ｖ〜０．６Ｖの区間（範囲）では正常に動作しない。従って、全ての入力電圧に対して動作するためには、電源電圧を１．２Ｖにする必要がある。
一方、電源電圧Ｖｄｄ＝１Ｖの場合、図８のような従来の演算増幅器の場合、Ｎ型のＭＯＳトランジスタの動作可能な入力電圧範囲は０．６Ｖ〜１Ｖで、Ｐ型のＭＯＳトランジスタの動作範囲は上述のように０Ｖ〜０．４Ｖであるため、０．４Ｖ〜０．６Ｖの区間（範囲）では正常に動作しない。従って、全ての入力電圧に対して動作するためには、電源電圧を１．２Ｖにする必要がある。
なお、上記の計算では、しきい値電圧、Δの値だけを用いたが、実際には複雑な計算が必要である。しかし、従来の演算増幅器との効果の差異を説明するには上記の計算で十分である。
すなわち、図５に示す第３実施形態に係る演算増幅器では、従来から用いられているプロセスを使用し、基板係数が小さい場合であっても、電源電圧を従来よりもさらに下げて使用してもレイルトゥレイル動作が可能である。
すなわち、図５に示す第３実施形態に係る演算増幅器では、従来から用いられているプロセスを使用し、基板係数が小さい場合であっても、電源電圧を従来よりもさらに下げて使用してもレイルトゥレイル動作が可能である。
[第４実施形態]
次に、本発明の第４実施形態に係る演算増幅器について、図６を参照して説明する。
この第４実施形態は、図５に示す第３実施形態よりもさらに低い電源電圧であっても、レイルトゥレイル動作する演算増幅器であり、図６に示すように、差動入力部１０Ａと、差動入力部１０Ｃと、加算部８０と、出力部４０と、第１ウエル電圧制御部である差動増幅器５０と、第２ウエル電圧制御部である差動増幅器６０と、を備えている。
次に、本発明の第４実施形態に係る演算増幅器について、図６を参照して説明する。
この第４実施形態は、図５に示す第３実施形態よりもさらに低い電源電圧であっても、レイルトゥレイル動作する演算増幅器であり、図６に示すように、差動入力部１０Ａと、差動入力部１０Ｃと、加算部８０と、出力部４０と、第１ウエル電圧制御部である差動増幅器５０と、第２ウエル電圧制御部である差動増幅器６０と、を備えている。
すなわち、この第４実施形態は、図５に示す第３実施形態の差動入力部１０Ｂを図６に示す差動入力部１０Ｃに置き換え、これに伴って図６に示すように差動増幅器６０を追加したものである。
従って、第４実施形態の差動入力部１０Ａ、加算部８０、出力部４０、および差動増幅器５０は、図５に示す第３実施形態の差動入力部１０Ａ、加算部８０、出力部４０、および差動増幅器５０とその構成が同じである。このため、その同一の構成要素には同一符号を付し、その構成の詳細な説明は必要に応じて省略する。
従って、第４実施形態の差動入力部１０Ａ、加算部８０、出力部４０、および差動増幅器５０は、図５に示す第３実施形態の差動入力部１０Ａ、加算部８０、出力部４０、および差動増幅器５０とその構成が同じである。このため、その同一の構成要素には同一符号を付し、その構成の詳細な説明は必要に応じて省略する。
差動入力部１０Ａは、差動信号を入力する差動対のＰ型のＭＯＳトランジスタＭ２，Ｍ３と、この差動対のＭＯＳトランジスタＭ２，Ｍ３に定電流を供給する電流源として機能するＰ型のＭＯＳトランジスタＭ１と、を備えている。ＭＯＳトランジスタＭ２，Ｍ３は、それぞれウエル端子を備え、その各ウエル端子に差動増幅器５０からの出力電圧が供給されることにより、ＭＯＳトランジスタＭ２，Ｍ３の各ウエル電圧が制御されるようになっている。
差動入力部１０Ｃは、差動信号を入力する差動対のＮ型のＭＯＳトランジスタＭ１５’，Ｍ１６’と、この差動対のＭＯＳトランジスタＭ１５’，Ｍ１６’に定電流を供給する電流源として機能するＮ型のＭＯＳトランジスタＭ１４と、を備えている。ＭＯＳトランジスタＭ１５’，Ｍ１６’は、それぞれウエル端子を備え、その各ウエル端子に差動増幅器６０からの出力電圧が供給されることにより、ＭＯＳトランジスタＭ１５’，Ｍ１６’の各ウエル電圧が制御されるようになっている。
ここで、差動入力部１０ＡのＰ型のＭＯＳトランジスタＭ２，Ｍ３および差動入力部１０ＣのＮ型のＭＯＳトランジスタＭ１５’，Ｍ１６’の具体的な構造例は、図７に示すようになっており、この点について後述する。
加算部８０は、差動入力部１０Ａの電流と差動入力部１０Ｃの電流とを加算するための回路である。
加算部８０は、差動入力部１０Ａの電流と差動入力部１０Ｃの電流とを加算するための回路である。
このため、加算部８０は、ＭＯＳトランジスタＭ３との間で折り返し型のカスコード回路を構成するＮ型のＭＯＳトランジスタＭ６と、ＭＯＳトランジスタＭ２との間で折り返し型のカスコード回路を構成するＮ型のＭＯＳトランジスタＭ７と、ＭＯＳトランジスタＭ３，Ｍ６に定電流を供給する第１電流源として機能するＮ型のＭＯＳトランジスタＭ８と、ＭＯＳトランジスタＭ２，Ｍ７に定電流を供給する第２電流源として機能するＮ型のＭＯＳトランジスタＭ９と、を備えている。
さらに、加算部８０は、ＭＯＳトランジスタＭ１５’との間で折り返し型のカスコード回路を構成するＰ型のＭＯＳトランジスタＭ１２と、ＭＯＳトランジスタＭ１６’との間で折り返し型のカスコード回路を構成するＰ型のＭＯＳトランジスタＭ１３と、ＭＯＳトランジスタＭ１５’，Ｍ１２に定電流を供給する第３電流源として機能するＭＯＳトランジスタＭ４と、ＭＯＳトランジスタＭ１６’，Ｍ１３に定電流を供給する第４電流源として機能するＭＯＳトランジスタＭ５と、を備えている。
出力部４０は、加算部８０から出力される信号が、Ｎ型のＭＯＳトランジスタＭ１１を能動負荷とするＰ型のＭＯＳトランジスタＭ１０により増幅され、出力されるようになっている。また、出力部４０は、図６に示すように、位相補償を行うための抵抗Ｒ１０とキャパシタＣ１０とを含んでいる。
差動増幅器５０は、ＭＯＳトランジスタＭ２，Ｍ３のソース電圧と、所定の基準電圧Ｖｒｅｆとを比較し、この比較結果に応じて出力電圧を生成し、この生成した出力電圧を、ＭＯＳトランジスタＭ２，Ｍ３のウエル電圧としてその各ウエル端子に供給するようになっている。
差動増幅器５０は、ＭＯＳトランジスタＭ２，Ｍ３のソース電圧と、所定の基準電圧Ｖｒｅｆとを比較し、この比較結果に応じて出力電圧を生成し、この生成した出力電圧を、ＭＯＳトランジスタＭ２，Ｍ３のウエル電圧としてその各ウエル端子に供給するようになっている。
差動増幅器６０は、ＭＯＳトランジスタＭ１５’，Ｍ１６’のソース電圧と、所定の基準電圧Ｖｒｅｆ’とを比較し、この比較結果に応じて出力電圧を生成し、この生成した出力電圧を、ＭＯＳトランジスタＭ１５’，Ｍ１６’のウエル電圧としてその各ウエル端子に供給するようになっている。なお、差動増幅器６０の具体的な構成は、図３に示す差動増幅器５０と同様である。
次に、差動入力部１０Ｃの詳細な構成について、図６を参照して説明する。
図６に示すように、差動対を構成する一方のＭＯＳトランジスタＭ１５’のゲートは反転入力端子１に接続され、そのゲートに反転入力信号が供給されるようになっている。また、差動対を構成する他方のＭＯＳトランジスタＭ１６’のゲートは非反転入力端子２に接続され、そのゲートに非反転入力信号が入力されるようになっている。
図６に示すように、差動対を構成する一方のＭＯＳトランジスタＭ１５’のゲートは反転入力端子１に接続され、そのゲートに反転入力信号が供給されるようになっている。また、差動対を構成する他方のＭＯＳトランジスタＭ１６’のゲートは非反転入力端子２に接続され、そのゲートに非反転入力信号が入力されるようになっている。
ＭＯＳトランジスタＭ１５’，Ｍ１６’の各ソースは共通接続され、その共通接続部がＭＯＳトランジスタＭ１４のドレインに接続されている。ＭＯＳトランジスタＭ１５’のドレインは、ＭＯＳトランジスタＭ１２のソースと接続されている。ＭＯＳトランジスタＭ１６’のドレインは、ＭＯＳトランジスタＭ１３のソースと接続されている。ＭＯＳトランジスタＭ１５’，Ｍ１６’の各ウエル端子は共通接続されている。
差動増幅部６０の−入力端子には、ＭＯＳトランジスタＭ１５’，Ｍ１６’のソース電圧が供給されるようになっている。また、差動増幅器６０の＋入力端子は基準電圧入力端子８と接続され、その＋入力端子には所定の基準電圧Ｖｒｅｆ’が供給されるようになっている。さらに、差動増幅部６０の出力電圧はＭＯＳトランジスタＭ１５’，Ｍ１６’の各ウエル端子に供給され、その出力電圧によりＭＯＳトランジスタＭ１５’，Ｍ１６’の各ウエル電圧が制御されるようになっている。
ＭＯＳトランジスタＭ１４のゲートはバイアス端子１１に接続され、そのゲートに所定のバイアス電圧が印加されるようになっている。また、ＭＯＳトランジスタＭ１４のソースには、電源電圧Ｖｓｓが供給されるようになっている。
ＭＯＳトランジスタＭ１４のゲートはバイアス端子１１に接続され、そのゲートに所定のバイアス電圧が印加されるようになっている。また、ＭＯＳトランジスタＭ１４のソースには、電源電圧Ｖｓｓが供給されるようになっている。
次に、差動入力部１０ＡのＰ型のＭＯＳトランジスタＭ２，Ｍ３および差動入力部１０ＣのＮ型のＭＯＳトランジスタＭ１５’，Ｍ１６’の構造例について説明する。
これらのＭＯＳトランジスタは、ディープＮウエル（ｄｅｅｐ Ｎウエル）を有するＣＭＯＳプロセスにより製造されるＣＭＯＳ回路で実現できるので、その構造例について図７を参照して説明する。ここで、このような構造は、トリプルウエル構造ともいわれている。
このＣＭＯＳ回路は、図７に示すように、Ｐ型基板２１３に形成されるＮ型のＭＯＳトランジスタ２００’とＰ型のＭＯＳトランジスタ３００とからなり、図２に示すＣＭＯＳ回路と比較してＭＯＳトランジスタ２００’の構造が異なる。
これらのＭＯＳトランジスタは、ディープＮウエル（ｄｅｅｐ Ｎウエル）を有するＣＭＯＳプロセスにより製造されるＣＭＯＳ回路で実現できるので、その構造例について図７を参照して説明する。ここで、このような構造は、トリプルウエル構造ともいわれている。
このＣＭＯＳ回路は、図７に示すように、Ｐ型基板２１３に形成されるＮ型のＭＯＳトランジスタ２００’とＰ型のＭＯＳトランジスタ３００とからなり、図２に示すＣＭＯＳ回路と比較してＭＯＳトランジスタ２００’の構造が異なる。
すなわち、ＭＯＳトランジスタ２００’では、Ｐウエル２０３とＰ型基板２１３との間に、ディープＮウエル２１７が挿入され、そのディープＮウエル２１７に電圧を供給するためのウエル端子２１８が接続されている。
一般に、ウエル端子２１８には上側（高電位側）の電圧Ｖｄｄが供給されている。このように、ディープＮウエル２１７を形成することによって、Ｐウエル２０３の電圧がソース２０１またはドレイン２０２とＰウエル２０３の間で形成されるダイオードがオンしない限り、下側の電源電圧Ｖｓｓから上側の電源電圧Ｖｄｄの範囲で任意の電圧を供給することが可能になる。
一般に、ウエル端子２１８には上側（高電位側）の電圧Ｖｄｄが供給されている。このように、ディープＮウエル２１７を形成することによって、Ｐウエル２０３の電圧がソース２０１またはドレイン２０２とＰウエル２０３の間で形成されるダイオードがオンしない限り、下側の電源電圧Ｖｓｓから上側の電源電圧Ｖｄｄの範囲で任意の電圧を供給することが可能になる。
従って、図７に示すような構造からなるＮ型のＭＯＳトランジスタ２００’を、差動入力部１０Ｃに使用されるＮ型のＭＯＳトランジスタＭ１５’，Ｍ１６’として使用でき、Ｐ型のＭＯＳトランジスタ３００を、差動入力部１０Ａに使用されるＰ型のＭＯＳトランジスタＭ２，Ｍ３として使用できる。
このような構成からなる第４実施形態によれば、差動増幅器６０が、ＭＯＳトランジスタＭ１５’，Ｍ１６’のソース電圧と、基準電圧Ｖｒｅｆ’とを比較し、この比較結果に応じて出力電圧を生成し、この生成した出力電圧を、ＭＯＳトランジスタＭ１５’，Ｍ１６’のウエル電圧としてウエル端子に供給する。
このような構成からなる第４実施形態によれば、差動増幅器６０が、ＭＯＳトランジスタＭ１５’，Ｍ１６’のソース電圧と、基準電圧Ｖｒｅｆ’とを比較し、この比較結果に応じて出力電圧を生成し、この生成した出力電圧を、ＭＯＳトランジスタＭ１５’，Ｍ１６’のウエル電圧としてウエル端子に供給する。
ここで、基準電圧Ｖｒｅｆ’は、電流源用のＭＯＳトランジスタＭ１４が正常に動作する電圧を供給すれば良いので、例えば、最低でも０．０５Ｖから０．２Ｖ程度でよい。このため、第４実施形態では、差動入力部１０ＣのＭＯＳトランジスタＭ１５，Ｍ１６の入力に対する電圧範囲は、図５に示す第３実施形態の場合と同じように大きく広げることが可能になる。一例として、Ｖｔｈｎ＝０．３Ｖ、Δ＝０．２Ｖ、γ＝０．３とすると動作可能な範囲は、０．２４Ｖ程度広げることが可能になる。
従って、図５の第３実施形態の場合には０．９６Ｖでレイルトゥレイル動作が可能であったが、図６の第４実施形態の場合には０．７２Ｖでレイルトゥレイル動作が可能となり、さらに低い電源電圧のもとで演算増幅器は動作することになる。
なお、第３実施形態および第４実施形態は、その入力端子は全てＭＯＳトランジスタのゲート端子のみにしか接続していないので、入力電流がゼロである。
なお、第３実施形態および第４実施形態は、その入力端子は全てＭＯＳトランジスタのゲート端子のみにしか接続していないので、入力電流がゼロである。
［第５実施形態］
次に、第５実施形態に係る演算増幅器について、図１４を用いて説明する。
この第５実施形態の回路は、図１に示す第２実施形態と比較すると、図１におけるウエル電圧制御部である差動増幅器５０を、図１４に示すように差動増幅器１５０に置き換えたものであり、それ以外の構成は図１と同じである。
図１に示す第２実施形態では、各部を駆動させる電源電圧について特に説明しなかった。すなわち、全ての回路において、正の電源ならびに負の電源それぞれは共通に接続されている。
しかし、この第５実施形態では、図１４に示すように、差動増幅器１５０に供給されている正の電源電圧が共通に使用されるＶｄｄでなく、そのＶｄｄの２倍の電圧である２Ｖｄｄになるようにした。
次に、第５実施形態に係る演算増幅器について、図１４を用いて説明する。
この第５実施形態の回路は、図１に示す第２実施形態と比較すると、図１におけるウエル電圧制御部である差動増幅器５０を、図１４に示すように差動増幅器１５０に置き換えたものであり、それ以外の構成は図１と同じである。
図１に示す第２実施形態では、各部を駆動させる電源電圧について特に説明しなかった。すなわち、全ての回路において、正の電源ならびに負の電源それぞれは共通に接続されている。
しかし、この第５実施形態では、図１４に示すように、差動増幅器１５０に供給されている正の電源電圧が共通に使用されるＶｄｄでなく、そのＶｄｄの２倍の電圧である２Ｖｄｄになるようにした。
以下、このような構成からなる第５実施形態の動作について説明するが、第２実施形態での説明と共通するところは省いて説明する。
図１４のウエル電圧制御部である差動増幅器１５０は電源電圧が２Ｖｄｄであるので、差動増幅器１５０の出力電圧もＶｓｓ〜２Ｖｄｄとなる。通常、Ｖｓｓ＝０であるので、電源電圧をＶｄｄから２Ｖｄｄに置き換えることによって出力電圧範囲は２倍になる。
このため、第５実施形態では、ＭＯＳトランジスタＭ２，Ｍ３の制御できるウエル電圧範囲を大幅に拡張することができて、第２実施形態の場合に比べてより一層の入力電圧範囲の拡張が期待できる。
図１４のウエル電圧制御部である差動増幅器１５０は電源電圧が２Ｖｄｄであるので、差動増幅器１５０の出力電圧もＶｓｓ〜２Ｖｄｄとなる。通常、Ｖｓｓ＝０であるので、電源電圧をＶｄｄから２Ｖｄｄに置き換えることによって出力電圧範囲は２倍になる。
このため、第５実施形態では、ＭＯＳトランジスタＭ２，Ｍ３の制御できるウエル電圧範囲を大幅に拡張することができて、第２実施形態の場合に比べてより一層の入力電圧範囲の拡張が期待できる。
次に、第５実施形態に係る演算増幅器の動作について、図１５を用いてより具体的に説明する。
図１５は図４で説明したように、横軸は入力電圧Ｖｉｎを示しており、縦軸のＡはＭＯＳトランジスタＭ２、Ｍ３のソース端子の電圧を示し、ＢはＭＯＳトランジスタＭ２，Ｍ３のウエル電圧を示す。また、比較のために、差動増幅器１５０に供給する電源電圧がＶｄｄの場合のＭ２，Ｍ３のソース電圧をＣ、Ｍ２，Ｍ３のウエル電圧をＤとする。言い換えると、Ｃ，Ｄは図１に示す演算増幅器を用いた時のグラフに相当する。
図１５は図４で説明したように、横軸は入力電圧Ｖｉｎを示しており、縦軸のＡはＭＯＳトランジスタＭ２、Ｍ３のソース端子の電圧を示し、ＢはＭＯＳトランジスタＭ２，Ｍ３のウエル電圧を示す。また、比較のために、差動増幅器１５０に供給する電源電圧がＶｄｄの場合のＭ２，Ｍ３のソース電圧をＣ、Ｍ２，Ｍ３のウエル電圧をＤとする。言い換えると、Ｃ，Ｄは図１に示す演算増幅器を用いた時のグラフに相当する。
図１５を図４と比較すると、図４で示してある領域ｃに相当する領域ｆが非常に狭くなっている。これは、第５実施形態の場合に、より一層動作範囲を拡張させるという効果を得るためにＰＭＯＳトランジスタのしきい値の絶対値を小さくするか、または電流を減少させる或いは（Ｗ／Ｌ）を大きくすることでΔを小さくさせて、領域ｃを狭くしている。ここで、Δの説明は上記の（３）式の説明を参照のこと。
なお、しきい値を変更するためには、ＭＯＳトランジスタの製造工程において、しきい値調整用の不純物の打ち込み量を増減することで容易に達成できる。
ここで、電源電圧Ｖｄｄ＝０．６Ｖ、Ｖｔｈｐ＝ ０．３Ｖ、Δ＝０．２Ｖ，γ＝０．３の場合を例として考える。
なお、しきい値を変更するためには、ＭＯＳトランジスタの製造工程において、しきい値調整用の不純物の打ち込み量を増減することで容易に達成できる。
ここで、電源電圧Ｖｄｄ＝０．６Ｖ、Ｖｔｈｐ＝ ０．３Ｖ、Δ＝０．２Ｖ，γ＝０．３の場合を例として考える。
まず、差動増幅器１５０の正の電源電圧がＶｄｄの場合について説明する。
入力電圧Ｖｉｎが領域ｆにある場合、ウエル電圧が負の電源に到達しており、しきい値の制御が有効に働かなくなっている。領域ｅはしきい値制御が有効に働いており、ソース電圧は０．５Ｖと一定になり、図１の演算増幅器は正常に動作する。
領域ｄはウエル電圧がＶｄｄ、すなわち差動増幅器の正の電源０．６Ｖに到達しており、しきい値制御は働いていない。しかし、図１４の全ての回路が正常に働いており、演算増幅器は正常に動作する。
入力電圧Ｖｉｎが領域ｆにある場合、ウエル電圧が負の電源に到達しており、しきい値の制御が有効に働かなくなっている。領域ｅはしきい値制御が有効に働いており、ソース電圧は０．５Ｖと一定になり、図１の演算増幅器は正常に動作する。
領域ｄはウエル電圧がＶｄｄ、すなわち差動増幅器の正の電源０．６Ｖに到達しており、しきい値制御は働いていない。しかし、図１４の全ての回路が正常に働いており、演算増幅器は正常に動作する。
領域ａ，ｂ，ｃでは、ソース電圧の振る舞いを示すＣの傾きが領域ｄに比べて緩やかになっており、演算増幅器は正常に動作しない。この領域ａ，ｂ，ｃについて詳しく説明する。
図の場合は、ＭＯＳトランジスタＭ２，Ｍ３のソース電圧が０．４Ｖ以下になると正常に動作しない。何故なら、入力ＭＯＳトランジスタＭ２，Ｍ３および電流源として働くＭＯＳトランジスタＭ８、Ｍ９が正常に動作するためにはそれぞれソース・ドレイン間にある所定の電圧が必要であり、ソース電圧Ｖｓをある値より下げることができなくなるのである。
図の場合は、ＭＯＳトランジスタＭ２，Ｍ３のソース電圧が０．４Ｖ以下になると正常に動作しない。何故なら、入力ＭＯＳトランジスタＭ２，Ｍ３および電流源として働くＭＯＳトランジスタＭ８、Ｍ９が正常に動作するためにはそれぞれソース・ドレイン間にある所定の電圧が必要であり、ソース電圧Ｖｓをある値より下げることができなくなるのである。
この場合、それぞれ必要な電圧の和が０．４であるために、ソース電圧が０．４Ｖより小さい所では、ＭＯＳトランジスタＭ２，Ｍ３またはＭＯＳトランジスタＭ８，Ｍ９のいずれかが、必要なソース・ドレイン間電圧以下になり正常に動作しなくなるのである。この場合の０．４Ｖは代表的な値であり、ＭＯＳトランジスタの性能、設計条件によって変動する。一般には、しきい値電圧の製造ばらつき変動、温度によるしきい値変動等を考慮すると正常動作として設定した０．４Ｖという数値を格段に下げることは期待することができない。
次に、差動増幅器１５０の正の電源電圧が２Ｖｄｄの場合について説明する。
入力電圧が領域ｆにある場合、ウエル電圧が負の電源に到達しておりしきい値の制御が有効に働かなくなっている。領域ｃ、ｄ、ｅはしきい値制御が有効に働いており、ソース電圧は０．５Ｖと一定になり、図１の演算増幅器は正常に動作する。
正の電源電圧がＶｄｄの場合この領域はｅのみであるので、正の電源電圧を２Ｖｄｄにすることによって格段に広くなっていることがわかる。領域ｂはウエル電圧が２Ｖｄｄすなわち差動増幅器の正の電源電圧１．２Ｖに到達しており、しきい値制御は働いていない。しかし、図１４の全ての回路が正常に働いており、演算増幅器は正常に動作する。これは、正の電源電圧がＶｄｄの場合の領域ｄに相当する。
入力電圧が領域ｆにある場合、ウエル電圧が負の電源に到達しておりしきい値の制御が有効に働かなくなっている。領域ｃ、ｄ、ｅはしきい値制御が有効に働いており、ソース電圧は０．５Ｖと一定になり、図１の演算増幅器は正常に動作する。
正の電源電圧がＶｄｄの場合この領域はｅのみであるので、正の電源電圧を２Ｖｄｄにすることによって格段に広くなっていることがわかる。領域ｂはウエル電圧が２Ｖｄｄすなわち差動増幅器の正の電源電圧１．２Ｖに到達しており、しきい値制御は働いていない。しかし、図１４の全ての回路が正常に働いており、演算増幅器は正常に動作する。これは、正の電源電圧がＶｄｄの場合の領域ｄに相当する。
領域ａではソース電圧の振る舞いを示すＡの傾きが領域ｂに比べて緩やかになっており、演算増幅器は正常に動作しない。このようにウエル電圧を制御する差動増幅器の電源がＶｄｄから２Ｖｄｄにすることによって、演算増幅器が正常に動作する範囲が領域ｃ、ｄの分だけ広げることができる。
このように、第５実施形態では、ウエル電圧を制御する差動増幅器１５０に用いる電圧電圧を演算増幅器の本体部分である差動入力部１０、カスコード電流源部２０、カレントミラー部３０、出力部４０に用いられている正側の電源Ｖｄｄとは別のより高い電源を使用することで動作範囲を拡大できる。
このように、第５実施形態では、ウエル電圧を制御する差動増幅器１５０に用いる電圧電圧を演算増幅器の本体部分である差動入力部１０、カスコード電流源部２０、カレントミラー部３０、出力部４０に用いられている正側の電源Ｖｄｄとは別のより高い電源を使用することで動作範囲を拡大できる。
しかも、その電源電圧が高ければ高いほどより動作範囲を広げることができる。しかし、この電源電圧には上限がある。
すなわち、ＭＯＳトランジスタを形成するプロセス毎に耐圧の制限があり、その上限耐圧を越えない範囲で使用しなくてはいけないからである。
また、演算増幅器を低電圧で動作させる目的で差動増幅器１５０を使用する時は、別に高い電源電圧を用意しないことが多いからである。
すなわち、ＭＯＳトランジスタを形成するプロセス毎に耐圧の制限があり、その上限耐圧を越えない範囲で使用しなくてはいけないからである。
また、演算増幅器を低電圧で動作させる目的で差動増幅器１５０を使用する時は、別に高い電源電圧を用意しないことが多いからである。
この場合には、ＩＣチップ外または内蔵で昇圧回路を設置する必要があるが、昇圧回路の出力電圧を高くすると回路が複雑になるし、また電力効率が悪くなるという問題も発生するため、むやみに高い電圧をいつでも使用できるとは限らない。しかし、差動増幅器１５０に使用する電圧を高くするだけで、容易に動作範囲を拡大できる。
ここで、差動入力部１０のＭＯＳトランジスタがＰＭＯＳの場合は、ウエルに印加する電圧がソース電圧より高い場合はなんら問題がないが、逆に低すぎるとソース・ウエル間の寄生ダイオードがオンしてしきい値電圧制御ができなくなる。従って、負側の電源を下げても効果はない。逆に、ＮＭＯＳの場合には、ウエル電圧がソース電圧より高いと寄生ダイオードがオンするので、ウエル電圧を制御するウエル制御部の負側の電源電圧をより低い電圧に置き換えることによって同じような効果を得ることができる。
ここで、差動入力部１０のＭＯＳトランジスタがＰＭＯＳの場合は、ウエルに印加する電圧がソース電圧より高い場合はなんら問題がないが、逆に低すぎるとソース・ウエル間の寄生ダイオードがオンしてしきい値電圧制御ができなくなる。従って、負側の電源を下げても効果はない。逆に、ＮＭＯＳの場合には、ウエル電圧がソース電圧より高いと寄生ダイオードがオンするので、ウエル電圧を制御するウエル制御部の負側の電源電圧をより低い電圧に置き換えることによって同じような効果を得ることができる。
すなわち、図６の差動増幅器６０の負側の電源電圧をＶｓｓより低い電圧にすることによって、ＮＭＯＳ側の動作範囲をより一層拡大することができるのである。
さて、Ｖｄｄよりも高い正側の電源電圧またはＶｓｓよりも低い負側の電源電圧を昇圧回路または降圧回路を用いて生成することは有効な手法である。すなわち、最適な電源電圧をＬＳＩの外の部品に依存することなく生成できるからである。しかし、昇圧回路を新たに設置することで余分な回路、余分な電力が必要になる。
さて、Ｖｄｄよりも高い正側の電源電圧またはＶｓｓよりも低い負側の電源電圧を昇圧回路または降圧回路を用いて生成することは有効な手法である。すなわち、最適な電源電圧をＬＳＩの外の部品に依存することなく生成できるからである。しかし、昇圧回路を新たに設置することで余分な回路、余分な電力が必要になる。
ウエル電圧制御用の増幅器は必要とする出力電流が殆どないという理由により、電力の観点であまり負担にならないが、ウエル電圧制御用の増幅器の出力部のみＶｄｄより高い正側の電源を供給して、出力部以外の回路は正側の電源であるＶｄｄを用いることで、昇圧回路の負担が一層軽くなり回路的にも電力的にも軽減できるという長所が得られる。
図１６には、電源をそれぞれ別にした場合のウエル電圧制御用の差動増幅器の一例を示す。この差動増幅器は、図１６に示すように、差動入力部８１と、出力部８２とを、備えている。
図１６には、電源をそれぞれ別にした場合のウエル電圧制御用の差動増幅器の一例を示す。この差動増幅器は、図１６に示すように、差動入力部８１と、出力部８２とを、備えている。
差動入力部８１は、差動信号を入力する差動対からなるＮ型のＭＯＳトランジスタＭ４１、Ｍ４２と、電流源として機能するＮ型のＭＯＳトランジスタＭ４０と、Ｐ型ＭＯＳトランジスタＭ４３，Ｍ４４と、カスコードトランジスタとして機能するＰ型のＭＯＳトランジスタＭ４５，Ｍ４６と、カレントミラー回路を構成するＮ型のＭＯＳトランジスタＭ４７、Ｍ４８とを備えている。
出力部８２は、差動入力部８１から出力される信号が、Ｐ型のＭＯＳトランジスタＭ４９を能動負荷とするＮ型のＭＯＳトランジスタＭ５０により増幅され、出力されるようになっている。また、出力部８２は、図１６に示すように、位相補償を行うための抵抗Ｒ４０とキャパシタＣ４０とを含んでいる。
さらに詳述すると、差動対を構成する一方のＭＯＳトランジスタＭ４１のゲートは反転入力端子７０に接続され、そのゲートに反転入力信号が入力されるようになっている。また、差動対を構成する他方のＭＯＳトランジスタＭ４２のゲートは非反転入力端子７１に接続され、そのゲートに非反転入力信号が入力されるようになっている。
さらに詳述すると、差動対を構成する一方のＭＯＳトランジスタＭ４１のゲートは反転入力端子７０に接続され、そのゲートに反転入力信号が入力されるようになっている。また、差動対を構成する他方のＭＯＳトランジスタＭ４２のゲートは非反転入力端子７１に接続され、そのゲートに非反転入力信号が入力されるようになっている。
ＭＯＳトランジスタＭ４１，Ｍ４２の各ソースは共通接続され、その共通接続部がＭＯＳトランジスタＭ４０のドレインに接続されている。また、ＭＯＳトランジスタＭ４１，Ｍ４２の各ドレインは、電流源を構成するＭＯＳトランジスタＭ４３，Ｍ４４の対応するドレインに、およびカスコード回路を構成するＭＯＳトランジスタＭ４５，Ｍ４６の対応するソースにそれぞれ接続されている。さらに、ＭＯＳトランジスタＭ４３，Ｍ４４の各ソースは共通接続され、その共通接続部には電源電圧Ｖｄｄが供給される端子７７に接続されるようになっている。ＭＯＳトランジスタＭ４３，Ｍ４４の各ゲートは共通接続され、その共通接続部はバイアス端子７３に接続されている。ＭＯＳトランジスタＭ４５，Ｍ４６の各ゲートは共通接続され、その共通接続部はバイアス端子７４に接続されている。
ＭＯＳトランジスタＭ４７，Ｍ４８は、カレントミラーを構成している。すなわち、ＭＯＳトランジスタＭ４７，Ｍ４８は、その各ゲートが共通接続され、その共通接続部がＭＯＳトランジスタＭ４７のドレインに接続されている。さらに、ＭＯＳトランジスタＭ４７，Ｍ４８の各ソースは共通接続され、その共通接続部には電源電圧Ｖｓｓが供給される端子７９が接続されるようになっている。
またＭＯＳトランジスタＭ４７、Ｍ４８の各ドレインはカスコード回路として構成するＭＯＳトランジスタＭ４５，Ｍ４６のドレインにそれぞれ接続されている。
ＭＯＳトランジスタＭ４０のゲートはバイアス端子７２に接続され、そのゲートに所定のバイアス電圧が印加されるようになっている。また、ＭＯＳトランジスタＭ４０のソースには、電源電圧Ｖｓｓが供給されるよう端子７９に接続されている。
ＭＯＳトランジスタＭ４０のゲートはバイアス端子７２に接続され、そのゲートに所定のバイアス電圧が印加されるようになっている。また、ＭＯＳトランジスタＭ４０のソースには、電源電圧Ｖｓｓが供給されるよう端子７９に接続されている。
ＭＯＳトランジスタＭ５０のゲートは、ＭＯＳトランジスタＭ４６とＭＯＳトランジスタ４８との共通接続部と接続されている。また、ＭＯＳトランジスタＭ５０は、そのソースに電源電圧Ｖｓｓが供給される端子７９に接続されており、そのドレインが出力端子７６に接続されている。
ＭＯＳトランジスタＭ４９のゲートはバイアス端子７５に接続され、そのゲートに所定のバイアス電圧が印加されるようになっている。また、ＭＯＳトランジスタＭ４９は、そのソースに電源電圧Ｖｄｄと別の電圧であるＶｄｄ２が供給される端子７８に接続されており、そのドレインが出力端子７６に接続されている。
ＭＯＳトランジスタＭ４９のゲートはバイアス端子７５に接続され、そのゲートに所定のバイアス電圧が印加されるようになっている。また、ＭＯＳトランジスタＭ４９は、そのソースに電源電圧Ｖｄｄと別の電圧であるＶｄｄ２が供給される端子７８に接続されており、そのドレインが出力端子７６に接続されている。
さらに、ＭＯＳトランジスタＭ４６とＭＯＳトランジスタＭ４８の共通接続部と、出力端子との間に、抵抗Ｒ４０とキャパシタＣ４０とが直列接続され、この直列回路が位相補償回路を形成している。
なお、図１６において、電流源として動作するＭＯＳトランジスタＭ４９のゲート端子に供給するバイアス電圧はＭ４９と対で形成するカレントミラー回路によって生成することで最適なバイアス電圧が容易に生成できる。図１７に、その具体的な回路を示す。
なお、図１６において、電流源として動作するＭＯＳトランジスタＭ４９のゲート端子に供給するバイアス電圧はＭ４９と対で形成するカレントミラー回路によって生成することで最適なバイアス電圧が容易に生成できる。図１７に、その具体的な回路を示す。
ＭＯＳトランジスタＭ４９は、図１６の出力部８２を構成するＭＯＳトランジスタＭ４９であり、ＭＯＳトランジスタＭ５１とＭＯＳトランジスタＭ４９でカレントミラー回路を構成している。端子７５にバイアス電流を供給することでカレントミラー回路の作用により、ＭＯＳトランジスタＭ４９にも設定された電流が流れることになる。このような回路構成によって別の電源電圧Ｖｄｄ２はＶｄｄに対して任意の値が設定できる。
このようにして構成される差動増幅器は、原理的には、出力部８２の電源電圧を供給する端子７８が差動入力部８１の電源電圧を供給する端子７７と別個に設けられていること以外同じである。
また、図１６に示す差動増幅器は、出力部８２の電源をＶｄｄよりも高い電圧であるＶｄｄ２を用いることによって、出力電圧をＶｓｓからＶｄｄ２まで拡大することが容易にできる。
また、図１６に示す差動増幅器は、出力部８２の電源をＶｄｄよりも高い電圧であるＶｄｄ２を用いることによって、出力電圧をＶｓｓからＶｄｄ２まで拡大することが容易にできる。
従って、図１６に示す差動増幅器を図１４の差動増幅器１５０と置き換えることによって、差動入力部１０のＭＯＳトランジスタＭ２，Ｍ３のウエル電圧の制御範囲をＶｄｄからＶｄｄ２に拡大することができるようになる。
図１６のような回路の増幅器で構成すると、Ｖｄｄ２に必要な電流は出力部のみであるため、差動増幅器１５０のように全体にＶｄｄ２を供給する場合に比べて、Ｖｄｄ２を生成する電源の負担を小さくすることができる。
図１６のような回路の増幅器で構成すると、Ｖｄｄ２に必要な電流は出力部のみであるため、差動増幅器１５０のように全体にＶｄｄ２を供給する場合に比べて、Ｖｄｄ２を生成する電源の負担を小さくすることができる。
また、回路のシステム上、電源がＶｓｓとＶｄｄの１組しかない場合が多いが、Ｖｄｄ２に流れる電流が非常に小さいので、昇圧回路を同一チップ上に容易に形成できる。こうすることで、外部からはＶｄｄのみを供給するだけで、低電圧でかつ広い入力電圧範囲を有する演算増幅器を提供できる。
なお、図１６の例では出力が電源電圧Ｖｄｄよりも高い電圧を出力する場合について述べたが、逆に出力が電源電圧Ｖｓｓよりも低い電圧を出力する場合には、図３の出力部のＭ２６のソースをＶｓｓと異なるＶｓｓ２が供給できる別の端子に接続されており、さらにＭ２６のゲートにはバイアス端子３４ではなく、Ｍ２６と対で構成されるカレントミラー回路で形成されるバイアス電圧が供給できる。
なお、図１６の例では出力が電源電圧Ｖｄｄよりも高い電圧を出力する場合について述べたが、逆に出力が電源電圧Ｖｓｓよりも低い電圧を出力する場合には、図３の出力部のＭ２６のソースをＶｓｓと異なるＶｓｓ２が供給できる別の端子に接続されており、さらにＭ２６のゲートにはバイアス端子３４ではなく、Ｍ２６と対で構成されるカレントミラー回路で形成されるバイアス電圧が供給できる。
（その他）
第５実施形態は、図１に示す第１実施形態のウエル電圧制御部である差動増幅器５０を、図１４に示すように差動増幅器１５０に置き換えたものであり、差動増幅器１５０の電源電圧を２Ｖｄｄにしたものである。
このように、ウエル電圧制御部としての差動増幅器における電源電圧を、他の回路部分における電源電圧よりも大きくするという構成は、図５、図６、および図１２に示す各実施形態におけるウエル電圧制御部としての差動増幅器についても、同様に実施することができる。
第５実施形態は、図１に示す第１実施形態のウエル電圧制御部である差動増幅器５０を、図１４に示すように差動増幅器１５０に置き換えたものであり、差動増幅器１５０の電源電圧を２Ｖｄｄにしたものである。
このように、ウエル電圧制御部としての差動増幅器における電源電圧を、他の回路部分における電源電圧よりも大きくするという構成は、図５、図６、および図１２に示す各実施形態におけるウエル電圧制御部としての差動増幅器についても、同様に実施することができる。
１０、１０Ａ〜１０Ｃ 差動入力部
２０ カスコード電流源部
３０ カレントミラー部
４０ 出力部
５０、６０ 差動増幅器
７０ 差動増幅部
８０ 加算部
２０ カスコード電流源部
３０ カレントミラー部
４０ 出力部
５０、６０ 差動増幅器
７０ 差動増幅部
８０ 加算部
Claims (9)
- ウエル端子をそれぞれ有し、差動信号を入力する差動対のＭＯＳトランジスタと、この差動対のＭＯＳトランジスタに定電流を供給する電流源とを含む差動入力部と、
前記差動対のＭＯＳトランジスタの負荷として動作するＭＯＳトランジスタ対で構成されるロード部と、
前記差動対のＭＯＳトランジスタのソース電圧と所定の基準電圧とを比較し、この比較結果に応じて生成される出力信号を前記各ウエル端子に供給し、前記差動対のＭＯＳトランジスタの各ウエル電圧を制御するウエル電圧制御部と、
を備え、
前記ウエル電圧制御部に供給する正側または負側どちらか一方の電源の全部または一部が、前記ウエル電圧制御部以外に供給している電圧よりも正側の電圧に高い電圧を供給するか、或いは負側の電圧より低い電圧を供給することを特徴とする演算増幅器。 - ウエル端子をそれぞれ有し、差動信号を入力する第１差動対のＭＯＳトランジスタと、この第１差動対のＭＯＳトランジスタに定電流を供給する第１電流源とを含む第１差動入力部と、
前記差動信号を入力し、第１差動対のＭＯＳトランジスタとは極性が逆である第２差動対のＭＯＳトランジスタと、この第２差動対のＭＯＳトランジスタに定電流を供給する第２電流源とを含む第２差動入力部と、
前記第１差動入力部からの電流と前記第２差動入力部からの電流を加算するための加算部と、
前記第１差動対のＭＯＳトランジスタのソース電圧と所定の基準電圧とを比較し、この比較結果に応じて生成される出力信号を前記各ウエル端子に供給し、前記第１差動対のＭＯＳトランジスタの各ウエル電圧を制御するウエル電圧制御部と、
を備え、
前記ウエル電圧制御部に供給する正側または負側どちらか一方の電源の全部または一部が、前記ウエル電圧制御部以外に供給している電圧よりも正側の電圧に高い電圧を供給するか、或いは負側の電圧より低い電圧を供給することを特徴とする演算増幅器。 - ウエル端子をそれぞれ有し、差動信号を入力する第１差動対のＭＯＳトランジスタと、この第１差動対のＭＯＳトランジスタに定電流を供給する第１電流源とを含む第１差動入力部と、
ウエル端子をそれぞれ有し、前記差動信号を入力する第１差動対のＭＯＳトランジスタ対とは極性が逆である第２差動対のＭＯＳトランジスタと、この第２差動対のＭＯＳトランジスタに定電流を供給する第２電流源とを含む第２差動入力部と、
前記第１差動入力部からの電流と前記第２差動入力部からの電流を加算するための加算部と、
前記第１差動対のＭＯＳトランジスタのソース電圧と所定の第１基準電圧とを比較し、この比較結果に応じて生成される出力信号を前記第１差動対のＭＯＳトランジスタの各ウエル端子に供給し、その各ウエル電圧を制御する第１ウエル電圧制御部と、
前記第２差動対のＭＯＳトランジスタのソース電圧と所定の第２基準電圧とを比較し、この比較結果に応じて生成される出力信号を前記第２差動対のＭＯＳトランジスタの各ウエル端子に供給し、その各ウエル電圧を制御する第２ウエル電圧制御部と、
を備え、
前記第１ウエル電圧制御部または第２ウエル電圧制御部に供給する正側または負側どちらか一方の電源の全部または一部が、前記第１ウエル電圧制御部または第２ウエル電圧制御部以外に供給している電圧よりも正側の電圧に高い電圧を供給するか、或いは負側の電圧より低い電圧を供給することを特徴とする演算増幅器。 - ウエル端子をそれぞれ有し、差動信号を入力する差動対のＭＯＳトランジスタと、この差動対のＭＯＳトランジスタに定電流を供給する電流源とを含む差動入力部と、
前記差動対のＭＯＳトランジスタとの間で折り返し型のカスコード回路を構成するＭＯＳトランジスタ対と、このＭＯＳトランジスタ対にそれぞれ定電流を供給する第１電流源および第２電流源とを含む第１カスコード電流源部と、
前記第１カスコード電流源部のＭＯＳトランジスタ対にそれぞれ定電流を供給する第３電流源および第４電流源を含む第２カスコード電流源部と、
前記差動対のＭＯＳトランジスタのソース電圧と所定の基準電圧とを比較し、この比較結果に応じて生成される出力信号を前記各ウエル端子に供給し、前記差動対のＭＯＳトランジスタの各ウエル電圧を制御するウエル電圧制御部と、
を備え、
前記ウエル電圧制御部に供給する正側または負側どちらか一方の電源の全部または一部が、前記ウエル電圧制御部以外に供給している電圧よりも正側の電圧に高い電圧を供給するか、或いは負側の電圧より低い電圧を供給することを特徴とする演算増幅器。 - ウエル端子をそれぞれ有し、差動信号を入力する第１差動対のＭＯＳトランジスタと、この第１差動対のＭＯＳトランジスタに定電流を供給する第１電流源とを含む第１差動入力部と、
前記差動信号を入力し、第１差動対のＭＯＳトランジスタとは極性が逆である第２差動対のＭＯＳトランジスタと、この第２差動対のＭＯＳトランジスタに定電流を供給する第２電流源とを含む第２差動入力部と、
前記第１差動対のＭＯＳトランジスタとの間で折り返し型の第１カスコード回路を構成する第１ＭＯＳトランジスタ対と、この第１ＭＯＳトランジスタ対にそれぞれ定電流を供給する第１電流源および第２電流源と、前記第２差動対のＭＯＳトランジスタとの間で折り返し型の第２カスコード回路を構成する第２ＭＯＳトランジスタ対と、この第２ＭＯＳトランジスタ対にそれぞれ定電流を供給する第３電流源および第４電流源とを含み、前記第１カスコード回路を構成する第１ＭＯＳトランジスタ対と前記第２カスコード回路を構成する第２ＭＯＳトランジスタ対とが直列に接続される加算部と、
前記第１差動対のＭＯＳトランジスタのソース電圧と所定の基準電圧とを比較し、この比較結果に応じて生成される出力信号を前記各ウエル端子に供給し、前記第１差動対のＭＯＳトランジスタの各ウエル電圧を制御するウエル電圧制御部と、
を備え、
前記ウエル電圧制御部に供給する正側または負側どちらか一方の電源の全部または一部が、前記ウエル電圧制御部以外に供給している電圧よりも正側の電圧に高い電圧を供給するか、或いは負側の電圧より低い電圧を供給することを特徴とする演算増幅器。 - ウエル端子をそれぞれ有し、差動信号を入力する第１差動対のＭＯＳトランジスタと、この第１差動対のＭＯＳトランジスタに定電流を供給する第１電流源とを含む第１差動入力部と、
ウエル端子をそれぞれ有し、前記差動信号を入力する第１差動対のＭＯＳトランジスタ対とは極性が逆である第２差動対のＭＯＳトランジスタと、この第２差動対のＭＯＳトランジスタに定電流を供給する第２電流源とを含む第２差動入力部と、
前記第１差動対のＭＯＳトランジスタとの間で折り返し型の第１カスコード回路を構成する第１ＭＯＳトランジスタ対と、この第１ＭＯＳトランジスタ対にそれぞれ定電流を供給する第１電流源および第２電流源と、前記第２差動対のＭＯＳトランジスタとの間で折り返し型の第２カスコード回路を構成する第２ＭＯＳトランジスタ対と、この第２ＭＯＳトランジスタ対にそれぞれ定電流を供給する第３電流源および第４電流源とを含み、前記第１カスコード回路を構成する第１ＭＯＳトランジスタ対と前記第２カスコード回路を構成する第２ＭＯＳトランジスタ対とが直列に接続される加算部と、
前記第１差動対のＭＯＳトランジスタのソース電圧と所定の第１基準電圧とを比較し、この比較結果に応じて生成される出力信号を前記第１差動対のＭＯＳトランジスタの各ウエル端子に供給し、その各ウエル電圧を制御する第１ウエル電圧制御部と、
前記第２差動対のＭＯＳトランジスタのソース電圧と所定の第２基準電圧とを比較し、この比較結果に応じて生成される出力信号を前記第２差動対のＭＯＳトランジスタの各ウエル端子に供給し、その各ウエル電圧を制御する第２ウエル電圧制御部と、
を備え、
前記第１ウエル電圧制御部または第２ウエル電圧制御部に供給する正側または負側どちらか一方の電源の全部または一部が、前記第１ウエル電圧制御部または第２ウエル電圧制御部以外に供給している電圧よりも正側の電圧に高い電圧を供給するか、或いは負側の電圧より低い電圧を供給することを特徴とする演算増幅器。 - 前記第１電流源および前記第２電流源と、前記第３電流源および前記第４電流源とのいずれか一方の電流源の組を、カレントミラー構成としたことを特徴とする請求項４乃至請求項６のうちのいずれかに記載の演算増幅器。
- 前記ウエル電圧制御部、第１ウエル電圧制御部、または第２ウエル電圧制御部が少なくとも差動増幅部および出力回路から構成されており、出力回路に供給する正側または負側のいずれか一方の電源電圧は、差動増幅部を含むその他の回路の電源電圧よりも正側の電圧に高い電圧を供給するか、或いは負側の電圧により低い電圧を供給することを特徴とする請求項１乃至請求項７のうちのいずれかに記載の演算増幅器。
- 前記ウエル電圧制御部、第１ウエル電圧制御部、または第２ウエル電圧制御部の一部または全部に供給する電圧は、昇圧回路或いは降圧回路を用いて生成することを特徴とする請求項１乃至請求項８のうちのいずれかに記載の演算増幅器。
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