JP5738749B2 - Pll回路 - Google Patents
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Description
図1は、本発明の実施の形態1にかかるPLL回路1の構成例を示す図である。本実施の形態にかかるPLL回路1では、積分用の容量素子Cintと、フィルタを構成する抵抗素子Rprと、が異なるパス上に設けられている。そのため、容量素子Cintの容量値及び抵抗素子Rprの抵抗値は、互いに影響されることなく、それぞれ個別に調整可能である。したがって、本実施の形態にかかるPLL回路1では、容量素子Cintの容量値を大きくすることなく、抵抗素子Rprの抵抗値を小さくすることができる。それにより、本実施の形態にかかるPLL回路1は、回路規模を増大させることなく、抵抗素子Rprに起因する出力雑音を抑制することができる。その結果、本実施の形態にかかるPLL回路1は、回路規模を増大させることなく、ロングタームジッタを仕様の範囲内に抑えることができる。以下、具体的に説明する。
位相比較器11は、PLL回路1の外部から与えられる基準信号Refと、発振器15から帰還された信号(より具体的には、分周器16の出力信号)FBと、の位相差を検出する。そして、位相比較器11は、検出した位相差(検出結果)を信号inc,decとして後述の2つのチャージポンプに出力する。
比例パス12は、位相比較器11の検出結果に比例した電流(第1電流)Ipropを出力するパスである。
積分パス13は、位相比較器11の検出結果に応じた電流を積分し、その積分結果に応じた電流(第2電流)Iviを出力するパスである。
加算器14は、比例パス12の出力電流Ipropと、積分パス13の出力電流Iviと、を加算し、電流(第3電流)Iroを出力する。
発振器15は、加算器14の出力電流Iroに応じた周波数の発振信号を出力する。例えば、発振器15は、電流Iroが小さくなるほど、発振信号の周波数を小さくし、電流Iroが大きくなるほど、発振信号の周波数を大きくする。分周器16は、発振器15から出力された発振信号をN(Nは自然数)分周して帰還信号FBとして出力する。
なお、発振器15は、例えば、リングオシレータやマルチバイブレータ等である。図2及び図3は、発振器15がリングオシレータである場合の具体的構成例を示す図である。以下、それぞれの構成について簡単に説明する。
で表される。なお、kは、ボルツマン定数を示す。Tは、絶対温度を示す。したがって、抵抗素子Rprに起因する出力雑音は、以下の式(5)のように表される。
続いて、本実施の形態にかかるPLL回路1の抵抗素子Rprに起因する出力雑音について、さらに詳細に説明する。
図5は、本発明の実施の形態2にかかるPLL回路1Aの構成例を示す図である。PLL回路1Aは、図1に示すPLL回路1の具体的構成例を示す図である。
位相比較器11Aは、基準信号Ref及び帰還信号FBの位相差を検出し、位相差に応じたパルス幅の信号dec,incを出力する。この信号dec、incのパルス幅に応じて、後述するスイッチ素子SW11、SW12,SW21、SW22のオンオフ制御を行う。
比例パス12Aにおいて、チャージポンプ121Aは、一定の電流を流す定電流源I11,I12と、スイッチ素子SW11,SW12と、を有する。
比例パスのチャージポンプ121A同様、積分パス13Aにおいて、チャージポンプ131Aは、一定の電流を流す定電流源I21,I22と、スイッチ素子SW21、SW22と、を有する。
電流出力の加算器14Aを構成するトランジスタP1A,P2Aは、カレントミラー接続されている。具体的には、トランジスタP1Aでは、ソースが電源電圧端子(ノード)VDDに接続され、ゲート及びドレインがノードXに接続されている。トランジスタP2Aでは、ソースが電源電圧端子(ノード)VDDに接続され、ゲートがノードXに接続され、ドレインが発振器25の入力端子(ノード)に接続される。なお、ノードXは、抵抗素子Rprの他端と、トランジスタN1のドレインと、にも接続されている。なお、トランジスタP1Aは、第1トランジスタとも称する。トランジスタP2Aは、第2トランジスタとも称する。
発振器15Aは、図1に示す発振器15の場合と同様に、電流Iroに応じた周波数の発振信号を出力する。例えば、発振器15Aは、電流Iroが小さくなるほど、発振信号の周波数を小さくし、電流Iroが大きくなるほど、発振信号の周波数を大きくする。分周器16Aは、図1に示す分周器16Aの場合と同様に、発振器15Aから出力された発振信号をN(Nは自然数)分周して帰還信号FBとして出力する。
続いて、図5に示すPLL回路1Aの動作についてさらに詳細に説明する。まず、帰還信号FBの位相が基準信号Refの位相より遅れている場合の動作について説明する。この場合、位相比較器11Aは、Lレベルに固定された信号decを出力し、かつ、位相差に応じたパルス幅の信号incを出力するものとする。
図7A〜図7Fは、チャージポンプ121Aの具体的な構成例を示す図である。図8A〜図8Fは、チャージポンプ131Aの具体的な構成例を示す図である。
図11は、本発明の実施の形態3にかかるPLL回路2の構成例を示す図である。図11では、図5に示すPLL回路1Aのさらに詳細な構成例をPLL回路2として示している。
位相比較器21は、基準信号Ref及び帰還信号FBの位相差を検出し、位相差に応じたパルス幅の信号dec,incを出力する。この信号dec、incのパルス幅に応じて、後述するトランジスタTr11,Tr12,Tr21,Tr22のオンオフ制御を行う。
比例パス22において、チャージポンプ221は、一定の電流を流す定電流源I11,I12と、スイッチ素子としてのPチャネルMOSトランジスタ(以下、単にトランジスタと称す)Tr11と、スイッチ素子としてのNチャネルMOSトランジスタ(以下、単にトランジスタと称す)Tr12と、反転器IV11と、を有する。定電流源I11、トランジスタTr11、トランジスタTr12及び定電流源I12は、電源電圧端子(ノード)(基準電圧端子(ノード))VDDと接地電圧端子(ノード)GNDとの間に直列に接続されている。
比例パス22のチャージポンプ221同様、積分パス23において、チャージポンプ231は、一定の電流を流す定電流源I21,I22と、スイッチ素子としてのPチャネルMOSトランジスタ(以下、単にトランジスタと称す)Tr21と、スイッチ素子としてのNチャネルMOSトランジスタ(以下、単にトランジスタと称す)Tr22と、反転器IV21と、を有する。定電流源I21、トランジスタTr21、トランジスタTr22及び定電流源I22は、電源電圧端子(ノード)(基準電圧端子(ノード))VDDと接地電圧端子(ノード)GNDとの間に直列に接続されている。
電流出力の加算器24を構成するトランジスタP1A,P2Aは、カレントミラー接続されている。具体的には、トランジスタP1Aでは、ソースが電源電圧端子(ノード)VDDに接続され、ゲート及びドレインがノードXに接続されている。トランジスタP2Aでは、ソースが電源電圧端子(ノード)VDDに接続され、ゲートがノードXに接続され、ドレインが発振器25の入力端子(ノード)に接続される。なお、ノードXは、抵抗素子Rprの他端と、トランジスタN1のドレインと、にも接続されている。
発振器25は、図1に示す発振器15の場合と同様に、電流Iroに応じた周波数の発振信号を出力する。例えば、発振器25は、電流Iroが小さくなるほど、発振信号の周波数を小さくし、電流Iroが大きくなるほど、発振信号の周波数を大きくする。分周器26は、図1に示す分周器16の場合と同様に、発振器25から出力された発振信号をN(Nは自然数)分周して帰還信号FBとして出力する。
続いて、図11に示すPLL回路2の動作についてさらに詳細に説明する。まず、帰還信号FBの位相が基準信号Refの位相より遅れている場合の動作について説明する。この場合、位相比較器21は、Lレベルに固定された信号decを出力し、かつ、位相差に応じたパルス幅の信号incを出力する。
図12は、図11に示すPLL回路2の変形例をPLL回路3として示す図である。図12に示すPLL回路3は、図11に示すPLL回路2と比較して、積分パス上に設けられたVIC回路の構成が異なる。図11では図9Aに示す回路をVIC回路233としたが、ここでは図9Bに示す回路をVIC回路333としている。つまり、図12に示すPLL回路3は、チャージポンプ回路221として図7Aに示す回路、チャージポンプ回路231として図8Aに示す回路、VIC回路333として図9Bに示す回路、加算器24として図10Aに示す回路、を採用している。
図13は、本発明の実施の形態4にかかるPLL回路4の構成例を示す図である。図13に示すPLL回路4では、図11に示すPLL回路2と比較して、加算器の構成が異なる。図11では図10Aに示す回路を加算器24としたが、ここでは図10Bに示す回路を加算器44としている。つまり、図13に示すPLL回路4は、チャージポンプ回路221として図7Aに示す回路、チャージポンプ回路231として図8Aに示す回路、VIC回路233として図9Aに示す回路、加算器44として図10Bに示す回路、を採用している。以下、具体的に説明する。
図14は、本発明の実施の形態5にかかるPLL回路5の構成例を示す図である。図14に示すPLL回路5では、図11に示すPLL回路2と比較して、加算器の構成が異なる。図11では図10Aに示す回路を加算器24としたが、ここでは図10Cに示す回路を加算器54としている。つまり、図14に示すPLL回路5は、チャージポンプ回路221として図7Aに示す回路、チャージポンプ回路231として図8Aに示す回路、VIC回路233として図9Aに示す回路、加算器54として図10Cに示す回路、を採用している。以下、具体的に説明する。
図15は、本発明の実施の形態6にかかるPLL回路6の構成例を示す図である。図15に示すPLL回路6では、図11に示すPLL回路2と比較して、加算器の構成が異なる。具体的には、図15に示すPLL回路6において、加算器は、トランジスタ等によって構成されておらず、ノードXにて加算された電流Iroをそのまま発振器25に供給している。図15に示すPLL回路6のその他の回路構成及び動作については、図11に示すPLL回路2の場合と同様であるため、その説明を省略する。
図16〜図20は、本発明にかかるPLL回路のその他の構成例をそれぞれPLL回路2A〜6Aとして示す図である。図16〜図20に示すPLL回路2A〜6Aの構成は、それぞれ、図11〜図15に示すPLL回路2〜6の構成のうち、チャージポンプに設けられたPチャネルMOSトランジスタTr11、Tr21を極性の異なるNチャネルMOSトランジスタTr11,Tr21に置き換え、かつ、反転器IV11,IV21を削除したものである。図16〜図20に示すPLL回路2A〜6Aのその他の回路構成及び動作については、それぞれ、図11〜図15に示すPLL回路2〜6と同様であるため、その説明を省略する。
次に、本発明にかかるPLL回路のレイアウト構成について、従来技術のPLL回路と比較しながら説明する。図21は、図1に示す本発明にかかるPLL回路1のレイアウト構成例を示す図である。また、図22は、図23に示す従来技術のPLL回路500のレイアウト構成を示す図である。
次に、本発明にかかるPLL回路と、特許文献2及び特許文献3に開示された従来技術のPLL回路と、の違いについて説明する。図27は、特許文献2に開示されたPLL回路の構成を示す図である。図28は、特許文献3に開示されたPLL回路の構成を示す図である。
(付記1)
基準信号と帰還信号との位相差を検出する位相比較器と、
前記位相比較器の検出結果に応じた電流を出力する第1及び第2チャージポンプと、
前記第1チャージポンプの出力電流の高周波成分を除去した第1電流を出力するフィルタと、
前記第2チャージポンプの出力電流を積分する積分器と、
前記積分器の積分結果に応じた第2電流を出力する電圧電流変換回路と、
前記第1及び前記第2電流を加算して生成される第3電流に応じた周波数の発振信号を生成し、前記位相比較回路に帰還する発振器と、を備えたPLL回路。
前記第1及び前記第2電流を加算して前記第3電流を出力する加算器をさらに備えた、付記1に記載のPLL回路。
前記加算器は、
ソースが第1電源に接続され、ドレイン及びゲートが前記第1及び前記第2電流の供給される第1ノードに共通接続された第1トランジスタと、
ソースが前記第1電源に接続され、ゲートが前記第1ノードに接続され、ドレインが前記発振器に接続された第2トランジスタと、を有する、付記2に記載のPLL回路。
前記加算器は、
前記第1トランジスタのドレインと前記第1ノードとの間に設けられ、ゲートにバイアス電圧が供給される第3トランジスタと、
前記第2トランジスタのドレインと前記発振器との間に設けられ、ゲートに前記バイアス電圧が供給される第4トランジスタと、をさらに有する、付記3に記載のPLL回路。
前記加算器は、
一定の電流を流す定電流源と、
ソースが第1電源に接続され、ドレインが前記第1及び前記第2電流の供給される第1ノードに接続され、ゲートが前記定電流源に接続された第1トランジスタと、
ソースが前記第1電源に接続され、ドレインが前記発振器に接続され、ゲートが前記定電流源に接続された第2トランジスタと、
前記第1ノードと前記定電流源との間に設けられ、ゲートにバイアス電圧が供給される第3トランジスタと、
前記第2トランジスタのドレインと前記発振器との間に設けられ、ゲートに前記バイアス電圧が供給される第4トランジスタと、を有する、請求項2に記載のPLL回路。
前記加算器は、
前記第1及び前記第2の電流の供給される第1ノードの電流をそのまま前記第3電流として出力することを特徴とする、付記2に記載のPLL回路。
前記電圧電流変換回路は、
ゲートに前記積分器の積分結果が供給され、ソース−ドレイン間に流れる電流を前記第2電流として出力する第5トランジスタを有する、付記1〜6のいずれか一項に記載のPLL回路。
前記電圧電流変換回路は、
前記第5トランジスタに直列接続された第1抵抗素子をさらに有する、付記7に記載のPLL回路。
前記発振器の発振信号を分周して前記帰還信号として出力する分周器をさらに備えた、付記1〜8のいずれか一項に記載のPLL回路。
前記フィルタは、
前記第1チャージポンプの出力電流が流れる第1信号線上に直列に設けられた第2抵抗素子と、
前記第1信号線と第1電源との間に設けられた第1容量素子と、を有する、付記1〜9のいずれか一項に記載のPLL回路。
前記積分器は、
前記第2チャージポンプの出力電流が流れる第2信号線と、第2電源と、の間に設けられた第2容量素子を有する、付記1〜10のいずれか一項に記載のPLL回路。
前記フィルタは、
前記第1チャージポンプの出力電流が流れる第1信号線上に直列に設けられた第2抵抗素子と、
前記第1信号線と第1電源との間に設けられた第1容量素子と、を有し、
前記積分器は、
前記第2チャージポンプの出力電流が流れる第2信号線と、第2電源と、の間に設けられた第2容量素子を有する、付記1〜9のいずれか一項に記載のPLL回路。
前記第1容量素子と前記第2容量素子とは、それぞれ異なる極性のウェル上に配置されることを特徴とする付記12に記載のPLL回路。
前記第1容量素子と前記第2容量素子とは、所定の間隔をあけて配置されることを特徴とする付記12又は13に記載のPLL回路。
前記所定の間隔は、異なる極性のウェルが分離していることにより形成されたものであることを特徴とする付記14に記載のPLL回路。
前記第1容量素子は、前記第2容量素子よりも、他の内部回路の近傍に配置されることを特徴とする付記12〜15のいずれか一項に記載のPLL回路。
前記第1容量素子は、前記第2容量素子と他の内部回路との間に配置されることを特徴とする付記12〜16のいずれか一項に記載のPLL回路。
11,21,11A,21A 位相比較器
12,22,12A,22A 比例パス
13,23,33,13A,23A,33A 積分パス
14,24,44,54,14A,24A,44A,54A 加算器
15,25,15A,25A,15X,15Y 発振器
16,26,16A,26A 分周器
121,121A チャージポンプ
122,122A フィルタ
131,131A チャージポンプ
132,132A 積分器
133,133A 電圧電流変換回路
221,221A チャージポンプ
222,222A フィルタ
231,231A チャージポンプ
333,333A チャージポンプ
232,232A 積分器
233,233A 電圧電流変換回路
Cpr,Cint 容量素子
I1,I11,I12,I21,I22,Ivb 定電流源
IV11,IV12,IV21,IV22 反転器
N1,N2,P10D トランジスタ
P1A,P2A,P1B〜P4B,P1C〜P4C トランジスタ
Rpr,Rvi 抵抗素子
SW11,SW12,SW21,SW22 スイッチ素子
Tr11,Tr12,Tr21,Tr22 トランジスタ
INV1〜INV12 インバータ
INV1A〜INV3A インバータ
Claims (6)
- 基準信号と帰還信号との位相差を検出する位相比較器と、
前記位相比較器の検出結果に応じた電流を出力する第1及び第2チャージポンプと、
前記第1チャージポンプの出力電流の高周波成分を除去した第1電流を出力するフィルタと、
前記第2チャージポンプの出力電流を積分する積分器と、
前記積分器の積分結果に応じた第2電流を出力する電圧電流変換回路と、
前記第1及び前記第2電流を加算して第3電流を出力する加算器と、
前記第3電流に応じた周波数の発振信号を生成し、前記位相比較器に帰還する発振器と、を備え、
前記加算器は、
一定の電流を流す定電流源と、
ソースが第1電源に接続され、ドレインが前記第1及び前記第2電流の供給される第1ノードに接続され、ゲートが前記定電流源に接続された第1トランジスタと、
ソースが前記第1電源に接続され、ドレインが前記発振器に接続され、ゲートが前記定電流源に接続された第2トランジスタと、
前記第1ノードと前記定電流源との間に設けられ、ゲートにバイアス電圧が供給される第3トランジスタと、
前記第2トランジスタのドレインと前記発振器との間に設けられ、ゲートに前記バイアス電圧が供給される第4トランジスタと、を有する、PLL回路。 - 前記電圧電流変換回路は、
ゲートに前記積分器の積分結果が供給され、ソース−ドレイン間に流れる電流を前記第2電流として出力する第5トランジスタを有する、請求項1に記載のPLL回路。 - 前記電圧電流変換回路は、
前記第5トランジスタに直列接続された第1抵抗素子をさらに有する、請求項2に記載のPLL回路。 - 前記発振器の発振信号を分周して前記帰還信号として出力する分周器をさらに備えた、請求項1〜3のいずれか一項に記載のPLL回路。
- 前記フィルタは、
前記第1チャージポンプの出力電流が流れる第1信号線上に直列に設けられた第2抵抗素子と、
前記第1信号線と第1電源との間に設けられた第1容量素子と、を有する、請求項1〜4のいずれか一項に記載のPLL回路。 - 前記積分器は、
前記第2チャージポンプの出力電流が流れる第2信号線と、第2電源と、の間に設けられた第2容量素子を有する、請求項1〜5のいずれか一項に記載のPLL回路。
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