JP2009182584A - Ｐｌｌ回路 - Google Patents

Abstract

【課題】 高い線形性をもった電圧―電流特性を備え、ゲイン変動を抑えた電圧電流変換回路を有するＰＬＬ回路を提供する。
【解決手段】 電圧電流変換回路１１は、制御電圧ＶＣを受けるＮチャネルＭＯＳトランジスタＮ１と、ＮＭＯＳトランジスタＮ１と直列に接続されたＰチャネルＭＯＳトランジスタＰ１と、ＰＭＯＳトランジスタＰ１とミラー回路を構成するＰＭＯＳトランジスタＰ２と、ＰＭＯＳトランジスタＰ１と並列に接続された電流源１３を備える。ＰＭＯＳトランジスタＰ２から出力される制御電流Ｉｏｕｔは、ＮＭＯＳトランジスタＮ１に流れる電流から電流源１３によって供給される電流の分だけ差し引かれる。
【選択図】 図２

Description

本発明は、ＰＬＬ回路に関し、特に、電圧電流変換回路が使用される電圧制御発振器（ＶＣＯ）を備えたＰＬＬ回路に関するものである。

従来から、携帯電話や無線機などの通信機器の周波数制御を目的として、ＰＬＬ（位相同期回路）がしばしば用いられている。

図７はＰＬＬ回路の基本構成を示すブロック図である。ＰＬＬ回路１は、基準クロック信号ＩＮと出力信号ＦＤの移送を比較する位相比較器（ＰＦＤ）２、チャージポンプ（ＣＰ）３、ローパスフィルタ（ＬＰＦ）４と電圧制御発振器（ＶＣＯ）５とＮ分周器（Ｎ−ＤＩＶ）６から構成される。

位相比較器は、基準クロック信号ＩＮと電圧制御発振器５の出力信号を分周器６で分周したフィードバック信号ＦＤとの位相を比較し位相誤差を出力する。その位相誤差に応じてチャージポンプ回路が動作し、ローパスフィルタ４はチャージポンプ回路３より出力された信号の直流分を取り出し制御電圧ＶＣを生成する。制御電圧ＶＣによって、基準クロック信号ＩＮとフィードバック信号ＦＤの位相が一致するように発振周波数が制御されることで、電圧制御発振器５から基準クロック信号ＩＮの周波数を逓倍したクロック出力ＯＵＴが得られる。また、電流生成回路（ＩＳＲＣ）７は自走用電流ＩＦＲＥＥを生成し、該自走用電流ＩＦＲＥＥを電圧制御発振器５に供給する。

図８は、特許文献１に示されたＰＬＬ回路の電圧制御発振器５である。電圧制御発振器５は、制御電圧Ｖｉｎをその電圧値に応じた制御電流Ｉｏｕｔに変換する電圧電流変換回路５１と、制御電流Ｉｏｕｔに応じて発振周波数が変化する電流制御発振回路５２とから構成される。電圧電流変換回路５１は、ソース側に抵抗Ｒが挿入されたＮチャネルＭＯＳトランジスタＭＮ１と、ＭＯＳトランジスタＭＮ１に直列に接続されたＰチャネルＭＯＳトランジスタＭＰ１と、ＭＯＳトランジスタＭＰ１とカレントミラー接続されたＰチャネルＭＯＳトランジスタＭＰ２とを有する。そして、ＭＯＳトランジスタＭＰ２のドレイン電流が制御電流Ｉｏｕｔとして電流制御発振回路５２に供給される。電流制御発振回路５２は、制御電流Ｉｏｕｔに応じてリングオシレータ部による発振周波数が変化する。

電圧制御発振器を構成する電圧電流変換回路および電流制御発振回路は、プロセスばらつき、電源電圧ばらつき、温度ばらつきに起因してその電流感度が変動する。電流感度の変動は、電圧制御発振器（ＶＣＯ）の発振周波数の変動をもたらす。図９に、電流制御発振回路の周波数特性を示す。縦軸は発振周波数Ｆを示し、横軸は制御電流Ｉｏｕｔを示す。このように、電流制御発振回路の周波数特性は、電流感度の変動の影響を受ける。また、図１０に、電圧電流変換回路５１の電圧―電流特性を示す。縦軸は制御電流Ｉｏｕｔを示し、横軸は制御電圧ＶＣを示している。この図１０から、電圧電流変換回路の電流感度に応じて電圧―電流特性がばらついているのがわかる。

特許文献２には、電圧電流変換回路において、制御電流を決定する可変抵抗回路を設け、プロセスばらつきに応じて可変抵抗回路の可変抵抗値を調整することで、プロセスばらつきに影響を受けない制御電流を得る技術が開示されている。

特開２００７−１２９５０１号公報 特開２００７−６０５８８号公報

図８を参照しながら、電圧電流変換回路５１の動作を説明する。電圧電流変換回路５１に制御電圧ＶＣが印加されると、ＮＭＯＳトランジスタＭＮ１のオン抵抗が変化して、ＮＭＯＳトランジスタＭＮ１に接続されている抵抗Ｒと負荷抵抗として作用するＰＭＯＳトランジスタＭＰ１によって、ＰＭＯＳトランジスタＭＰ２に制御電流Ｉｏｕｔが流れる。

制御電圧ＶＣが低い領域においては、制御電圧ＶＣをゲートに受けるＮＭＯＳトランジスタＭＮ１が弱反転で動作するため、図１０に示すように電圧―電流特性は非線形性を示す。その後、制御電圧ＶＣの電圧値がＮＭＯＳトランジスタＭＮ１のしきい値電圧を超えて上昇すると、ＮＭＯＳトランジスタＭＮ１が強反転で動作し、電圧―電流特性は線形性を示す。通常、非線形性を示す部分はゲインの変動が大きい。したがって、ＰＬＬ回路を安定して動作させるために、電圧―電流特性が線形性を示す電流範囲を制御電流Ｉｏｕｔの使用範囲としている。

しかしながら、電圧電流変換回路５１は、上述のように、プロセス、電源電圧および温度等のばらつきに起因して電流感度が変動することが知られている。したがって、図１０に示すように、電流感度に応じて電圧―電流特性の非線形性を示す部分の電流範囲が異なる。例えば、電流感度が高い場合には、制御電圧ＶＣの電圧値が低い領域において、電圧―電流特性の非線形性を示す領域が大きい。そのため、電流感度が高い場合には、ゲイン変動が大きい電流範囲が広くなってしまう。必要な制御電流Ｉｏｕｔの範囲を広げるためには、このゲイン変動が大きい領域が障害となる。

本発明のＰＬＬ回路によれば、制御電圧をゲートに受ける入力トランジスタと、入力トランジスタと直列に接続された第１のトランジスタと、第１のトランジスタとミラー回路を構成する第２のトランジスタと、第１のトランジスタと並列に接続された電流源とを有し、前記第２のトランジスタに流れる電流を制御電流として出力する電圧電流変換回路と、制御電流に応じた周波数で発振する電流制御発振回路とからなる電圧制御発振器を備える。

制御電圧に応じて入力トランジスタに流れる電流量は、第１のトランジスタを流れる電流量と電流源によって供給される電流量の和となる。電流源を設けて強制的に入力トランジスタへ電流を流すことによって、第１のトランジスタに流れる電流分が削減される。したがって、第２のトランジスタから出力される制御電流は、入力トランジスタに流れる電流から電流源によって供給される電流の分だけ差し引かれるため、電圧―電流特性の非線形性を示す部分をカットすることができる。

本発明によれば、電圧―電流特性の非線形性を示す部分をカットして、ゲイン変動を抑えた電圧電流変換回路が提供される。したがって、安定して動作するＰＬＬ回路が得られる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

図１は、本発明に係る電圧制御発振器１０を示すブロック図である。電圧制御発振器１０は、電流ＩＢが供給される電圧電流変換回路（ＶＩＣ）１１と電流制御発振回路（ＩＣＯ）１２とで構成される。電流制御発振回路１２には一定電流ＩＦＲＥＥが供給されており、電流制御発振回路１２の自走周波数が決められている。

図２は、本発明に係る電圧電流変換回路１１の回路図である。ＮチャネルＭＯＳトランジスタＮ１のゲートには制御電圧ＶＣが供給される。ＮＭＯＳトランジスタＮ１のソースと接地電位間には抵抗Ｒが設けられる。ＮＭＯＳトランジスタＮ１のドレインは、ゲートとドレインが接続されたＰチャネルＭＯＳトランジスタＰ１が接続される。ＰＭＯＳトランジスタＰ２は、ＰＭＯＳトランジスタＰ１とカレントミラー接続され、ＰＭＯＳトランジスタＰ２のドレインから制御電流Ｉｏｕｔが出力される。さらに、ＮＭＯＳトランジスタＮ１と直列に且つＰＭＯＳトランジスタＰ１と並列に接続され、電流ＩＢを流す電流源１３として機能するＰＭＯＳトランジスタＰ３が設けられている。

電流ＩＢは、図５に示す電流生成回路１４によって生成される。電流生成回路１４は、電源電位ＶＤＤと接地電位ＶＳＳ間に直列に接続されたＮＭＯＳトランジスタＮ４とＰＭＯＳトランジスタＰ４と、ＮＭＯＳトランジスタＮ４とカレントミラー接続されたＮＭＯＳトランジスタＮ５と、ＮＭＯＳトランジスタＮ５と接地電位間に接続された抵抗Ｒｆｉｘからなる定電流回路１５を有する。さらに、ＰＭＯＳトランジスタＰ５とゲートが共通に接続されたＰＭＯＳトランジスタＰ６と、ＰＭＯＳトランジスタＰ６と直列に接続されたＮＭＯＳトランジスタＮ６と、ＮＭＯＳトランジスタＮ６とカレントミラー接続されたＮＭＯＳトランジスタＮ７と、ＮＭＯＳトランジスタＮ７に直列に接続されたＰＭＯＳトランジスタＰ７を有する。ＰＭＯＳトランジスタＰ７は、電流源１３のＰＭＯＳトランジスタＰ３とカレントミラー接続されている。ミラー比をｎ倍にすることにより、ＮＭＯＳトランジスタＮ５を流れる定電流Ｉｒｅｆのｎ倍の電流ＩＢが得られる。なお、抵抗Ｒｆｉｘは電圧電流変換回路の抵抗Ｒと同じ素子で構成されている。

次に、電圧電流変換回路１１の動作について図３を参照しながら説明する。

制御電圧ＶＣが与えられると、ＮＭＯＳトランジスタＮ１に電流Ｉ１が流れる。電流源１３は電流ＩＢを出力し、ＮＭＯＳトランジスタＮ１のドレインへと流す。制御電圧ＶＣの電圧値が低い領域では、ＮＭＯＳトランジスタＮ１が弱反転で動作しており、且つ、電流源１３から電流ＩＢが強制的に供給されているため、ＰＭＯＳトランジスタＰ１に電流Ｉ２は形成されない。かくして、制御電流Ｉｏｕｔは出力されない。

制御電圧ＶＣの電圧値がさらに上昇してＮＭＯＳトランジスタＮ１が強反転で動作すると、Ａ点電位が下がる。かくして、ＰＭＯＳトランジスタＰ１がオンして電流Ｉ２が流れ始め、ＰＭＯＳトランジスタＰ２から電流Ｉ２に対応した制御電流Ｉｏｕｔが出力される。ただし、ＰＭＯＳトランジスタＰ３は電流ＩＢを流し続けているので、ＮＭＯＳトランジスタＮ１に流れる電流Ｉ１から電流ＩＢを差し引いた分がＰＭＯＳトランジスタＰ１を流れる電流Ｉ２となる。

このように、ＮＭＯＳトランジスタＮ１が弱反転動作を行っている間は、制御電流Ｉｏｕｔは出力されない。一方、ＮＭＯＳトランジスタＮ１が強反転動作を行っているときには制御電流Ｉｏｕｔが出力されることとなる。したがって、制御電流Ｉｏｕｔは、制御電圧ＶＣの電圧値が低い領域における電圧―電流特性が非線形性を示す部分がカットされ、電流電圧変換回路１１は、電圧―電流特性が線形性を示す部分のみ電流制御発振回路１２に与えることができる。かくして、ゲイン変動が低減された電圧電流変換回路を得ることができ、動作の安定したＰＬＬ回路を提供することができる。

図４に、電圧感度が変動した場合の電圧電流変換回路１１の電圧―電流特性を示す。この電圧―電流特性は、図１０に示す電流源１３がない場合の電圧―電流特性を縦軸に沿って、電流ＩＢの分だけ下に変位したものとなる。

また、図５に示す電流生成回路１４の抵抗Ｒｆｉｘを電圧電流変換回路１１の抵抗Ｒと同じ素子で形成し、電流源１３の電流ＩＢに対して電圧電流変換回路１１と同じ特性を持たせている。これにより、図４に示すように、電圧電流変換回路１１において電流感度が高い場合（抵抗Ｒの抵抗値が小さい）には、電流ＩＢの電流値は大きくなり、電流Ｉ１から大きな電流ＩＢが差し引かれることになる。一方、電流感度が低い場合（抵抗Ｒの抵抗値が大きい）には、電流ＩＢの電流値が小さくなり、電流Ｉ１から小さな電流ＩＢしか差し引かれない。かくして、図４に示すように、電流感度が高い条件では電流―電圧特性の非線形性を示す領域が十分にカットされる。一方、電流感度が低い条件における制御電流Ｉｏｕｔの最大値が大きく減少することはない。つまり、電流源１３がない場合の電圧―電流特性を縦軸に沿って電流ＩＢの分だけ下に変位したとしても、電流感度が低い条件における制御電流Ｉｏｕｔの使用範囲が大きく変わることはない。したがって、制御電流Ｉｏｕｔの電圧―電流特性における線形性を示す範囲が広がり、結果として、制御電流Ｉｏｕｔの使用範囲を広げることが可能となる。

なお、制御電圧ＶＣが低い領域における電圧―電流特性の非線形性を示す領域がカットできればよいので、電流ＩＢは大きな電流は必要としない。たとえば、電流ＩＢは、ＮＭＯＳトランジスタＮ１のゲートにＮＭＯＳトランジスタＮ１の式一電圧が与えられたときに流れるドレイン電流と同等程度であればよい。また、精密な電流値である必要もない。したがって、電流ＩＢは、電流制御発振回路１２の自走用電流ＩＦＲＥＥと共用することも可能である。

また、本実施の形態においては、電流制御発振回路１２に自走用電流ＩＦＲＥＥが供給されている。これにより、制御電流Ｉｏｕｔがゼロになる領域においても、自走用電流ＩＦＲＥＥに応じた所定周波数の安定した発振動作が行うことができる。

次に、本発明の第２の実施の形態について図６を参照して説明する。なお、図２と重複する構成要素についてはその説明を省略する。

本電圧制御発振器１００においては、電流制御発振回路（ＩＣＯ）１２０と、該電流制御発振回路１２０に制御電流ＩＣＰおよびＩＣＮを供給するための電圧電流変換回路１１０を有する。

電圧電流変換回路１１０は、図２に示された電圧電流変換回路１１と比べて、ＰＭＯＳトランジスタＰ２に直列に接続され、且つ、ゲートとドレインが接続されたＮＭＯＳトランジスタＮ２をさらに有する。電流制御発振回路１２０は差動型ディレイ回路ＤＬ１、ＤＬ２およびＤＬ３からなるリングオシレータを備える。電流制御発振回路１２０は、制御電流ＩＣＰおよびＩＣＮに応じて差動型ディレイ回路ＤＬ１〜ＤＬ３の動作電流が制御され、その結果、電流制御発振回路１２０の発振周波数が制御される。

本実施形態においても、電流源１３から電流ＩＢが強制的に供給されることによって、制御電流ＩＣＰおよびＩＣＮの電流―電圧特性の非線形性を示す部分をカットすることができる。かかる構成によれば、差動型ディレイ回路で構成されたリングオシレータ部に対してゲイン変動の少ない制御電流ＩＣＰ、ＩＣＮを供給することができることになる。

以上のとおり、本発明によれば、電圧―電流特性の非線形性を示す領域をカットして、ゲイン変動を抑えた電圧電流変換回路を提供することができる。しかも、差し引くための電流を流す構成を付加するだけなので、回路規模をさほど大きくならないという効果がある。

また、電流生成回路の抵抗と電圧電流変換回路の抵抗とを同じ素子で形成することで、電圧感度に応じて差し引く電流量を加減することができる。その結果として、制御電流の使用範囲を広げることができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

本発明の第１の実施の形態に係る電圧制御発振器のブロック図である。 本発明の第１の実施の形態に係る電圧電流変換回路の回路図である。 電圧電流変換回路の電圧―電流特性を示す図である 電圧電流変換回路の電圧―電流特性を示す図である。 電流生成回路の回路図である。 本発明の第２の実施の形態に係る電圧制御発振器の回路図である。 ＰＬＬ回路の基本構成を示すブロック図である。 従来の電圧制御発振器の回路図である。 電流制御発振回路の周波数特性を示す図である。 従来の電圧電流変換回路の電圧―電流特性を示す図である。

符号の説明

１ ＰＬＬ回路
２ 位相周波数比較器
３ チャージポンプ
４ ローパスフィルタ
５、１０、１００ 電圧制御発振器
６ Ｎ分周器
７ 電流生成回路
１１、５１、１１０ 電圧電流変換回路
１２、５２、１２０ 電流制御発振回路
１３ 電流源
１４ 定電流回路

Claims (7)

1. 制御電圧をゲートに受ける入力トランジスタと、前記入力トランジスタと直列に接続された第１のトランジスタと、前記第１のトランジスタとカレントミラー接続され、制御電流を生成する第２のトランジスタと、前記第１のトランジスタと並列に接続された電流源とを有する電圧電流変換回路と、
   前記制御電流に応じた周波数で発振する電流制御発振回路と、を備える電圧制御発振器を有するＰＬＬ回路。
2. 前記電流源は前記入力トランジスタのドレイン端子側に前記第１のトランジスタと並列に接続された第３のトランジスタからなることを特徴とする請求項１記載のＰＬＬ回路。
3. 前記電流源は、ほぼ一定の電流を生成し前記第１のトランジスタに流すことを特徴とする請求項１記載のＰＬＬ回路。
4. 前記ＰＬＬ回路は、さらに、定電流を生成する電流生成回路を有し、前記電流源によって生成される電流は前記定電流のミラー電流であることを特徴とする請求項１記載のＰＬＬ回路。
5. 前記定電流は、自走用電流として前記電流制御発振回路に供給されることを特徴とする請求項４に記載のＰＬＬ回路。
6. 前記電流生成回路は、電源―ＧＮＤ間に直列に接続された第４および第５のトランジスタと、前記第４のトランジスタとカレントミラー接続された第６のトランジスタと、前記第６のトランジスタと直列に接続された第７のトランジスタと第７のトランジスタと直列に接続された抵抗素子とからなる定電流回路を有し、前記抵抗素子と前記入力トランジスタに接続されたソース抵抗とは同じ素子で形成されていることを特徴とする請求項４に記載のＰＬＬ回路。
7. 前記電圧電流変換回路は、前記第２のトランジスタに直列に接続され、且つ、ダイオード接続された第４のトランジスタをさらに備え、前記第２および第４のトランジスタのゲート電圧をそれぞれ前記電流制御発振回路の正極側および負極側の制御ノードに供給することを特徴とする請求項１記載のＰＬＬ回路。

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