JP2008236110A - アナログｄｌｌ回路 - Google Patents

Abstract

【課題】遅延の可変量を所望の遅延範囲に設定でき、素子バラツキによる電流変化の影響を低減でき、ジッタ精度の良いクロックを生成できるアナログＤＬＬ回路を提供する。
【解決手段】ＤＬＬ回路を構成するバイアス回路は、第１乃至第３のＰＭＯＳトランジスタＱ１、Ｑ３、Ｑ５と、第１乃至第３のＮＭＯＳトランジスタＱ２、Ｑ４、Ｑ６と、定電流源Ｉと、抵抗Ｒとから構成されている。定電流源Ｉは、電源と第２のＰＭＯＳトランジスタＱ３のドレインとの間に接続されている。この定電流源Ｉによる定電流を加えてオフセットを持たせることにより、遅延の可変量を所望の遅延範囲に設定でき、ローパスフィルタ出力（Ｖｉ）の変化による遅延の変化を小さくすることにより、ジッタ精度の良いクロックを生成できる。
【選択図】図６

Description

本発明は、クロック再生回路、波形合成等に適用されるＤＬＬ（Delay Locked Loop ）回路に関するものである。

従来のアナログＤＬＬ回路は、入力信号と遅延信号との位相を比較し、当該比較結果に応じた位相差信号を出力する位相周波数比較器と、この位相差信号を入力して位相差信号に応じた制御電圧を出力するチャージポンプと、このチャージポンプの出力のリップルを除去するローパスフィルタと、ローパスフィルタの出力に比例したバイアス電圧を出力し、このバイアス電圧を遅延回路に出力するバイアス回路とを備え、遅延回路は、制御電圧に応じて制御された遅延時間で入力信号を遅延させて遅延信号を出力する。

図１３（ａ）は、従来のアナログＤＬＬ回路を構成するバイアス回路、図１３（ｂ）は、バイアス回路の入力電圧に対するバイアス電流および遅延量の変化を示す特性図である。バイアス回路は、第１のＰＭＯＳトランジスタＱ１及び第２のＰＭＯＳトランジスタＱ３と、第１のＮＭＯＳトランジスタＱ２及び第２のＮＭＯＳトランジスタＱ４と、抵抗とから構成されている。第１のＰＭＯＳトランジスタＱ１は、ソースが電源に接続され、ゲート及びドレインが共通に接続されている。第１のＮＭＯＳトランジスタＱ２は、ドレインが第１のＰＭＯＳトランジスタＱ１のドレインに接続され、ソースが抵抗Ｒを介して接地されている。ゲートには、アナログＤＬＬ回路を構成するローパスフィルタの出力Ｖｉが入力される。第２のＰＭＯＳトランジスタＱ３は、ソースが電源に接続され、ゲートが前記第１のＰＭＯＳトランジスタのゲートに接続され、ドレインが第２のＮＭＯＳトランジスタＱ４のドレインに接続される。また、第２のＰＭＯＳトランジスタＱ３のゲートからはバイアス電圧Ｖｂｐが出力される。第２のＮＭＯＳトランジスタＱ４は、ソースが接地され、ゲート及びドレインが共通に接続され、ゲートからはバイアス電圧Ｖｂｎが出力される。
バイアス回路からのバイアス電圧は、遅延回路に入力される入力信号を遅延させる遅延時間を制御するための制御電圧として用いられる。

特許文献１には、回路構成を簡略化でき、電源ノイズの影響を低減でき、ジッタの低減を実現できるインバータ型の遅延回路、電圧制御発振回路、電圧制御遅延回路、ＤＬＬ回路等が開示されている。バイアス電圧または制御電圧に応じて駆動電流が制御され、当該駆動電流によって遅延時間が決められる遅延段を複数段接続し、電源電圧の変動を所定の割合で上記バイアス電圧または制御電圧に加算し、加算結果を上記各遅延段に供給することで、各遅延段の遅延時間の電源電圧依存性を抑制し、また、異なる電源電圧依存性、例えば、遅延時間が互いに相反する電源電圧依存性を持つ複数の遅延段を所定の割合で接続し、遅延回路全体の遅延時間の電源電圧依存性を抑制できる遅延回路、電圧制御遅延回路及び電圧制御発振回路を実現することが記載されている。
特開２００２−５０９４５号公報

従来の位相比較器の出力に対応したバイアス電圧を出力するバイアス回路では、素子のバラツキ等によってバイアス回路内の電流が変化した時、遅延量の変動範囲が、図１３（ｂ）のΔｔに示すように広くなってしまうために、チャージポンプ出力に対する影響が大きくなってしまうという問題があった。
本発明は、このような事情によりなされたものであって、遅延の可変量を所望の遅延範囲に設定でき、また、素子バラツキ等による電流変化の影響を低減でき、さらに、チャージポンプの出力に対する影響を低減することにより内部クロックへの影響を緩和でき、ジッタ精度の良いクロックを生成できるアナログＤＬＬ回路を提供する。

本発明のアナログＤＬＬ回路の一態様は、入力信号を所定のタイミングで遅延させて遅延信号を出力する遅延回路と、前記入力信号と前記遅延信号との位相を比較し、当該比較結果に基づいた位相差信号を出力する位相周波数比較器と、前記位相差信号に応じた電圧レベルの信号を出力するチャージポンプと、前記チャージポンプの出力の高周波成分を除去するローパスフィルタと、前記ローパスフィルタの出力に比例したバイアス電圧を出力し、このバイアス電圧を前記遅延回路に出力するバイアス回路とを具備したアナログＤＬＬ回路において、
前記バイアス回路は、第１乃至第３のＰＭＯＳトランジスタと、第１乃至第３のＮＭＯＳトランジスタと、定電流源と、抵抗とから構成され、前記第１のＰＭＯＳトランジスタは、ソースが電源電圧に接続され、ゲート及びドレインが共通に接続され、前記第１のＮＭＯＳトランジスタは、ドレインが前記第１のＰＭＯＳトランジスタのドレインに接続され、ソースが前記抵抗を介して接地され、ゲートが前記ローパスフィルタの出力を入力する入力端とされ、前記第２のＰＭＯＳトランジスタは、ソースが電源に接続され、ゲートが前記第１のＰＭＯＳトランジスタのゲートに接続され、ドレインが前記第２のＮＭＯＳトランジスタのドレインに接続され、前記第２のＮＭＯＳトランジスタは、ソースが接地され、ゲート及びドレインが共通に接続され、前記第３のＰＭＯＳトランジスタは、ソースが電源に接続され、ゲート及びドレインが共通に接続され、ゲートが前記バイアス電圧を出力する第１の出力端とされ、前記第３のＮＭＯＳトランジスタは、ドレインが前記第３のＰＭＯＳトランジスタのドレインに接続され、ソースが接地され、ゲートが前記第２のＮＭＯＳトランジスタのゲートに接続されると共に前記バイアス電圧を出力する第２の出力端とされ、前記定電流源は、電源と前記第２のＰＭＯＳトランジスタのドレインとの間に接続されていることを特徴としている。

前記遅延回路は、ゲート及びドレインがそれぞれ共通に接続されている第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとから構成されるインバータと、前記第１のＰＭＯＳトランジスタのソース側に第２のＰＭＯＳトランジスタを備えたＰチャネル側電流源と、前記第１のＮＭＯＳトランジスタのソース側に第２のＮＭＯＳトランジスタを備えたＮチャネル側電流源とを備えた遅延段を複数段有するようにしても良い。

本発明は、以上の構成により、遅延の可変量を所望の遅延範囲に設定でき、また、素子バラツキによる電流変化の影響を低減でき、さらに、チャージポンプの出力に対する影響を低減させることによる内部クロックへの影響を緩和でき、ジッタ精度の良いクロックを生成することができる。

以下、実施例を参照して発明の実施の形態を説明する。

図１乃至図７を参照して実施例１を説明する。
図１は、この実施例で説明するアナログＤＬＬ回路のブロック図、図２は、図１のアナログＤＬＬ回路を構成する位相周波数比較器の回路図、図３は、図２の位相周波数比較器のタイミングチャート、図４は、図１のアナログＤＬＬ回路を構成するチャージポンプの回路図、図５は、図４のチャージポンプのタイミングチャート、図６（ａ）は、図１のアナログＤＬＬ回路を構成するバイアス回路の回路図、図６（ｂ）は、本実施例のバイアス回路の入力電圧に対するバイアス電流および遅延量の変化を示す特性図、図７は、図１のアナログＤＬＬ回路を構成する遅延回路の回路図である。

この実施例のアナログＤＬＬ回路は、図１に示すように、遅延回路１と、リファレンスクロックと遅延クロックとの位相を比較し、当該比較結果に応じた位相差信号を出力する位相周波数比較器（ＰＦＤ）２と、この位相差信号を入力して位相差信号に応じた制御電圧を出力するチャージポンプ（ＣＰ）３と、このチャージポンプの出力のリップル除去を行うローパスフィルタ（ＬＰＦ）４と、ローパスフィルタ４の出力に比例したバイアス電圧を出力し、このバイアス電圧を遅延回路１に出力するバイアス回路（ＢＩＡＳ）５とを備えている。遅延回路１は、制御電圧に応じて制御された遅延時間で入力信号を遅延させて遅延信号を出力する。

図２は、この実施例で用いられる位相周波数比較器２の一例である。この位相周波数比較器２は、ＮＡＮＤ回路とＮＯＴ回路から構成され、リファレンスクロックと遅延クロックとを入力してそれらの位相差を比較し、位相差に応じたアップ信号及びダウン信号を出力する。図３のタイミングチャートによると、位相周波数比較器２に入力される遅延クロックの位相がリファレンスクロックの位相よりも早い場合にはダウン信号が出力され、リファレンスクロックの位相が遅延クロックの位相よりも早い場合にはアップ信号が出力される。

図４は、この実施例で用いられるチャージポンプ３の一例である。チャージポンプ３は、電流源Ｉｄ１、電流源Ｉｄ２、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ、およびチャージポンプ出力を充放電するキャパシタＣから構成されている。位相周波数比較器２の出力（アップ信号及びダウン信号）が、上記ＰＭＯＳトランジスタもしくはＮＭＯＳトランジスタに入力されると、これらのトランジスタのオンオフが制御されて、電流源Ｉｄ１からキャパシタＣへの充電、もしくはキャパシタＣから電流源Ｉｄ２への放電がなされる。アップ信号は、ＮＯＴ回路を介してＰＭＯＳトランジスタのゲートに接続され、ダウン信号は、アンプを介してＮＭＯＳトランジスタのゲートに接続されている。また、キャパシタＣへの充放電に伴って、遅延回路１の入力信号を遅延させるための制御電圧が生成される。

図５は、図４に示すチャージポンプのタイミングチャートである。図５では、アップ信号の立上がりエッジでチャージポンプ出力が上昇し（キャパシタＣに充電され）、ダウン信号の立上がりエッジでチャージポンプ出力が下降する（キャパシタＣから放電される）。。キャパシタＣの充電もしくは放電によりバイアス回路５の電位が上下する。チャージポンプ（ＣＰ）３からの出力は、ローパスフィルタ（ＬＰＦ）４に入力されてリップル除去が行なわれる。リップル除去されたローパスフィルタ出力は、バイアス回路５に入力され、このローパスフィルタ出力に基づいたバイアス電圧Ｖｂｐ、Ｖｂｎが出力される。

図６（ａ）は、この実施例で用いられるバイアス回路５を示す回路図、図６（ｂ）は、このバイアス回路５の入力電圧に対するバイアス電流および遅延量の変化を示す特性図の一例である。バイアス回路５は、第１乃至第３のＰＭＯＳトランジスタＱ１、Ｑ３、Ｑ５と、第１乃至第３のＮＭＯＳトランジスタＱ２、Ｑ４、Ｑ６と、定電流源Ｉと、抵抗Ｒとから構成されている。第１のＰＭＯＳトランジスタＱ１は、ソースが電源に接続され、ゲート及びドレインが共通に接続される。第１のＮＭＯＳトランジスタＱ２は、ドレインが前記第１のＰＭＯＳトランジスタＱ１のドレインに接続され、ソースが抵抗Ｒを介して接地され、ゲートにはローパスフィルタ４の出力が入力される。第２のＰＭＯＳトランジスタＱ３は、ソースが電源に接続され、ゲートが第１のＰＭＯＳトランジスタＱ１のゲートに接続され、ドレインが第２のＮＭＯＳトランジスタＱ４のドレインに接続される。第２のＮＭＯＳトランジスタＱ４は、ソースが接地され、ゲート及びドレインが共通に接続される。第３のＰＭＯＳトランジスタＱ５は、ソースが電源に接続され、ゲート及びドレインが共通に接続され、ゲートからはバイアス電圧Ｖｂｐが出力される。
第３のＮＭＯＳトランジスタＱ６は、ドレインが第３のＰＭＯＳトランジスタＱ５のドレインに接続され、ソースが接地され、ゲートが前記第２のＮＭＯＳトランジスタのゲートに接続されると共に、ゲートからはバイアス電圧Ｖｂｎが出力される。定電流源Ｉは、電源と第２のＰＭＯＳトランジスタＱ３のドレインとの間に接続されている。

ＮＭＯＳトランジスタＱ２のゲートにローパスフィルタの出力Ｖｉが入力されると、ＮＭＯＳトランジスタのゲート−ソース間電圧に応じてドレイン電流が流れる。このドレイン電流によってＮＭＯＳトランジスタＱ２のドレインにダイオード接続されたＰＭＯＳトランジスタＱ１のゲート電圧が降下し、また、ＰＭＯＳトランジスタＱ１、Ｑ３のゲート−ソース間電圧が等しいため、カレントミラーを構成するＰＭＯＳトランジスタＱ３のドレイン−ソース間にＰＭＯＳトランジスタＱ１と等しい電流が流れる。
このＰＭＯＳトランジスタＱ３のドレイン電流に定電流Ｉが加算された電流ＩｄによってＮＭＯＳトランジスタＱ４のゲート電圧Ｖｂｎが上昇する。同時にＮＭＯＳトランジスタＱ４、Ｑ６のゲート−ソース間電圧が等しいのでカレントミラーを構成するＮＭＯＳトランジスタＱ６のドレインにもＩｄと等しい電流が流れる。このＩｄによってダイオード接続されたトランジスタＱ５のゲート電圧Ｖｂｐが電源電圧から降下する。これらのゲート電圧Ｖｂｎ、Ｖｂｐに応じて遅延回路１で遅延量が決定される。

即ち、ＮＭＯＳトランジスタＱ２がＯＦＦしている間、遅延回路１の遅延量は定電流Ｉのみで決まり、ＮＭＯＳトランジスタＱ２がＯＮした場合、定電流ＩにＮＭＯＳトランジスタＱ２のドレイン電流を加算した電流Ｉｄで遅延量が制御される。ＮＭＯＳトランジスタＱ２のゲート電圧Ｖｉが大きくなると、ＰＭＯＳトランジスタＱ１が飽和領域から線形領域に推移するため電流の増加が抑えられ、より大きな電流を流すことができなくなるため、遅延回路１の遅延量に限界を与える。これにより、遅延量が変化できる範囲はＩｄの変化できる範囲に限定される。

従来手法ではＩｄ＝０の状態があるため、遅延回路１が動作しないときに無限の遅延時間とすると、遅延量の変化範囲は無限からＩｄの上限まで変化するため、Ｖｉの変化に対する遅延の変化量が大きい。これに対して、本発明では定電流Ｉを加えることによって遅延時間の最大値を与え、遅延時間の変化幅を制限することにより、Ｖｉの変化に対する遅延時間の変化量を従来手法に比べ小さくし、不要なＶｉの変化による遅延時間の変動を抑えている。すなわち、チャージポンプの出力Ｖｉに対する遅延変化の感度を抑えることとなる。これによって、例えば、ジッタの影響や素子ばらつきなどによる不要なＶｉの変化による遅延時間の変化量を低減でき、精度のよいクロックを得ることができる。

図７は、図１のアナログＤＬＬ回路を構成する遅延回路１を示している。
遅延回路１は、ゲートおよびドレインがそれぞれ共通に接続されている第１のＰＭＯＳトランジスタＰ２、Ｐ２２、・・・Ｐ２ｎと第１のＮＭＯＳトランジスタＮ１、Ｎ１２、・・・Ｎ１ｎが直列に接続された複数段のインバータ（ＩＮＶ１、ＩＮＶ２、・・・、ＩＮＶｎ）と、各段のインバータの電源電圧Ｖｃｃ側にそれぞれ接続された第２のＰＭＯＳトランジスタＰ１、Ｐ１２、・・・、Ｐ１ｎを備えた複数段のＰチャネル側電流源と、各段のインバータの接地電圧Ｖｓｓ側にそれぞれ接続された第２のＮＭＯＳトランジスタＮ２、Ｎ２２、・・・、Ｎ２ｎを備えた複数段のＮチャネル側電流源とを有している。
第１段のインバータ（ＩＮＶ１）において、第１のＰＭＯＳトランジスタＰ２のソースは、第２のＰＭＯＳトランジスタＰ１のドレインに接続され、第２のＰＭＯＳトランジスタＰ１のソースは、電源（Ｖｃｃ）に接続されている。また、第１のＮＭＯＳトランジスタＮ１のソースは、第２のＮＭＯＳトランジスタＮ２のドレインに接続され、第２のＮＭＯＳトランジスタＮ２のソースは、基準電位（Ｖｓｓ）に接続されている。第１段のインバータ（ＩＮＶ１）を構成する第１のＰＭＯＳトランジスタＰ２および第１のＮＭＯＳトランジスタＮ１のゲートにはリファレンスクロック（ＲＣ）が入力され、最終段のインバータ（ＩＮｎ）の第１のＰＭＯＳトランジスタＰ２ｎおよび第１のＮＭＯＳトランジスタＮ１ｎのドレインから遅延クロック（ＣＣ）が出力される。遅延回路１は、最終的にリファレンスクロックと遅延クロックの位相差がなくなるように動作する。

次に、図８乃至図１２を参照して、本実施例のアナログＤＬＬ回路を用いて安定した出力波形を得るための波形合成方法について説明する。図８は、従来の波形合成を行うためのアナログＤＬＬ回路のブロック図、図９は、従来方法における波形合成を説明する波形図、図１０は、本発明の波形合成を行うためのアナログＤＬＬ回路のブロック図、図１１は、本発明の波形合成を行う際に適用される論理回路の回路図、図１２は、本発明における波形合成を説明する波形図である。

図８より、従来は、遅延回路２１の任意の遅延段間から論理回路（ＡＮＤ回路）の一方の入力端Ｂに任意の遅延クロックを入力させ、リファレンスクロックＣＬＫＩＮを他方の入力端Ａに入力させてクロックＹを出力させる。しかし、入力クロックのパルス幅が狭い場合（図９（ｂ）参照）や広い場合（図９（ｃ）参照）には、これらパルス幅の影響が出力クロックＹのパルス幅にも影響を与え、図９（ａ）に示すような安定した出力波形が得られなかった。
即ち、ＡＮＤなどの論理回路を利用し、位相差もしくはｄｕｔｙの異なる複数のクロックを合成する場合、出力波形が入力クロックのｄｕｔｙ ｆａｃｔｏｒの影響を受けるため、ＤＬＬ回路の動作範囲が制限される。

一方、本発明の波形合成方法は、フリップフロップ等を用いて入力クロックのエッジトリガで所望の波形を生成するものである。図１０のアナログＤＬＬ回路において、ある位相のクロックＡ（ＣＬＫＩＮ）のエッジで出力信号レベルがＨとなり、異なる位相のクロックＢのエッジで出力信号レベルがＬとなるようにする。これ以外のタイミングでは出力信号レベルを保持するようにする。入力クロックのエッジを用いて出力波形を合成するため、入力クロックのｄｕｔｙ ｆａｃｔｏｒに影響されない。その結果、入力クロックの波形が変動しても、安定した出力クロックを生成することができる。すなわち、図１２に示すように、入力クロックの波形がｄｕｔｙ５０％の場合、パルス幅が狭い場合およびパルス幅が広い場合でも常に所望の出力波形が得られる。図１１は、図１０のアナログＤＬＬ回路において、波形合成に用いられるフリップフロップ回路の詳細図を示している。

実施例１で説明するアナログＤＬＬ回路のブロック図。 図１のアナログＤＬＬ回路を構成する位相周波数比較器の回路図。 図２の位相周波数比較器のタイミングチャート。 図１のアナログＤＬＬ回路を構成するチャージポンプの回路図。 図４のチャージポンプのタイミングチャート。 （ａ）図１のアナログＤＬＬ回路を構成するバイアス回路の回路図、（ｂ）バイアス回路５の入力電圧に対するバイアス電流および遅延量の変化を示す特性図。 図１のアナログＤＬＬ回路を構成する遅延回路の回路図。 アナログＤＬＬ回路を利用した従来の波形合成を行う回路のブロック図。 図８のアナログＤＬＬ回路による入力波形および出力波形を示す波形図。 アナログＤＬＬ回路を利用した本発明の波形合成を行う回路のブロック図。 図１０のアナログＤＬＬ回路の波形合成を行う論理回路を示す回路図。 図１０のアナログＤＬＬ回路による入力波形および出力波形を示す波形図。 従来のアナログＤＬＬ回路を構成するバイアス回路の回路図及びバイアス回路の動作を示す特性図。

符号の説明

１、２１・・・遅延回路
２、２２・・・位相周波数比較器（ＰＦＤ）
３、２３・・・チャージポンプ（ＣＰ）
４、２４・・・ローパスフィルタ（ＬＰＦ）
５、２５・・・バイアス回路（ＢＩＡＳ）

Claims (2)

1. 入力信号を所定のタイミングで遅延させて遅延信号を出力する遅延回路と、前記入力信号と前記遅延信号との位相を比較し、当該比較結果に基づいた位相差信号を出力する位相周波数比較器と、前記位相差信号に応じた電圧レベルの信号を出力するチャージポンプと、前記チャージポンプの出力の高周波成分を除去するローパスフィルタと、前記ローパスフィルタの出力に比例したバイアス電圧を出力し、このバイアス電圧を前記遅延回路に出力するバイアス回路とを具備したアナログＤＬＬ回路において、
   前記バイアス回路は、第１乃至第３のＰＭＯＳトランジスタと、第１乃至第３のＮＭＯＳトランジスタと、定電流源と、抵抗とから構成され、前記第１のＰＭＯＳトランジスタは、ソースが電源電圧に接続され、ゲート及びドレインが共通に接続され、前記第１のＮＭＯＳトランジスタは、ドレインが前記第１のＰＭＯＳトランジスタのドレインに接続され、ソースが前記抵抗を介して接地され、ゲートが前記ローパスフィルタの出力を入力する入力端とされ、前記第２のＰＭＯＳトランジスタは、ソースが電源に接続され、ゲートが前記第１のＰＭＯＳトランジスタのゲートに接続され、ドレインが前記第２のＮＭＯＳトランジスタのドレインに接続され、前記第２のＮＭＯＳトランジスタは、ソースが接地され、ゲート及びドレインが共通に接続され、前記第３のＰＭＯＳトランジスタは、ソースが電源に接続され、ゲート及びドレインが共通に接続され、ゲートが前記バイアス電圧を出力する第１の出力端とされ、前記第３のＮＭＯＳトランジスタは、ドレインが前記第３のＰＭＯＳトランジスタのドレインに接続され、ソースが接地され、ゲートが前記第２のＮＭＯＳトランジスタのゲートに接続されると共に前記バイアス電圧を出力する第２の出力端とされ、前記定電流源は、電源と前記第２のＰＭＯＳトランジスタのドレインとの間に接続されていることを特徴とするアナログＤＬＬ回路。
2. 前記遅延回路は、ゲート及びドレインがそれぞれ共通に接続されている第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとから構成されるインバータと、前記第１のＰＭＯＳトランジスタのソース側に第２のＰＭＯＳトランジスタを備えたＰチャネル側電流源と、前記第１のＮＭＯＳトランジスタのソース側に第２のＮＭＯＳトランジスタを備えたＮチャネル側電流源とを備えた遅延段を複数段有することを特徴とする請求項１に記載のアナログＤＬＬ回路。

Images