KR100868944B1 - 전압 제어 발진기 및 전압 제어 지연회로 - Google Patents

Abstract

전압 제어 발진기 및 전압 제어 지연회로가 개시된다. 본 발명의 전압제어 발진기 및 전압제어 지연회로는 단일 출력(Single Ended)의 전류 궁핍형(Current Starved) 구조를 가지는 경우에 발생할 수 있는 전원 전압의 불안정에 대한 출력의 왜곡을 해결함으로써, 전원전압의 변화에 안정한 출력 특성을 나타낸다. 이에 따라, 전원 전압이 외부 요인에 의해 변하더라도, 전압제어 발진기는 출력 신호에 지터(Jitter) 등의 발생을 억제하고, 전압제어 지연회로는 설정된 지연 시간이 안정적으로 유지될 수 있다.

전류 궁핍형, 발진기, 지연회로, VCO, VCDL, 지터

Description

전압 제어 발진기 및 전압 제어 지연회로{Voltage Controlled Oscillator and Voltage Controlled Delay Line}

도 1은 종래의 전류 궁핍형 전압 제어 발진기의 회로도,

도 2는 종래의 전류 궁핍형 전압 제어 지연회로의 회로도,

도 3은 도 1의 전압 제어 발진기의 동작 설명에 제공되는 도면,

도 4는 본 발명의 일 실시 예에 따른 전류 궁핍형 전압 제어 지연회로의 회로도,

도 5는 도 4의 보상전류 가산부에 포함된 제 2 피모스 트랜지스터를 통해 흐르는 전류의 레벨을 시뮬레이션한 결과도,

도 6은 제어 전압의 변화에 따른 보상전류 가산부에서 출력되는 보상전류를 도시한 도면,

도 7은 본 발명의 일 실시 예에 따른 전류 궁핍형 전압 제어 발진기의 회로도,

도 8은 도 7의 전압 제어 발진기의 제어 전압에 따른 출력 신호의 발진 주파수를 도시한 도면,

도 9는 본 발명의 다른 실시 예에 따른 전압 제어 지연회로의 회로도,

도 10은 전압변화 보상부의 동작을 설명하기 위한 회로도,

도 11은 제어 전압의 변화에 따른 전류 I_TOT를 나타낸 도면,

도 12는 본 발명의 또 다른 실시 예에 따른 전압제어 발진기의 회로도,

도 13은 도 12의 전압 제어 발진기의 제어 전압 대 발진 주파수의 관계를 도시한 도면,

도 14은 본 발명의 또 다른 실시 예에 따른 전류 궁핍형 전압 제어 지연회로의 회로도, 그리고

도 15는 본 발명의 또 다른 실시 예에 따른 전류 궁핍형 전압 제어 발진기의 회로도이다.

본 발명은, 복수 개의 전류 궁핍형(Current Starved) 지연 셀을 포함하여 구조적으로 간단한 전압제어 발진기 및 지연회로에 관한 것으로, 더욱 상세하게는 전원 전압의 불안정 또는 변화에 둔감하여 안정된 발진 주파수 또는 지연 신호를 출력할 수 있는 전압 제어 발진기 및 전압 제어 지연회로에 관한 것이다.

전압 제어 발진기(VCO: Voltage Controlled Oscillator)는 소정의 제어 전압에 따라 가변 되는 주파수를 가지는 신호를 출력하는 장치로서, 그 자체로 또는 피 엘엘(PLL: Phase Locked Loop) 등에 포함되어 각종 장치에 사용된다. 예를 들어, 평판 디스플레이 소자(FPD: Flat Panel Display)의 타이밍 제어용 칩에 피엘엘이 사용된다.

전압 제어 발진기와 유사한 회로 구성을 가지는 전압 제어 지연회로(VCDL: Voltage Controlled Delay Line)는 전압 제어 발진기에 포함되는 발진 루프를 대신하여 지연라인을 가진다. 전압 제어 지연회로는 디엘엘(DLL: Delay Locked Loop) 등에 사용될 수 있다.

이론적이고 이상적인 전압 제어 발진기의 발진 주파수는 제어 전압에 의해서만 변경될 수 있다. 그러나 실제로는 고정된 값을 유지하지 못하는 전원 전압의 변화에 의해서도 그 발진 주파수가 바뀔 수 있다. 전원 전압의 불안정에 따른 지터(Jitter)와 같은 발진 출력의 왜곡은 나아가 피엘엘 출력의 왜곡을 초래한다.

도 1은 종래의 전류 궁핍형 전압 제어 발진기의 회로도이고, 도 2는 종래의 전류 궁핍형 전압 제어 지연회로의 회로도이다.

도 1의 발진기(100)와 도 2의 지연회로(200)는 기본적으로 전류 궁핍형(Current Starved) 지연 셀을 포함하는 점에서 공통되며, 다만 발진기(100)는 링 형의 발진루프를 형성하는 점에서 차이가 있다. 또한, 지연회로(200)의 출력 신호 Vout는 별도의 입력신호 Vi를 소정 시간 지연시킨 출력이다.

도 1의 전압 제어 발진기(100)는 전류궁핍형 지연셀(110)을 이용한 전압 제어 발진기로서, 제어 전압 Vcon의 증감에 따라 지연회로를 구성하는 전류궁핍형 지 연 셀에 흐르는 전류 I_D가 가변 되면서 발진 주파수가 결정된다.

제어 전압 Vcon의 증가에 따라 전류 I_D가 증가하면, 전류궁핍형 지연 셀의 소신호 출력저항 r。의 값은 감소하여 전압 제어 발진기에서 출력되는 신호 Vosc의 주파수는 증가하게 된다.

제어 전압 Vcon이 입력되는 연산 증폭기가 이상적이라고 가정하면, 연산 증폭기의 (-) 입력단자와 (+) 입력단자의 전압이 동일하다. 따라서, 저항 R 양단에 걸리는 전압은 제어 전압 Vcon과 같고, 저항 R에 흐르는 전류 I_D는 다음의 수학식 1과 같이 표현될 수 있다.

지연 블럭을 구성하는 전류궁핍형 지연 셀에 흐르는 전류는 전류 미러(Current Mirror)회로에 의해 저항 R에 흐르는 전류 I_D와 동일하게 된다.

따라서, 전압 제어 발진기(100)의 출력 주파수 f(Vosc)는 다음의 수학식 2와 같다.

여기서, N은 전압 제어 발진기(100)의 지연 단의 개수 (N은 홀수), C_tot는 발진 루프를 구성하는 각각의 전류궁핍형 지연 셀의 출력단의 커패시턴스(Capacitance)의 총 합이고, V_DD는 전원 전압이다.

수학식 1 및 2에 의하면, 발진 주파수는 제어전압 Vcon에 따라 선형적으로 변함으로써, 전압 제어 발진기(100)는 원하는 발진 주파수를 가진 신호를 출력할 수 있다.

이러한 전류 궁핍형 전압 제어 발진기(100)에서 복수 개의 인버터가 발진 루프를 구성하지 못하도록 피드백 라인을 제거할 경우, 도 2와 같은 전압 제어 지연회로(200)가 된다. 전압 제어 지연회로(200)가 입력 신호 Vi를 소정 지연시간 동안 지연시킨 출력신호 Vo를 출력함에 있어, 그 지연시간은 수학식 2의 역수에 비례하며 또한 제어전압 Vcon에 따라 달라진다.

수학식 2에 의하면, 발진 주파수는 전원 V_DD에 의해서도 영향을 받는다. 그것은 발진 루프를 구성하는 정류궁핍형 지연 셀 상의 전압 변화의 범위가 전원 전압의 범위와 같기 때문이다. 따라서 전원 V_DD가 여러 가지 요인에 의해 영향을 받아 그 전압의 레벨이 고정되지 못할 때, 발진 주파수도 고정되지 못하고 흔들리게 된다.

도 3은 도 1의 전압 제어 발진기의 동작 설명에 제공되는 도면으로서, 전압제어 발진기(100)의 전원 전압의 변화에 따른 발진 주파수의 변화를 시뮬레이션한 결과이다. 도 3을 참조하면, 동일한 제어 전압 Vcon 하에서도 전원 전압이 변경되면 발진 주파수가 변경됨을 보인다. 도 3의 시뮬레이션 결과는 도 2에도 그대로 적용되어 동일한 제어 전압에 대해 전원의 레벨이 바뀌면 지연시간도 바뀌게 된다.

이상의 설명과 같이 종래의 전압 제어 발진기는 그 전원 전압의 변화에 민감하게 영향을 받아 그 출력 신호의 발진 주파수가 변동된다.

이러한 문제를 해결하기 위하여, 차동(Differential) 구조의 지연 블록으로 구성된 전압 제어 발진기 또는 전압제어 지연회로가 일반적으로 사용된다. 차동 구조의 지연 블록은 전원 전압과 무관하게 일정 범위에서 그 출력 신호 전압의 변동이 생기므로, 발진 주파수가 전원 전압의 변화에 영향을 받지 않게 된다.

그러나 이러한 차동 구조의 지연 블록은 도 1의 단일 출력(Single Ended) 구조를 가지는 전류 궁핍형 전압 제어 발진기에 비하여 전력 소모가 많고 집적시에 많은 면적을 차지한다. 또한, 차동 구조의 전압 제어 발진기가 위상 지연 루프에 사용될 경우, 최종 출력을 단일 출력으로 하기 위한 회로가 별도로 필요하다.

본 발명의 목적은, 상대적으로 간단한 구조인 전류 궁핍형(Current Starved) 지연 구조를 가지면서도 전원 전압의 변화에 둔감하여, 안정된 발진 주파수를 가지는 발진 신호를 출력할 수 있는 전압 제어 발진기를 제공함에 있다.

본 발명의 또 다른 목적은, 상대적으로 간단한 구조인 전류 궁핍형 지연 셀을 포함하면서도 전원 전압의 변화에 둔감하고, 안정된 지연 신호를 출력할 수 있 는 전압 제어 지연회로를 제공함에 있다.

상기 목적을 달성하기 위해 본 발명에 따라, 풀 업용 피모스 트랜지스터; 풀 다운용 엔모스 트랜지스터; 및 상기 풀 업용 피모스 트랜지스터와 풀 다운용 엔모스 트랜지스터 사이에 연결된 스위치부;를 포함하는 지연 셀을 복수 개 포함하여, 소정 지연시간을 위한 제어 전압(Vcon)에 따른 제어전류가 상기 지연 셀에 흐르도록 하여, 입력되는 신호를 상기 지연시간만큼 지연시켜 출력하는 전류궁핍형 전압제어 지연회로는, 보상전류가산부, 제1바이어스전압생성부, 엔모스 트랜지스터(N2) 및 피모스 트랜지스터(P4)를 포함하여 상기 지연 셀에 흐르는 전류를 보상함으로써, 상기 전원(V_DD)의 전압레벨이 변하는 경우에도 상기 지연시간이 유지한다.

상기 보상전류가산부는 전원(V_DD)의 전압 변화를 보상하기 위한 전류(I_A)를 상기 제어전류에 가산한 보상전류를 출력한다. 상기 제1바이어스전압생성부는 상기 보상전류가산부의 보상전류를 입력받고, 상기 풀 다운용 엔모스 트랜지스터와 전류미러를 형성하여 상기 보상전류에 따른 제1바이어스 전압을 상기 복수의 풀 다운용 엔모스 트랜지스터의 게이트로 제공한다.

상기 엔모스 트랜지스터(N2)는 상기 제1바이어스전압생성부와 전류 미러를 형성하여 상기 보상전류를 구동한다.

상기 피모스 트랜지스터(P4)는 상기 풀 업용 피모스 트랜지스터와 전류 미러 를 형성하고, 상기 엔모스 트랜지스터(N2)의 드레인과 연결된 단자를 통해 입력되는 전류에 대응하는 제2바이어스 전압을 상기 풀 업용 피모스 트랜지스터의 게이트로 제공한다.

실시 예에 따라, 제1 엔모스 트랜지스터 및 제2 엔모스 트랜지스터를 포함하는 블록을 복수 개 포함하며, 상기 각 트랜지스터 블록이 상기 복수의 풀 다운용 엔모스 트랜지스터 각각 및 엔모스 트랜지스터(N2)와 병렬로 결합되는 전압변화 보상부를 더 포함하여 상기 지연 셀에 흐르는 전류를 추가 보상할 수 있다. 여기서, 상기 제1 엔모스 트랜지스터의 소스는 접지에 연결되고 드레인은 상기 제2 엔모스 트랜지스터의 소스에 연결되며 게이트에는 상기 제1 바이어스전압생성부의 바이어스 전압이 입력되고, 상기 제2 엔모스 트랜지스터의 게이트와 드레인은 상호 연결되어 상기 제1 바이어스부의 각 트랜지스터에 연결된다.

여기서, 상기 보상전류가산부는, 상기 제어전류를 구동하기 위한 전압을 게이트로 입력받아 상기 제어전류를 구동하는 제1피모스 트랜지스터(P2) 및 소스 단자는 상기 전원(V_DD)에 연결되고 드레인 단자는 상기 제1바이어스 전압 생성부에 연결되어, 상기 제1피모스 트랜지스터(P2)의 소스 단자 및 드레인 단자와 병렬로 연결되는 제2피모스 트랜지스터(P3)를 포함한다. 상기 제2피모스 트랜지스터(P3)는 게이트 단자에 연결된 소정의 기준 전압(Vref)에 의해 상기 전류(I_A)를 구동하여 상기 제어전류(I_D)에 가산함으로써 상기 보상전류를 출력한다.

또한, 상기 제1바이어스 전압 생성부는, 소스 단자는 접지에 연결되고, 상기 보상전류가산부의 보상전류를 입력받는 게이트 단자는 드레인 단자와 상호 연결되어 상기 복수의 풀 다운용 엔모스 트랜지스터의 게이트에 연결된 엔모스 트랜지스터(N1)인 것이 바람직하다.

본 발명의 다른 실시 예에 따른 전류궁핍형 전압제어 지연회로는, 전원(V_DD)의 전압 변화를 보상하기 위한 전류(I_A)를 상기 제어전류에 가산한 보상전류를 출력하는 보상전류가산부; 상기 보상전류가산부의 보상전류를 입력받고, 상기 보상전류에 따른 제1바이어스 전압을 출력하는 제1바이어스전압생성부; 상기 제1바이어스전압생성부와 전류미러를 형성하여 상기 제1바이어스 전압을 입력받아, 상기 보상전류를 구동하는 엔모스 트랜지스터(N2); 드레인 단자는 게이트 단자와 연결되어 상기 엔모스 트랜지스터(N2)의 드레인 단자에 연결되는 제1 엔모스 트랜지스터(N60); 드레인 단자는 상기 제1 엔모스 트랜지스터(N60)의 소스 단자에 연결되고, 소스 단자는 접지에 연결되며, 게이트 단자로 상기 제1바이어스 전압을 입력받는 제2엔모스 트랜지스터(N50); 상기 풀 업용 피모스 트랜지스터와 전류 미러를 형성하고, 상기 엔모스 트랜지스터(N2)의 드레인과 연결된 단자를 통해 입력되는 전류에 대응하는 제2바이어스 전압을 상기 풀 업용 피모스 트랜지스터의 게이트로 제공하는 피모스 트랜지스터(P4); 상기 제2바이어스 전압을 게이트로 입력받아 상기 제2바이어스 전압에 대응되는 전류를 구동하는 피모스 트랜지스터(P7); 및 상기 풀 다운용 엔모스 트랜지스터와 전류 미러를 형성하고, 상기 피모스 트랜지스터(P7)의 드레인과 연결된 단자를 통해 입력되는 전류에 대응하는 제3바이어스 전압을 상기 풀 다운용 엔모스 트랜지스터의 게이트로 제공하는 엔모스 트랜지스터(N7);를 포함하여 상기 지연 셀에 흐르는 전류를 보상함으로써, 상기 전원(V_DD)의 전압레벨이 변하는 경우에도 상기 지연시간이 유지되도록 한다.

이하에서는, 도면을 참조하여 본 발명을 상세히 설명한다.

도 4는 본 발명의 일 실시 예에 따른 전류 궁핍형 전압 제어 지연회로(VCDL: Voltage Controlled Delay Line)의 회로도이다. 전압 제어 지연회로(400)는 전류 궁핍형(Current Starved) 지연 셀을 가지는 지연회로로서, 외부로부터 입력되는 입력신호 Vi를 소정 시간 지연시킨 신호 Vout를 출력한다. 출력 신호 Vout의 지연 시간은 외부로부터 입력되는 제어 전압 Vcon에 의해 설정된다.

도 4를 참조하면, 전압 제어 지연회로(400)는 제어전류생성부(410), 보상전류가산부(420), 제1바이어스전압생성부(430), 제2바이어스전압생성부(440) 및 지연부(450)를 포함한다.

제어전류생성부(410), 보상전류가산부(420), 제1바이어스전압생성부(430) 및 제2바이어스전압생성부(440)는 전류 궁핍형 지연부(450)의 지연시간을 제어하게 된다. 지연부(450)는 복수 개의 전류 궁핍형 지연 셀인, 제1 내지 제n 지연 셀(451, 453, 455)을 포함한다. 각 지연 셀(451, 453, 455)은 각각 스위치부와 스위치부의 바이어스를 위한 엔모스 트랜지스터 및 피모스 트랜지스터를 포함한다. 도 4를 참조하면, 제n 지연 셀(455)는 제n 스위치부(455a), 엔모스 트랜지스터 N3n 및 피모 스 트랜지스터 P5n을 포함한다.

제어전류생성부(410)는 외부로부터 입력되는 소정의 직류 제어전압 Vcon의 크기에 따라 그 크기가 변하는 제어전류 I_D를 출력한다. 제어전류생성부(410)는 연산증폭기 U1, 피모스(PMOS) 트랜지스터 P1 및 저항 R을 포함한다.

연산 증폭기 U1의 (-) 단자는 제어전압 Vcon을 입력받고, (+) 단자는 피모스 트랜지스터 P1의 드레인(Drain)에 연결되며, 출력단은 피모스 트랜지스터 P1의 게이트(Gate)에 연결된다. 피모스 트랜지스터 P1의 소스(Source)는 전원 V_DD에 연결된다. 저항 R은 일단이 피모스 트랜지스터 P1의 드레인에 연결되고, 타단은 접지 V_SS에 연결된다.

제어전류생성부(410)에서 출력되는 전류 I_D는 상기 수학식 1을 이용하여 도출할 수 있다. 즉, 외부로부터 입력된 제어 전압 Vcon에 따라 제어전류생성부(410)에서 출력되는 전류 I_D의 크기가 제어된다.

보상전류가산부(420)는 제어전류생성부(410)가 출력하는 전류 I_D와 동일한 크기의 전류에 소정의 전류 I_A를 가산한 보상전류(I_D+I_A)를 출력한다. 여기서 전류 I_D에 가산되는 전류 I_A는 전원 V_DD의 전압레벨 변화를 보상하기 위한 전류이다.

보상전류가산부(420)는 상호 간에 병렬로 연결된 제1피모스 트랜지스터 P2와 제2피모스 트랜지스터 P3를 포함한다. 제1 및 제2피모스 트랜지스터 P2, P3의 소스 는 전원 V_DD에 연결되고, 드레인은 제1바이어스전압생성부(430)에 연결된다. 제1 피모스 트랜지스터 P2의 게이트는 제어 전압 Vcon에 연결되고, 제2 피모스 트랜지스터 P3의 게이트는 기준 전압 V_REF에 연결된다.

제1피모스 트랜지스터 P2를 통해 흐르는 전류의 크기는 제어전류생성부(410)가 출력한 전류 I_D와 동일하다. 제2 피모스 트랜지스터 P3를 통해 흐르는 전류 I_A는 다음의 수학식 3과 같다.

단,

여기서, V_th는 제2 피모스 트랜지스터 P3의 문턱전압(Threshold Voltage), μ_P는 자유정공의 이동도(Mobility), Cox는 단위 게이트 면적당의 게이트 산화막 커패시턴스, W는 채널의 폭, 그리고 L은 채널의 길이이다.

제2 피모스 트랜지스터 P3은 포화영역(Saturation Region)에서 동작하고, 제2 피모스 트랜지스터 P3을 통해 흐르는 전류는 I_A로서 전원 V_DD의 레벨에 관계된다. 즉, 전류 I_A는 전원 V_DD의 레벨이 증가하면 증가하고, 감소하면 감소한다. 그러므로 전원 V_DD의 레벨에 따른 보상전류 I_D+I_A가 형성된다.

여기서, 도 5를 참조하여, 전원 V_DD의 변화에 따른 제2 피모스 트랜지스터 P3을 통해 흐르는 전류 I_A의 변화를 설명한다.

도 5는 도 4의 보상전류 가산부에 포함된 제 2 피모스 트랜지스터를 통해 흐르는 전류의 레벨을 시뮬레이션한 결과도로서, 가로축은 제어전압 Vcon이고, 세로축은 전류 '-I_A'으로서 제2 피모스 트랜지스터 P3의 드레인에서 소스 방향으로 흐르는 전류를 나타낸다.

도 5는 전원 V_DD가 각각 1.7V, 1.8V, 1.9V 일 때의 세 가지 경우를 도시하고 있으며, 전원 V_DD의 값이 1.7V부터 1.9V로 증가할수록 전류 -I_A가 감소(다시 말해, 전류 I_A가 증가)함을 알 수 있다.

또한, 제어 전압 Vcon이 특정 범위, 예컨데 0 ~ 1.6 V에 있을 경우, 전류 I_A가 일정함을 알 수 있다. 이러한 제어 전압 Vcon의 특정 범위에서, 전원 V_DD의 값이 1.7V와 1.8V일 때의 전류 I_A의 차는 1.172㎂이고, 전원 V_DD의 값이 1.8V와 1.9V일 때의 전류 I_A의 차는 1.2732㎂로서, 수학식 3과 같이 V_DD의 변화에 대해 전류 I_A의 변화가 2차 함수의 형태를 가지는 것으로 보인다. 다만, 그 기울기의 차이가 무시할 정도로 작으므로, 전류 I_A의 변화는 전원 V_DD의 변화에 대하여 1차 함수의 형태 즉, 직선의 형태로 표현할 수 있다.

이러한 전류 I_A와 제어전류 I_D가 합쳐짐으로써 보상전류가 제1바이어스전압생성부(430)로 출력된다. 따라서 보상전류는 도 6과 같이 도시된다.

도 6은 제어 전압의 변화에 따른 보상전류 가산부에서 출력되는 보상전류를 도시한 도면으로, 가로축은 제어 전압 Vcon, 세로축은 보상전류를 나타낸다. 도 6을 참조하면, 제어 전압 Vcon이 증가함에 따라 제어전류 I_D가 1차적으로 증가하고, 전류 I_A가 전원 V_DD의 변화를 보상함으로써 보상전류의 크기가 증가함을 알 수 있다.

다시 도 4를 참조하여 설명한다. 제1바이어스전압생성부(430)는 보상전류가산부(420)로부터 출력되는 보상전류(I_D+I_A)의 크기에 따른 제1 바이어스 전압을 생성하여 각 지연 셀(451, 453, 455)의 엔모스 트랜지스터 N31, N32, ..., N3n 및 제2바이어스전압생성부(440)로 출력한다. 제1바이어스전압생성부(430)는 다양하게 구현할 수 있으며, 도 4에서 제1바이어스전압생성부(430)는 엔모스 트랜지스터 N1을 이용하여 다이오드(Diode) 구조로 구현되어 각 지연셀의 엔모스 트랜지스터 N31, N32, ..., N3n 및 제2바이어스전압생성부(440)와 각각 전류 미러(Current Mirror)를 형성한다.

제2바이어스전압생성부(440)는 각 지연셀(451, 453, 455)의 피모스 트랜지스터 P51, P52, ..., P5n이 보상전류와 동일한 크기의 전류를 구동하도록 하기 위한 제2 바이어스 전압을 생성한다. 제2바이어스전압생성부(440)는 엔모스 트랜지스터 N1과 전류 미러를 형성하는 엔모스 트랜지스터 N2 및 각 지연 셀(451, 453, 455)의 피모스 트랜지스터 P51, P52, ..., P5n에 공급하기 위한 제2 바이어스 전압을 생성 하는 피모스 트랜지스터 P4를 포함한다.

제1바이어스전압생성부(430)에 의한 제1 바이어스 전압에 의해 바이어싱된 엔모스 트랜지스터 N2는 보상전류 I_D+I_A를 구동하여 피모스 트랜지스터 P4에 보상전류가 흐르도록 한다. 피모스 트랜지스터 P4는 게이트와 드레인이 연결되어 다이오드 구조를 형성함으로써 게이트와 소스 사이에 보상전류 I_D+I_A의 레벨에 따른 제2 바이어스 전압을 생성한다.

지연부(450)는 제1 내지 제n 지연 셀(451, 453, 455)을 포함하며, 제1 지연 셀(451)로 입력되는 입력 신호 Vi를 지연한 출력 Vout를 출력한다. 지연부(450)는 각 지연 셀에 흐르는 전류의 크기에 대응되는 지연시간만큼 입력되는 신호 Vi를 지연시켜 출력한다. 제1 내지 제n 지연 셀(451, 453, 455)은 전류 궁핍형 지연 셀로서, 각 지연 셀로 입력되는 신호는 반전됨으로써 연속적인 펄스 신호가 생성된다.

제1 내지 제n 지연 셀(451, 453, 455)은 앞서 설명한 바와 같이, 각각 스위치부, 엔모스 트랜지스터 및 피모스 트랜지스터를 포함한다.

제1 지연 셀(451)을 참조하면, 엔모스 트랜지스터 N31은 제1스위치부(451a)와 접지 V_SS 사이에 풀 다운으로 형성되고, 피모스 트랜지스터 P51은 제1스위치부(451a)와 전원 V_DD 사이에 풀 업으로 형성된다. 지연부(450)는 제1 지연 셀(451)과 동일한 구조를 가지는 복수 개의 전류 궁핍형 지연 셀(Cell)을 포함한다.

제1 내지 제n 지연 셀(451, 453, 455) 내에 각각 풀 다운으로 마련된 엔모스 트랜지스터 N31, N31, ..., N3n은 제1바이어스전압생성부(430)가 생성한 제1 바이 어스 전압에 의해 바이어싱됨으로써 보상전류와 동일한 크기의 전류를 구동하여, 각 스위치부(451a, 453a, 455a)의 출력이 하이(High)에서 로우(Low)로 천이하는 시점에 각 지연 셀에 보상전류가 흐르도록 한다.

제1 내지 제n 지연 셀(451, 453, 455) 내에 풀 업으로 마련된 피모스 트랜지스터 P51, P52, ..., P5n은 제2바이어스전압생성부(440)가 생성한 제2 바이어스 전압에 의해 바이어싱되어, 보상전류와 동일한 크기의 전류를 구동하여, 스위치부(451a, 453a, 455a)의 출력이 로우에서 하이로 천이하는 시점에 제1 내지 제n 지연 셀(451, 453, 455)에 보상전류가 흐르도록 한다.

제1 지연 셀(451)을 기초로 지연 셀을 설명하면, 엔모스 트랜지스터 N31 및 피모스 트랜지스터 P51은 각각 제1 바이어스 전압과 제2 바이어스 전압에 의해 결정되는 소정의 제한 전류를 제1 스위치부(451a)로 제공하여 지연 셀의 지연 시간을 제어한다.

제1 내지 제n 지연 셀(451, 453, 455)에 각각 포함된 제1 내지 제n 스위치부(451a, 453a, 455a)는 각각 입력되는 신호를 반전시킴으로써 연속적인 펄스 신호가 출력되도록 한다.

각 지연 셀에 흐르는 전류의 크기가 증가할수록 각 지연 셀의 지연 시간이 짧아지게 되므로, 입력신호 Vi에 대한 지연부(450)의 출력 신호 Vout의 지연은 짧아진다. 반면에 각 지연 셀에 흐르는 전류의 크기가 감소할수록 각 지연 셀의 지연 시간이 길어지게 되어 입력신호 Vi에 대한 지연부(450)의 출력 신호 Vout의 지연은 증가한다.

지연부(450)에서 출력되는 신호 Vout의 지연시간 즉, 전압 제어 지연회로(400)의 지연 시간 T(Vout)는 다음의 수학식 4와 같다.

여기서, N은 지연 셀의 개수, C_tot는 각 지연 셀(451, 453, 455)의 커패시턴스(Capacitance)의 총 합이다.

수학식 4를 참조하면, 전압 제어 지연회로(400)가 출력하는 신호 Vout의 지연 시간은 제1 내지 제n 지연 셀(451, 453, 455) 각각으로 입력되는 보상전류 I_D+I_A에 관련된다.

수학식 3 및 수학식 4를 이용하여 전압 제어 지연회로(400)가 출력하는 신호 Vout의 지연 시간 T(Vout)는 다음의 수학식 5와 같이 정리할 수 있다.

단,

수학식 4와 수학식 5에서 N, C_tot 는 고정된 값이므로, 출력 신호 Vout의 지 연 시간은 전원 V_DD와 전류 I_D+I_A에 의해 결정됨을 알 수 있다. 여기서 전류 I_D는 제어전류생성기(410)에서 제어전압 V_CON에 의해 지연회로의 지연시간을 결정하기 위하여 결정된 고정 제어전류이므로 고정된 제어전류 I_D에서 지연회로의 지연시간에 변화를 미치는 요소는 전원 V_DD와 전류 I_A이다. 전류 I_A는 전원 V_DD에 종속되어 가변 됨으로써, 전원 V_DD의 변화를 보상하고 이를 통하여 전원 V_DD의 변화에 따른 지연시간의 변화를 억제한다.

출력 신호 Vout의 지연 시간 T(Vout)에 대한 실험 결과는 아래 도 8을 참조하여 다시 설명하며, 이에 앞서 도 7을 참조하여 전류 궁핍형 전압 제어 발진기를 먼저 설명한다.

도 7은 본 발명의 일 실시 예에 따른 전류 궁핍형 전압 제어 발진기의 회로도이다. 전압제어 발진기(700)는 전류 궁핍형(Current Starved) 발진 루프를 가지는 발진기로서, 외부로부터 입력되는 제어전압 Vcon에 대응하는 발진 주파수를 가지는 신호 Vosc를 출력한다.

도 7의 전압 제어 발진기(700)는 도 4의 전압 제어 지연회로(400)와 동일한 구성 및 발명적 특징을 가지며, 다만, 지연부(450)를 대신하여 발진부(710)를 포함한다.

발진부(710)는 도 4의 지연부(450)에 포함된 제1 내지 제n 지연 셀(451, 453, 455)을 포함하되, 피드백 루프(711)에 의한 링(Ring) 구조를 형성하여 소정의 발진 주파수를 가지는 신호 Vosc를 출력한다.

전압 제어 발진기(700)의 출력 신호 Vosc의 발진 주파수는 수학식 5의 역으로서 다음의 수학식 6과 같다.

수학식 6을 참조하면, 출력 신호 Vosc의 발진 주파수도 전원 V_DD와 전류 I_D+I_A에 의해 결정됨을 알 수 있다. 여기서 전류 I_A는 전원 V_DD에 종속되어 가변 됨으로써, 전원 V_DD의 변화에 따른 발진 주파수의 변화를 보상한다.

수학식 6과 같이 표현되는 출력 신호 Vout의 발진 주파수는 도 8의 시뮬레이션 결과도로 도시된다.

도 8은 도 7의 전압 제어 발진기의 제어 전압에 따른 출력 신호의 발진 주파수를 도시한 도면으로서, 도 7의 전압 제어 발진기(700)가 출력하는 전압의 주파수를 시뮬레이션한 결과이다. 도 8을 참조하면, 전원 V_DD가 1.7V, 1.8V 또는 1.9V인 경우의 발진 주파수를 각각 도시하고 있다.

출력 신호 Vosc의 주파수는 제어 전압 Vcon의 변화에 대해 1차 함수의 형태 즉, 직선의 형태로 표시된다. 나아가, 제어 전압 Vcon이 특정 범위 내(원으로 표시 된 부분)에 있을 때는, 전원 V_DD의 전압 레벨이 변하더라도 전압 제어 발진기(700)의 출력 신호 Vosc의 발진 주파수가 거의 동일함을 보인다.

도 3과 도 8을 참조하여 전원 V_DD의 레벨변화가 발진 주파수에 미치는 영향을 판단할 때, 본원발명의 전압 제어 발진기(700)가 종래의 전압 제어 발진기에 비해 훨씬 둔감함을 알 수 있다. 따라서 전원 V_DD가 여러 가지 요인에 의해 영향을 받아 그 레벨이 고정되지 못하더라도, 발진 주파수는 고정되어 지터의 발생이 억제된 안정된 발진 신호를 출력할 수 있는 것이다.

도 8에서 원으로 표시된 부분이 아니더라도 그 인접한 제어 전압 Vcon의 범위에서도, 발진 주파수의 변화는 매우 작고, 종래의 전압 제어 발진기에 비해 전원 V_DD의 변화에 대해 안정되어 있다.

도 4의 전압제어 지연회로(400)의 지연시간 T(Vout)와 도 7의 전압제어 발진기(700)의 발진 주파수 F(Vosc)는 서로 역의 관계에 있으므로, 도 8의 시뮬레이션 결과는 도 4의 전압제어 지연회로(400)에도 적용될 수 있다. 따라서 도 8의 원으로 표시된 부분에 대응되는 제어 전압 Vcon 범위에서 전압제어 지연회로(400)의 지연시간 T(Vout)는 전원 V_DD의 변화에 불구하고 일정한 결과를 유지함을 알 수 있다.

이하에서는 도 9를 참조하여 본 발명의 다른 실시 예를 설명한다. 도 9의 실시 예는 보다 넓은 범위(제어 전압 Vcon 또는 지연 시간 또는 발진 주파수의 범위) 에서도 보다 안정된 특성이 있는 전압 제어 지연회로를 설명한다.

도 9는 본 발명의 다른 실시 예에 따른 전압 제어 지연회로의 회로도이다. 도 9의 전압 제어 지연회로(800)는 도 4의 지연회로(400)와 비교하여 전압변화 보상부(810)를 더 포함한다. 전압변화 보상부(810) 이외의 다른 구성은 도 4의 지연회로(400)에 포함된 구성과 동일하므로, 이하에서 그 설명을 생략한다.

전압변화 보상부(810)는 제2바이어스전압생성부(440)의 엔모스 트랜지스터 N2 및 지연부(450)의 엔모스 트랜지스터 N31, N32, … N3n의 각 드레인-소스 간 전압 V_DS의 변화에 따른 전류 차이를 이용하였다.

전압변화 보상부(810)는 제1바이어스전압생성부(430)의 엔모스 트랜지스터 N1과 전류 미러를 형성하는 복수의 제 1 엔모스 트랜지스터 N50, N51, N52, ..., N5n 및 각 제 1 엔모스 트랜지스터 N50, N51, N52, ..., N5n와 직렬로 연결된 제 2 엔모스 트랜지스터 N60, N61, N62, ..., N6n을 포함한다.

제 1 엔모스 트랜지스터 N50, N51, N52, ..., N5n 중 하나와 제 2 엔모스 트랜지스터 N60, N61, N62, ..., N6n 중 하나가 결합하여 하나의 블록을 형성하여 지연부(450)의 엔모스 트랜지스터 N31, N32, … N3n와 연결된다. 도 9를 참조하면, 엔모스 트랜지스터 N50 및 N60이 하나의 블록을 형성하고, 엔모스 트랜지스터 N51 및 N61이 다른 하나의 블록을 형성한다.

전압변화 보상부(810)의 각 블록은 제2바이어스전압생성부(440)의 엔모스 트랜지스터 N2 및 지연부(450)의 엔모스 트랜지스터 N31, N32, … N3n와 연결되어 I_D+I_A로 1차 보상된 전류를 추가 보상한다.

제1 엔모스 트랜지스터 N50, N51, N52, ..., N5n는 제1바이어스전압생성부(430)에 의해 바이어스되고, 그 각각의 소스는 접지 Vss에 연결된다. 제 2 엔모스 트랜지스터 N60, N61, N62, ..., N6n 각각의 게이트와 드레인은 서로 연결된다. 제2 엔모스 트랜지스터 N60, N61, N62, ..., N6n 각각의 드레인은 대응되는 엔모스 트랜지스터 N2, N31, N32, ..., N3n의 드레인과 연결된다. 제1 엔모스 트랜지스터 N50, N51, N52, ..., N5n 각각의 드레인은 대응되는 제2 엔모스 트랜지스터 N60, N61, N62, ..., N6n 각각의 소스와 연결된다.

도 10은 전압변화 보상부의 동작을 설명하기 위한 회로도이다. 이하 도 10을 참조하여 전압변화 보상부(810)의 동작을 설명한다.

도 10을 참조하면, 보상전류가산부(420)가 출력하여 제1바이어스전압생성부(430)의 엔모스 트랜지스터 N1으로 입력되는 전류값은 I_D와 I_A의 합이다. 여기서 전류 I_D는 제어전압 V_CON에 따른 전류 값이고, 전류 I_A는 제어전압과는 무관하고 전원전압 V_DD와 기준전압 V_REF의 차이에 의해서만 결정되는 값이다. 따라서 보상전류가산부(420)에서 전원전압 V_DD의 변화에 대해 보상하는 성분은 넓은 범위의 지연시간(혹은 발진주파수)을 얻기 위한 제어전압 V_CON의 넓은 범위에 대하여 적용되는 것이 아니라, 특정 제어전압 V_CON 영역에 국한되며, 이는 도 8을 통해서 확인할 수 있다.

엔모스 트랜지스터 N1의 드레인 단자 (A점)의 전압은 제어전압 V_CON에 따른 I_D성분과, 제어전압 V_CON과는 무관한 보상 전류 I_A의 합을 다이오드 연결되어 있는 엔모스 트랜지스터 N1을 통해서 흘리기 위해 유기되는 전압이다. 그러나 엔모스 트랜지스터 N2의 드레인 단자 (B점)의 전압은 A점의 전압과 전원전압 V_DD 모두에 의해 변화한다. 따라서 제2바이어스전압생생부(440)의 피모스 트랜지스터 P4를 통하여 흐르는 총 전류 I_TOT는 첫 번째로, 제어전압 V_CON에 따라 변화하며, 두 번째로, 전원전압 V_DD의 변화에 따른 보상을 V_CON의 값에 의존 수행하게 된다.

제2바이어스전압생성부(440)의 피모스 트랜지스터 P4가 구동하는 전류 I_TOT는 다음의 수학식 7과 같다.

단,

이고,

이다.

여기서, (W/L)_N1은 엔모스 트랜지스터 N1의 채널 폭(W) 대 채널 길이(L)의 비율, (W/L)_N2는 엔모스 트랜지스터 N2의 채널 폭(W) 대 채널 길이(L)의 비율, 그리고 (W/L)_N50은 제1 엔모스 트랜지스터 N50의 채널 폭(W) 대 채널 길이(L)의 비율이다.

전류 I_TOT는 엔모스 트랜지스터 N2와 제1 엔모스 트랜지스터 N50에 흐르는 전 류의 합이다. 채널 길이 모듈레이션(Channel Length Modulation)을 고려하면, I_TOT는 다음의 수학식 8로 표현할 수 있다.

단,

여기서, V_GS2, V_DS2, V_th2는 각각 엔모스 트랜지스터 N2의 게이트-소스 간 전압, 드레인-소스 간 전압, 그리고 문턱 전압이다. V_GS50, V_DS50, V_th50는 각각 제2바이어스전압생성부(440)에 포함된 제1 엔모스 트랜지스터 N50의 게이트-소스 간 전압, 드레인-소스 간 전압, 그리고 문턱 전압이다.

엔모스 트랜지스터 N2와 N50은 포화영역에서 동작한다. 또한 상기의 V_GS2와 V_GS50은 모두 I_D+I_A에 의해 결정된 A점의 전압 V_A로 동일하고 상기의 V_th2와 V_th50은 거의 동일한 값(V_th)이기 때문에, 수학식 8은 다음의 수학식 9로 정리하여 표현할 수 있다.

단,

상기 수학식 9의 엔모스 트렌지스터 N2의 드레인-소스 간 전압 V_DS2와 엔모스 트랜지스터 N₅₀의 드레인-소스 전압 V_DS50은 전원 전압 V_DD의 변화와 I_D+I_A 전류에 의한 A점의 전압 V_A에 영향을 받는 변수이다.

수학식 9를 참조하면, I_TOT의 변수는 첫 번째 제어전압 V_CON에 의한 전류 I_D와, 두 번째 제어전압 V_CON과 무관한 전원전압 변화 보상성분인 I_A와, 세 번째 전원전압 변화를 제어전압 V_CON과 연동하여 보상하는 성분으로 구분할 수 있다.

수학식 8 및 수학식 9는 전압변화보상부(810)의 제 1 엔모스 트랜지스터 N51, N52, ..., N5n 및 제 2 엔모스 트랜지스터 N61, N62, ..., N6n가 형성하는 다른 블록에도 그대로 적용된다.

도 11은 제어 전압의 변화에 따른 전류 I_TOT를 나타낸 도면으로서, 도 6과 비 교하여 특정 제어 전압 Vcon에서의 전원 V_DD 별 전류 I_TOT의 간격은 제어 전압 Vcon이 증가할수록 증가함을 도시하고 있다.

도 10에 대한 설명은 전압변화 보상부(810)가 결합된 다른 지연 셀(451, 453, 455)에도 그대로 적용된다. 즉, 도 9의 전압 제어 지연회로(800)에 포함되는 지연셀을 구성하는 제1바이어스부와 제2바이어스부를 통해서도 I_TOT가 흐른다.

따라서, 전압 제어 지연회로(800)의 출력 신호 Vout의 지연 시간 T(Vout)은 다음의 수학식 10과 같이 정리할 수 있다.

단,

이다.

도 12는 본 발명의 또 다른 실시 예에 따른 전압제어 발진기의 회로도이다. 도 12의 전압제어 발진기(900)도 도 7의 전압제어 발진기(700)와 비교하여 전압변화 보상부(810)를 더 포함한다. 전압변화 보상부(810) 이외의 다른 구성은 도 7의 발진기(700)에 포함된 구성과 동일하다. 또한, 전압변화 보상부(810)에 대하여는 앞서 설명한 바이다. 따라서, 도 12의 전압제어 발진기(900)의 구체적인 설명을 생략한다.

전압 제어 발진기(900)의 출력 신호 Vosc의 발진 주파수 F(Vosc)는 다음의 수학식 11과 같이 정리할 수 있다.

단,

이다.

이하에서는 도 13을 참조하여, 도 9의 전압제어 지연회로(0900) 및 도 12의 전압제어 발진기(900)의 동작을 설명한다.

도 13은 도 12의 전압 제어 발진기(900)의 제어 전압 대 발진 주파수의 관계를 도시한 도면으로서, 전원 V_DD의 레벨이 1.7V, 1.8V, 1.9V인 경우이다.

도 13을 참조하면, 도 12의 전압 제어 발진기(900)의 출력 신호 Vosc의 발진 주파수는 제어 전압 Vcon의 변화에 1차 함수의 형태 즉, 직선의 형태로 표시된다.

또한 도 8과 비교할 때, 동일한 제어 전압 Vcon에 대해 전원 V_DD의 변화에 불구하고 동일한 발진 주파수를 출력하는 제어 전압 Vcon의 범위, 즉 발진 주파수의 범위는 도 7의 전압 제어 발진기(700)에 비해 훨씬 넓다. 따라서, 도 12의 전압 제어 발진기(900)는 보다 넓은 영역(Wide Range)의 발진 주파수 또는 제어 전압 Vcon을 사용하는 경우에도 적용되어 지터(Jitter) 없는 안정된 발진 신호를 출력할 수 있다.

또한, 도 13의 주파수 특성은 지연시간에 대한 특성의 역이므로, 도 13을 통해 도 9의 전압 제어 지연회로(800)의 개선된 특성을 확인할 수 있다. 따라서, 전원 V_DD가 동일 칩에 집적되어 있는 클럭에 동기화 되어 움직이는 디지털 블록에 의한 영향, 혹은 칩을 동작시키는 명령에 따라 디지털 블록의 활성화 영역과 비활성화 영역을 반복하는 등의 여러 가지 요인에 의해 영향을 받아 그 레벨이 고정되지 못하더라도, 입력 신호 Vi에 대한 지연 출력 신호 Vout의 지연 시간은 보다 넓은 제어 전압 Vcon(또는, 더욱 넓어진 제어 전압 Vcon의 범위에 의해 더욱 넓은 지연시간 범위)에 대하여 고정될 수 있는 것이다.

도 14은 본 발명의 또 다른 실시 예에 따른 전류 궁핍형 전압 제어 지연회로의 회로도이다. 도 14의 전압제어 지연회로(1400)는 도 4의 전압제어 지연회로(400)에 전압변화보상부(1410) 및 제3바이어스전압생성부(1430)를 더 구비하였다. 다만, 제1바이어스전압생성부(430)의 엔모스 트랜지스터 N1은 제1바이어스 전압을 지연부(450)의 엔모스 트랜지스터 N31, N32, ..., N3n로 공급하지 않고, I_TOT를 생성하기 위한 기준으로 사용되며, 지연부(450)의 엔모스 트랜지스터 N31, N32, ..., N3n로는 제3바이어스전압생성부(1430)의 출력신호가 공급된다.

또한, 전압변화보상부(1410)는, 엔모스 트랜지스터 N50 및 N60을 포함하며, 도 9의 전압변화보상부(810)와 비교할 때, 제2바이어스전압생성부(440)에만 결합되고 지연부(450)에는 결합되지 아니한다. 다만, 도 10에 대한 설명은 전압변화보상부(1410)에 동일하게 적용된다.

제3바이어스전압생성부(1430)는 제2바이어스전압생성부(440)의 피모스 트랜지스터 P4에 의해 바이어싱되는 피모스 트랜지스터 P7과, 다이오드 형태로 구현된 엔모스 트랜지스터 N7을 포함한다. 엔모스 트랜지스터 N7은 제3 바이어스 전압을 지연부(450)의 엔모스 트랜지스터 N31, N32, ..., N3n에 공급하여, 각 지연 셀(451, 453, 455)을 구성하는 엔모스 트랜지스터와 피모스 트랜지스터를 통하여 I_TOT가 흐르도록 한다. 따라서 전압변화보상부(1410) 및 제3바이어스전압생성부(1430)는 도 9의 전압변화보상부(810)와 동일하게 동작하면서도 그 구성을 간단히 하였다.

도 15는 본 발명의 또 다른 실시 예에 따른 전류 궁핍형 전압 제어 발진기의 회로도이다. 도 15의 전압제어 발진기(1500)는, 도 14와 비교하여, 지연부가 발진기로 대체된 것을 제외한 나머지 구성은 동일하며, 전압변화 보상에 대한 설명은 앞서 설명한 바와 동일하다. 구체적인 설명은 생략한다.

이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어서는 안 될 것이다.

이상에서 상세히 설명한 바와 같이 본 발명에 따른 전압제어 지연회로는 전원 전압이 여러 가지 요인에 의해 안정되지 못하고 변하는 경우에도 제어 신호에 의해 설정된 시간만큼 입력신호를 지연시켜 출력할 수 있다.

본 발명의 전압제어 지연회로는, 기본적으로 전원 전압의 변화에 안정한 통상의 차동(Differential) 구조가 아닌, 단일 출력(Single Ended)의 전류 궁핍형(Current Starved) 구조를 가지는 경우에 발생할 수 있는 전원 전압의 불안정에 대한 출력의 왜곡을 해결함으로써, 전원전압의 변화에 안정한 전압제어 지연회로를 설계하였다.

Claims (6)

1. 풀 업용 피모스 트랜지스터; 풀 다운용 엔모스 트랜지스터; 및 상기 풀 업용 피모스 트랜지스터와 풀 다운용 엔모스 트랜지스터 사이에 연결된 스위치부;를 포함하는 지연 셀을 복수 개 포함하여, 소정 지연시간을 위한 제어 전압(Vcon)에 따른 제어전류가 상기 지연 셀에 흐르도록 하여, 입력되는 신호를 상기 지연시간만큼 지연시켜 출력하는 전류궁핍형 전압제어 지연회로에 있어서,

   전원(V_DD)의 전압 변화를 보상하기 위한 전류(I_A)를 상기 제어전류에 가산한 보상전류를 출력하는 보상전류가산부;

   상기 보상전류가산부의 보상전류를 입력받고, 상기 풀 다운용 엔모스 트랜지스터와 전류미러를 형성하여 상기 보상전류에 따른 제1바이어스 전압을 상기 복수의 풀 다운용 엔모스 트랜지스터의 게이트로 제공하는 제1바이어스전압생성부;

   상기 제1바이어스전압생성부와 전류 미러를 형성하여 상기 보상전류를 구동하는 엔모스 트랜지스터(N2); 및

   상기 풀 업용 피모스 트랜지스터와 전류 미러를 형성하고, 상기 엔모스 트랜지스터(N2)의 드레인과 연결된 단자를 통해 입력되는 전류에 대응하는 제2바이어스 전압을 상기 풀 업용 피모스 트랜지스터의 게이트로 제공하는 피모스 트랜지스터(P4);를 포함하여 상기 지연 셀에 흐르는 전류를 보상함으로써, 상기 전원(V_DD)의 전압레벨이 변하는 경우에도 상기 지연시간이 유지되는 것을 특징으로 하는 전압 제어 지연회로.
2. 제 1항에 있어서,

   제1 엔모스 트랜지스터 및 제2 엔모스 트랜지스터를 포함하는 블록을 복수 개 포함하며, 상기 각 트랜지스터 블록이 상기 복수의 풀 다운용 엔모스 트랜지스터 각각 및 엔모스 트랜지스터(N2)와 병렬로 결합되는 전압변화 보상부를 더 포함하여 상기 지연 셀에 흐르는 전류를 추가 보상하며,

   상기 제1 엔모스 트랜지스터의 소스는 접지에 연결되고 드레인은 상기 제2 엔모스 트랜지스터의 소스에 연결되며 게이트에는 상기 제1 바이어스전압생성부의 바이어스 전압이 입력되고,

   상기 제2 엔모스 트랜지스터의 게이트와 드레인은 상호 연결되어, 상기 복수의 풀 다운용 엔모스 트랜지스터와 엔모스 트랜지스터(N2)의 드레인에 각각 연결되는 것을 특징으로 하는 전압 제어 지연회로.
3. 제 1항 또는 제 2항에 있어서,

   상기 보상전류가산부는,

   상기 제어전류를 구동하기 위한 전압을 게이트로 입력받아 상기 제어전류를 구동하는 제1피모스 트랜지스터(P2); 및

   소스 단자는 상기 전원(V_DD)에 연결되고 드레인 단자는 상기 제1바이어스 전압 생성부에 연결되어, 상기 제1피모스 트랜지스터(P2)의 소스 단자 및 드레인 단자와 병렬로 연결되는 제2피모스 트랜지스터(P3)를 포함하고,

   상기 제2피모스 트랜지스터(P3)는 게이트 단자에 연결된 소정의 기준 전압(Vref)에 의해 상기 전류(I_A)를 구동하여 상기 제어전류(I_D)에 가산함으로써 상기 보상전류를 출력하는 것을 특징으로 하는 전압 제어 지연회로.
4. 제 1항 또는 제 2항에 있어서,

   상기 제1바이어스 전압 생성부는,

   소스 단자는 접지에 연결되고, 상기 보상전류가산부의 보상전류를 입력받는 게이트 단자는 드레인 단자와 상호 연결되어 상기 복수의 풀 다운용 엔모스 트랜지스터의 게이트에 연결된 엔모스 트랜지스터(N1)인 것을 특징으로 하는 전압 제어 지연회로.
5. 풀 업용 피모스 트랜지스터; 풀 다운용 엔모스 트랜지스터; 및 상기 풀 업용 피모스 트랜지스터와 풀 다운용 엔모스 트랜지스터 사이에 연결된 스위치부;를 포함하는 지연 셀을 복수 개 포함하여, 소정 지연시간을 위한 제어 전압(Vcon)에 따 른 제어전류가 상기 지연 셀에 흐르도록 하여, 입력되는 신호를 상기 지연시간만큼 지연시켜 출력하는 전류궁핍형 전압제어 지연회로에 있어서,

   전원(V_DD)의 전압 변화를 보상하기 위한 전류(I_A)를 상기 제어전류에 가산한 보상전류를 출력하는 보상전류가산부;

   상기 보상전류가산부의 보상전류를 입력받고, 상기 보상전류에 따른 제1바이어스 전압을 출력하는 제1바이어스전압생성부;

   상기 제1바이어스전압생성부와 전류미러를 형성하여 상기 제1바이어스 전압을 입력받아, 상기 보상전류를 구동하는 엔모스 트랜지스터(N2);

   드레인 단자는 게이트 단자와 연결되어 상기 엔모스 트랜지스터(N2)의 드레인 단자에 연결되는 제1 엔모스 트랜지스터(N60);

   드레인 단자는 상기 제1 엔모스 트랜지스터(N60)의 소스 단자에 연결되고, 소스 단자는 접지에 연결되며, 게이트 단자로 상기 제1바이어스 전압을 입력받는 제2엔모스 트랜지스터(N50);

   상기 풀 업용 피모스 트랜지스터와 전류 미러를 형성하고, 상기 엔모스 트랜지스터(N2)의 드레인과 연결된 단자를 통해 입력되는 전류에 대응하는 제2바이어스 전압을 상기 풀 업용 피모스 트랜지스터의 게이트로 제공하는 피모스 트랜지스터(P4);

   상기 제2바이어스 전압을 게이트로 입력받아 상기 제2바이어스 전압에 대응되는 전류를 구동하는 피모스 트랜지스터(P7); 및

   상기 풀 다운용 엔모스 트랜지스터와 전류 미러를 형성하고, 상기 피모스 트랜지스터(P7)의 드레인과 연결된 단자를 통해 입력되는 전류에 대응하는 제3바이어스 전압을 상기 풀 다운용 엔모스 트랜지스터의 게이트로 제공하는 엔모스 트랜지스터(N7);를 포함하여 상기 지연 셀에 흐르는 전류를 보상함으로써, 상기 전원(V_DD)의 전압레벨이 변하는 경우에도 상기 지연시간이 유지되는 것을 특징으로 하는 전압 제어 지연회로.
6. 제5항에 있어서,

   상기 보상전류가산부는,

   상기 제어전류를 구동하기 위한 전압을 게이트로 입력받아 상기 제어전류를 구동하는 제1피모스 트랜지스터(P2); 및

   소스 단자는 상기 전원(V_DD)에 연결되고 드레인 단자는 상기 제1바이어스 전압 생성부에 연결되어, 상기 제1피모스 트랜지스터(P2)의 소스 단자 및 드레인 단자와 병렬로 연결되는 제2피모스 트랜지스터(P3)를 포함하고,

   상기 제2피모스 트랜지스터(P3)는 게이트 단자에 연결된 소정의 기준 전압(Vref)에 의해 상기 전류(I_A)를 구동하여 상기 제어전류(I_D)에 가산함으로써 상기 보상전류를 출력하는 것을 특징으로 하는 전압 제어 지연회로.

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